JPS646472B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はビデオ・デイスプレイ装置に関し、更
に具体的には、ラスタ走査型CRT（陰極線管）の
スクリーンにおける並んだ光像点の可視特性の少
なくとも１つがデイジタル・ビデオ駆動波形内の
連続的なペル（画素）値によつて規定される種類
のものに関する。ペルは各々ビデオ・ピツトを１
個又はそれ以上、並列形式で含んでおり、又パル
ス幅延長回路が備えられており、波形内の選択さ
れたペルの期間を引き伸して、有限的なビデオ増
幅器の立上り及び立下り時間によつて起るCRT
の像の歪みを少くとも部分的に補なう。
IBMTDB誌24巻11B号、5794頁にこの種の装置
が示されており、又IBM8775ターミナルに用い
られている。 高密度なラスタ走査型CRTデイスプレイのビ
デオ・チヤネルは、フリツカを防ぎたいとするな
ら、高いデータ速度で動作せねばならない。例え
ば、120万の像点を持つデイスプレイはとびこし
走査なしで60Hzで反覆されるとした時、約100メ
ガ・ペル／秒のピーク・データ速度を要する。こ
れは10ナノ秒のペル期間に相当する。電子ビーム
の全変調振幅はカラーで60V、モノクロムで約
35Vのカソード駆動電圧を要する。このペル期間
に対応する短時間にこのような電圧変化を発生さ
せるビデオ増幅器を設計することは難しい。特
に、単なる２進値波形でなくアナログ信号を扱う
場合、むずかしくなる。この場合、カラー・デイ
スプレイの現在の技術水準として10％から90％の
立上りと立下りの時間が7nsのものが考えられて
いる。この種の増幅器は、正規の矩形から大きく
歪んだビデオ・パルスを発生する。使用者から見
ると、この影響は、特にタテ線で目立ち、幅が像
点１個分の細いタテ線の所ではコントラストが甚
だしく減少する。この問題は、モノクロムで暗い
地に明るい像の時（以後これを黒地に白と呼ぶ）
に最も深刻で、そのわけは、ビーム電流が駆動電
圧のガンマ乗に比例し、ガンマは通例約2.2であ
るからである。そのため、単一の像点のコントラ
ストは白ピーク時の電圧について測つた駆動パル
ス幅に実効上関係しており、これは前記の白パル
スについてわずか数nsである。 黒地に白のデイスプレイで用いられる、上述し
た問題への一解決法は、ビデオ波形をそれ自体の
遅延されたものと論理ORして正のペル（白）の
後端を延ばすことである。この技法だと、負のペ
ルを短くして正のペルを長くするので、黒地に白
と白地に黒の形式の情報を併せて使うデイスプレ
イでは不適当である。この問題は、デイスプレ
イ・スクリーンの特定の部分の情報のすべてが同
じ特性をもつことがシステムに判つている際等の
特別の時には克服できる。この場合は、情報の極
性を示す信号を受取る２つの排他オア・ゲートに
より、基本のパルス幅延長回路の前と後でビデオ
信号を反転できる。 しかし、この技法は高密度のデイスプレイでは
いくつかの大きな欠点をもつ。高密度で極性がま
じつたデイスプレイでは、スクリーンの各場所で
の極性をシステムが知つていなければならない。
又極性が判つていても、そこにはラスター・スキ
ヤン方向に孤立して存在する相当数の反対極性の
像点が含まれていることがあり、先行ペルの後端
を自動的に延ばすとこれらの点の幅が相当に減少
する。 本発明の目的は上記の欠点が克服されたデイス
プレイの実現にある。 本発明では、各ペルの値と、その前後各々の少
なくとも２つの隣接ペルの値とを調べ、これらの
ペルの値の間に予定の関係があるか否かを見つけ
るデコーダ（解読装置）と、その関係に従つて孤
立ペルの時間幅を選択的に延長するリタイミング
装置よりなるパルス幅延長回路によつて上記目的
を達成する。 下記実施例におけるデコーダは、各ペルと、そ
の前後各々の２つの隣接ペルとの関係だけをしら
べ、各ペル遷移のうち、直前か直後に少なくとも
２つの連続する同じペルを伴うペル遷移をリタイ
ミング用のペル遷移として選択し、そのリタイミ
ングは、その２つの連続する隣接ペルが直前にあ
るか直後にあるかに従つて遷移を前進させたり遅
らせたりして行なう。 しかし、本発明はこの単純な例に限られるもの
ではなく、１回にデコーダに送るペルの数を増し
たり（即ち各ペルの更に前と後迄見て）、各ペル
間の関係を単に異同を調べるのでなく更に複雑な
関係を規定して判定したり、リタイミング装置に
遷移の前進や遅延を可変値で行える能力を付与し
たりして、カラーや白黒での対応性を上げた画像
歪補償を与えることができる事は明らかで、回路
のコストのみが制限因子である。 例えば上記の簡単な実施例ではリタイミング装
置は１つの白ペルの後に１つの黒ペルが続き、こ
の後に２つ以上の白ペルが続く場合、最初の１つ
の白ペルの後端を延長しないが、その理由は、デ
コーダが１つの白ペルの後端に続く２つの連続す
る同じペルを発見しないからである。しかし、２
つの白ペルを後に伴う黒ペルの後端は延ばされる
のだから、この白ペルの端も実際上、デイスプレ
イに悪影響を与えることなく、延ばすようにする
ことができる。このような場合、各ペルの後に続
く３つのペルを見るだけで検出でき、同じことが
ペルの前端についてもいえる。 本発明の利点はペルを、それと隣接するペルと
の関係のみによつて延長のために選択すること
で、これによつて、隣接ペルとは異なる色や強さ
の孤立したペルの識別ができ、そして、少なくと
もその正規の幅を保持でき、又延長できる場合は
その幅を増加させる点にある。この点、従来技術
では、延長するため選ばれるペルはスクリーンの
或る区域で所定の値をもつすべてのペルであつ
て、隣接ペルの値やそれに対する影響は考慮され
なかつた。本発明では、個々のペルの値は必ずし
も選択のための要素ではなく、隣接ペルの値との
関係で選択要素となり、そのためスクリーンのど
こにおけるどんな値のペルでも幅延長できる。更
にこの延長は、遷移の後端の代りに、またはそれ
と共に、前端に関しても行なうことができ、後端
のみ延長する従来技術とは対照的に、選択された
ペルについて３種の延長の可能性がある。本発明
は又ビデオ波形に対して完全に自動的に働らき、
デイスプレイの極性についての事前検知を要せ
ず、多ビツト・ビデオにも単一ビツト（白黒）ビ
デオにも利用できるが、従来技術の回路は後者し
か扱えない。 上記のような簡単な場合でも、本発明は高密度
のビデオ画像に有効であり、従来の技術に比べス
クリーンにおける性能を相当に向上させることが
判つた。 デイジタル・ビデオ波形がラスター走査型
CRTのビームの制御に用いられる様式は、コン
ピユータ・グラフイツク技術において周知であ
り、市販の技術書やIBM8775ターミナルにおい
て広く知られている。従つて、その詳細について
の説明は省略し、以下の説明は本発明のパルス幅
延長回路に焦点を絞つて説明することにする。 本発明は、ビデオ波形の重要部分即ち上述した
波形の歪によつて表示の質に大きな影響を与える
部分を、時間的にスペースがある時だけ延長する
ことにより、従来技術のもつ制御を克服してい
る。２進値（白黒の）信号については、関与する
重要部分は、単に孤立した白又は黒のペルであ
る。カラー及びグレー・スケール・デイスプレイ
については後に記す。 第１図の実施例によつて本発明の２進値信号へ
の適用とその動作を説明する。重要部分の検出
は、５段シフト・レジスタにビデオ波形を通すこ
とによつて行われ、これは５個のＤ型フリツプ・
フロツプ10〜14からなり、その出力は４個の３入
力ANDゲート１５から１８を含む論理回路に接
続されている。シフト・レジスタ段はモトローラ
（商標）MECL 10KHシリーズのエミツタ結合論
理であり、論理回路素子はモトローラMECL
10Kシリーズのエミツタ結合論理である。後者は
公称の伝播遅延が２ナノ秒のものとして選ばれ
た。記号表示されている各論理素子の機能は各々
の型番のICモジユールの表示に相当する。簡明
化のため、エミツタ抵抗は略した。白いペルを２
進の１とし、Ｘは「関与せず」を示すとすれば、
４個のゲート15〜18は下記の動作をする。 シフト・レジスタ・ビツト（ペル） 12345 動作 XX100 白を左に延ばす（EWOL） X0010 白を右に延ばす（EWOR） XX011 黒を左に延ばす（EBOL） X1101 黒を右に延ばす（EBOR） CRT上のラスターは周知の如く左から右に走
るから左とはペルの前端で、右は後端を示す。シ
フト・レジスタ内ではビツト５が最も早い（前
の）ペルでビツト１が最も新しい（後の）ペルで
ある。上記の各行は、シフト・レジスタ段１２の
出力において、一方の側又は他方の側に少なくと
も２つの連続する同極性ペルを有する遷移を検知
していることが判る。これは、その方向に遷移を
ずらす時間的スペース（余裕）があることを示
す。 この表で合致がなければ、シフト・レジスタ段
１２の出力は、３つの論理ゲート遅延、即ちゲー
ト１９，２０，２１を介して正規位置でビデオ出
力として出される。表で合致が見つかり、遷移が
左にシフトできること、即ちペル３の前端が進め
られることか示されると、２つのゲート遅延即ち
EWOLにはゲート１７と２１，EBOLにはゲート
１８と２１を通して、遷移がより早くビデオ出力
に送られる。又、合致が見つかり、遷移が右に延
ばされること、即ちペル４の後端が遅らされるこ
とが示されると、遷移は４個のゲート遅延即ち即
ちEWORにはゲート１５，１９，２０，２１，
EBORには１６，２２，２０，２１を通して正規
よりおくれて出力に送られる。 その結果、少なくとも２つの反対極性のペルの
後に続く孤立したペルの前端は正規の位置より２
ナノ秒前進され、少なくとも２つの反対極性のペ
ルを後に伴う孤立したペルの後端は２ナノ秒遅ら
されることになる。正規のペル時間は10ナノ秒な
ので、各ペルは期間が12又は14ナノ秒に延ばされ
るが、これは反対極性の２つのペルを片側だけに
もつか、両側にもつかに依る。 上記回路の動作例を第２図の波形で示す。２図
において、ａは10ナノ秒の周期のビデオ・クロツ
ク信号であり、これはビデオ波形ｂの刻時をして
シフト・レジスタに入れる。段１２の出力の遷移
をｃに示し、ANDゲート１５〜１８により解読
された動作をｄに示す。パルス幅延長された結果
の波形をｅに示し、これは段１２の出力からは全
体として６ナノ秒遅れ（３つのゲート遅延）にな
つているが、選択されたペルは正規位置から２ナ
ノ秒前進及び／又は遅延している。波形ｅの点線
は、このパルス幅延長回路の効果を示すために正
規の遷移を示している。 第１図の例は、出力遷移を延ばす量を調節する
機能を有していない。しかし、これは容易に付加
できる。例えば、２種類の延長が必要なら、正規
の遅延を４ゲートに増して、左シフト（延長）に
は３又は２ゲートの選択可能な経路を与え、右シ
フトのためには５又は６ゲートの選択可能な経路
を与えてもよい。 正確に機能させるため、論理回路はパルスの歪
を発生しないことを要し、下から上及び上から下
への遷移時の伝播遅延は等しくなければならな
い。エミツタ結合型論理回路はトランジスタを飽
和領域外で駆動するのでこの条件をみたす。上記
の回路はモニターにより100メガ・ペル／秒でテ
ストされ、この時のビデオ増幅器の立上り時間は
７ナノ秒であつた。白地に黒及び黒地に白の文字
とベクトルを混合したデイスプレイでの結果は秀
れており、従来技術におけるパルス幅延長回路を
もつものに比べ全体的に優れており、部分的には
格段の差がみられた。連続トーン原画のハーフ・
トーン像に関してはあまり良くなかつた。或るハ
ーフ・トーン処理アルゴリズムは少なくとも従来
技術程度に良い結果を与えたが、他の例ではこれ
より劣つた。そこでパルス幅延長回路をバイパス
する機能が望まれる。或は、例えば“エラー・キ
ヤリー”原理等を用いたりして、パルス幅延長回
路による（人為的）歪を補償するように改変する
ことも、いくつかのハーフ・トーン・アルゴリズ
ムにおいては容易である。 ペルが並列な何ビツトかであらわされるカラー
及びグレー・スケール・デイスプレイに上記の技
術を拡張する場合、第１図の回路を各ビデオ・ビ
ツト毎に多数個配置するだけでは不十分である。
それは、各回路が独自に別々のデータ・パターン
を見て、ビツト間の遷移を独立的に延長すること
になるからである。例えば、カラー・デイスプレ
イでは、これが集束不良と同じような外見を呈す
る。この問題はペルの流れの中での順序値の変化
に基づいて単一の判定をして、そのペルをなす全
ビデオ・ビツトをずらせば解決する。 第３図は６個の並列ビデオ・ビツトをこの論理
で処理する実施例を示す。モトローラMECL10K
と10KHのモジユールが図示の型式で用いられ
る。ビデオ入力が５段シフト・レジスタ４０〜４
４に加えられる。上の４段４０〜４３が図示の共
通なビデオ・クロツク信号により刻時され、出力
段４４は後記の特定のペル・パターンの解読に応
じてクロツクをうける。６個のXOR（排他オア）
ゲートからなる比較器２５が入力の各ペルの値を
段４０の出力にある直前のペルの値と比較する。
比較器２５はこれらの値が違うと「１」、同じ時
は「０」を発生する。 各比較の結果は３段シフト・レジスタ２６〜２
８の第１段２６に入れられる。従つて、レジスタ
２６〜２８はその時とその前の２回の比較結果を
持つている。四つの３入力ANDゲート３０〜３
３からなる論理回路が段２６〜２８に接続されて
いる。 このANDゲートは下記の動作をする。

【表】 す
上記の表でｎとｍは任意の２つのペルの値を示
し、CRTのスキヤンは左から右と想定されてい
る。上述の正規の遷移はペル３と２の間にある。 ANDゲート３０〜３３によつて解読されるパ
ターンに応じて、「早い」クロツク・ラツチ３４、
「正規」クロツク・ラツチ３５、「遅い」クロツ
ク・ラツチ３６の３つのラツチのうち１つがセツ
トされる。これらのラツチがレジスタ４０〜４４
の出力段４４を、ペル２と３の間の遷移を正規の
ままにするか、早くするか又は、遅くするかに応
じて、クロツク駆動する。 上述第１のパターンで、ペル２は左側に延ばす
余地のある重要部分で、そのため「早い」クロツ
ク・ラツチ３４がセツトされる。第２のパターン
ではペル２と３の両方が重要部分で、それらの間
の遷移は正規に保たれ、「正規」クロツク・ラツ
チ３５がセツトされる。第３のパターンは遷移が
１つで重要部分はなく、正規位置のままにされ
る。最後のパターンではペル３が重要部分で右に
延長の余地があり、「遅い」クロツク・ラツチ３
６がセツトされる。 この四つの解読パターンは互いに排他的だから
どのペル期間においても、多くても一つのクロツ
ク・ラツチしかセツトされないことが判る。シフ
ト・レジスタ２６〜２８で起りうる他の４つのパ
ターンについては解読する必要はないが、それは
それらパターンがペル２と３の間に値の変化を特
たないパターンであり、ビデオ出力段４４のクロ
ツクを冗長にするからである。 各クロツク・ラツチは１ゲート分遅れて自動リ
セツトし約３ナノ秒に規定された短いクロツク・
パルスを発生する。このパルスが１，２又は３個
のORゲート３７〜３９を通りビデオ出力段４４
を刻時する。レジスタ２６〜２８、ANDゲート
３０〜３３、ラツチ３４〜３６の中での遅延はビ
デオ・データ路の中の３つのシフト・レジスタ段
４１，４２，４３により補償され、問題のペル遷
移（即ちペル２と３の間の遷移）は段４４がラツ
チ３４〜３６の選択された１つによりクロツクさ
れた時にこの段の入力に達する。しかし中間の段
４１〜４３は厳密には必要なものではなく、入力
と出力の段４０，４４の間には他の型の遅延手段
を用いても良い。 結果として、ラツチ３４〜３６のうちのどれが
セツトされているかに応じて、段４３の出力での
遷移は、次の３つのうちのどれかで、即ち１ゲー
ト３７分の遅延だけで早くクロツクされるか、２
ゲート３７，３８分の遅延で普通に、或は３ゲー
ト３７，３８，３９分の遅延で遅く、段４４の出
力へクロツクされる。ORゲート３７〜３９は
各々２ナノ秒の公称の遅延を有し、そのため当初
10ナノ秒の期間をもつペルは、その片方又は両側
で端が延長されるかに従つて12又は14ナノ秒に延
ばされる。 上記にては、多ビツト・ビデオ信号の扱いにつ
いて記述したが、この第２の回路の動作は単ビツ
ト・ビデオ（白黒）にも等しく適用できることは
明らかである。

【図面の簡単な説明】

第１図は本願の第１の実施例の回路図、第２図
は第１図の回路における波形図、第３図は本願の
第２の実施例の回路図である。 １０，１１，１２，１３，１４……フリツプ・
フロツプ、１５，１６，１７，１８……ANDゲ
ート、２６，２７，２８，４０，４１，４２，４
３，４４……シフト・レジスタ、２５……比較
器、３０，３１，３２，３３……ANDゲート、
３７，３８，３９……ORゲート。

Claims (1)

1. 【特許請求の範囲】 １ ラスタ走査線に沿つた一連のペルを表わすデ
   イジタル・ビデオ信号に応答してラスタ走査型陰
   極線管デイスプレイのスクリーンに画像を表示す
   るビデオ・デイスプレイ装置において、 上記デイジタル・ビデオ信号に応答し、各ペル
   の値とその前後各々の少なくとも２つの隣接ペル
   の値とを調べて孤立ペルがあるか否かを検出し、
   各孤立ペルについて、その前後の孤立ペルの時間
   幅を１ペル期間よりも短くせずにその時間幅を前
   後いずれかの側へ延長できるかを判定するデコー
   ド手段と、 上記判定の結果に応じ、延長できる孤立ペルの
   時間幅を、その前後の孤立ペルの時間幅が１ペル
   期間よりも短くならない側へ延長するリタイミン
   グ手段と、 を有することを特徴とするビデオ・デイスプレイ
   装置。