JPS646616B2 - - Google Patents
Info
- Publication number
- JPS646616B2 JPS646616B2 JP2799080A JP2799080A JPS646616B2 JP S646616 B2 JPS646616 B2 JP S646616B2 JP 2799080 A JP2799080 A JP 2799080A JP 2799080 A JP2799080 A JP 2799080A JP S646616 B2 JPS646616 B2 JP S646616B2
- Authority
- JP
- Japan
- Prior art keywords
- discharge
- voltage
- electrode
- discharge tube
- lightning surge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は雷サージによつて電話用加入者線路等
直流電圧が給電されている伝送線路に発生する異
常過大電圧により、該線路に接続されている電子
機器が破壊されるのを未然に防止するアレスタ回
路であつて、特にトリガ電極が付加内蔵された放
電管を用いて、該放電管の主電極の放電遅れ時間
を短くしたアレスタ回路に関するものである。
直流電圧が給電されている伝送線路に発生する異
常過大電圧により、該線路に接続されている電子
機器が破壊されるのを未然に防止するアレスタ回
路であつて、特にトリガ電極が付加内蔵された放
電管を用いて、該放電管の主電極の放電遅れ時間
を短くしたアレスタ回路に関するものである。
第１図は従来の放電管を使用したアレスタ回路
の一例の回路図である。第１図において１は伝送
線路（以下、線路という）、２は雷サージ電圧
（Es）、３は抵抗、４はコンデンサ、５は電子機
器、６は放電管、７はPNPN半導体素子（以下、
サイリスタという）である。第１図に示す従来の
アレスタ回路において線路１に誘起される雷サー
ジ電圧（Es）は単位時間当りの電圧変化（dv／
dt）は急激であるので、初期においては抵抗３及
びコンデンサ４よりなる積分回路によつて吸収
し、線路１に接続された電子機器５の入力端子に
生ずる電圧VAを小さくして電子機器５の入力側
に接続されたサイリスタ７の誤点弧を防止できる
が、雷サージ電圧（Es）２は更に上昇し、線路１
の通常の使用状態における最大信号電圧を超える
場合が多いので、この最大信号電圧より幾分高い
電圧Vcで放電を開始する放電管６を線路１と地
気間に接続しておき、雷サージ電圧（Es）が印加
されたとき放電させて雷サージエネルギを吸収す
るようにしている。しかしながら一般に放電管６
は放電開始電圧（Vc）が印加されても放電を開
始する迄には時間tdの遅れがあるが、この時間td
は前記dv／dtによつて異る。この特性の一例を
第２図及び第３図に示す。第２図は第１図のアレ
スタ回路の動作説明図で雷サージ電圧（Es）２
が、前記線路１に印加されたとき、前記放電管６
が放電を開始するまでの各部の電圧と時間の関係
を示した図であり、第３図はガス入り放電管に印
加される電圧と放電開始遅れ時間の関係の一例を
示す特性図で、雷サージ電圧の立上りすなわち
dv／dtの違いによる前記放電管６の放電遅れ時
間の違いを示す図である。
の一例の回路図である。第１図において１は伝送
線路（以下、線路という）、２は雷サージ電圧
（Es）、３は抵抗、４はコンデンサ、５は電子機
器、６は放電管、７はPNPN半導体素子（以下、
サイリスタという）である。第１図に示す従来の
アレスタ回路において線路１に誘起される雷サー
ジ電圧（Es）は単位時間当りの電圧変化（dv／
dt）は急激であるので、初期においては抵抗３及
びコンデンサ４よりなる積分回路によつて吸収
し、線路１に接続された電子機器５の入力端子に
生ずる電圧VAを小さくして電子機器５の入力側
に接続されたサイリスタ７の誤点弧を防止できる
が、雷サージ電圧（Es）２は更に上昇し、線路１
の通常の使用状態における最大信号電圧を超える
場合が多いので、この最大信号電圧より幾分高い
電圧Vcで放電を開始する放電管６を線路１と地
気間に接続しておき、雷サージ電圧（Es）が印加
されたとき放電させて雷サージエネルギを吸収す
るようにしている。しかしながら一般に放電管６
は放電開始電圧（Vc）が印加されても放電を開
始する迄には時間tdの遅れがあるが、この時間td
は前記dv／dtによつて異る。この特性の一例を
第２図及び第３図に示す。第２図は第１図のアレ
スタ回路の動作説明図で雷サージ電圧（Es）２
が、前記線路１に印加されたとき、前記放電管６
が放電を開始するまでの各部の電圧と時間の関係
を示した図であり、第３図はガス入り放電管に印
加される電圧と放電開始遅れ時間の関係の一例を
示す特性図で、雷サージ電圧の立上りすなわち
dv／dtの違いによる前記放電管６の放電遅れ時
間の違いを示す図である。
第１図、第２図において放電管６は固有の放電
開始電圧Vcが設定されているが、放電遅れ時間
tdが存在するため、雷サージ電圧（Es）２が線路
１に印加されると、電子機器５の入力端子の電圧
VAは放電管の放電開始電圧Vcをはるかに超えた
値になる。
開始電圧Vcが設定されているが、放電遅れ時間
tdが存在するため、雷サージ電圧（Es）２が線路
１に印加されると、電子機器５の入力端子の電圧
VAは放電管の放電開始電圧Vcをはるかに超えた
値になる。
放電管６が放電を開始する迄の間、放電管の両
端子間に加わる電圧VBと前記VAのピーク値を通
常のアナログ電話加入者回線の場合について概略
値を算出してみると次の通りになる。
端子間に加わる電圧VBと前記VAのピーク値を通
常のアナログ電話加入者回線の場合について概略
値を算出してみると次の通りになる。
前記加入者回線における最大信号電圧は呼出信
号（75V rms）のピーク値75×√２≒106Vであ
るので、前記放電管６の放電開始電圧Vcは106V
以上とする必要があるのでVc＝140Vとする。第
３図において、一例として雷サージ電圧の波形が
1kV／μsとすると直流放電開始電圧140Vの曲線
との交点における放電遅れ時間tdは、約0.2×
10-6secであるので1kV／μsの雷サージ電圧が0.2
×10-6secの時間内に上昇する電圧VTは VT＝td×ΔV／ΔT ＝0.2×10-6×１×103／10-6≒200（Ｖ） となる。
号（75V rms）のピーク値75×√２≒106Vであ
るので、前記放電管６の放電開始電圧Vcは106V
以上とする必要があるのでVc＝140Vとする。第
３図において、一例として雷サージ電圧の波形が
1kV／μsとすると直流放電開始電圧140Vの曲線
との交点における放電遅れ時間tdは、約0.2×
10-6secであるので1kV／μsの雷サージ電圧が0.2
×10-6secの時間内に上昇する電圧VTは VT＝td×ΔV／ΔT ＝0.2×10-6×１×103／10-6≒200（Ｖ） となる。
従つて第２図のVB曲線のピーク値VP1は
VP1＝Vc＋VT＝140＋200≒340（Ｖ）
となり、第２図のVA曲線のピーク値VP2は抵抗３
の電圧降下分だけ低い値となる。しかし、通常該
抵抗３の値は線路１での信号の減衰を最小限にお
さえる必要があるので１〜２オーム程度に設定さ
れており、このため、コンデンサ４で吸収可能な
雷サージ電流を10Aとした場合にはこの抵抗によ
る電圧降下分は約20Vであるので前記VAのピー
ク値VP2は約320Vに達することになる。
の電圧降下分だけ低い値となる。しかし、通常該
抵抗３の値は線路１での信号の減衰を最小限にお
さえる必要があるので１〜２オーム程度に設定さ
れており、このため、コンデンサ４で吸収可能な
雷サージ電流を10Aとした場合にはこの抵抗によ
る電圧降下分は約20Vであるので前記VAのピー
ク値VP2は約320Vに達することになる。
従つて線路１が接続される電子機器５の入力に
接続されるサイリスタはブレークオーバ電圧が
320V以上のものが必要となり、該電圧は線路１
の信号電圧のピーク値（約106V）の３倍以上で
あるので前記電子機器５に使用する半導体部品の
小形化の妨げになり、且つコスト高の原因となつ
ていた。
接続されるサイリスタはブレークオーバ電圧が
320V以上のものが必要となり、該電圧は線路１
の信号電圧のピーク値（約106V）の３倍以上で
あるので前記電子機器５に使用する半導体部品の
小形化の妨げになり、且つコスト高の原因となつ
ていた。
本発明は以上述べたような欠点を除去したもの
で、主放電電極と該主放電電極の放電開始電圧よ
り低い放電開始電圧を有するトリガ電極とを内蔵
した放電管を使用して、主放電電極の放電遅れ時
間を短縮し、電子機器へ印加される雷サージ電圧
を下げ、電子機器に使用する半導体部品の耐電圧
が低いものが使用できるようにして、小形化を可
能にするとともに、コストの低減をはかつたもの
である。
で、主放電電極と該主放電電極の放電開始電圧よ
り低い放電開始電圧を有するトリガ電極とを内蔵
した放電管を使用して、主放電電極の放電遅れ時
間を短縮し、電子機器へ印加される雷サージ電圧
を下げ、電子機器に使用する半導体部品の耐電圧
が低いものが使用できるようにして、小形化を可
能にするとともに、コストの低減をはかつたもの
である。
第４図は本発明の一実施例の回路図である。第
４図において８はトリガ電極内蔵放電管で、イは
トリガ電極、ロは接地電極、ハは主放電電極であ
る。５３は抵抗、５４はコンデンサ、Vbは主放
電電極ハに印加される雷サージ電圧（Es）２の電
圧レベル、icはコンデンサ５４への流入電流、Vd
は抵抗５３に流れる前記icによる電圧である。な
お、第１図の従来技術の回路図と同一部分には同
一の番号と記号を付し、説明は省略する。
４図において８はトリガ電極内蔵放電管で、イは
トリガ電極、ロは接地電極、ハは主放電電極であ
る。５３は抵抗、５４はコンデンサ、Vbは主放
電電極ハに印加される雷サージ電圧（Es）２の電
圧レベル、icはコンデンサ５４への流入電流、Vd
は抵抗５３に流れる前記icによる電圧である。な
お、第１図の従来技術の回路図と同一部分には同
一の番号と記号を付し、説明は省略する。
第５図は第４図に示す回路の動作説明図で、該
回路の放電管８と従来技術において用いた放電管
６との放電特性の違いによつて線路１に印加され
る電圧の最大値と、主放電電極の放電遅れ時間を
比較した図である。
回路の放電管８と従来技術において用いた放電管
６との放電特性の違いによつて線路１に印加され
る電圧の最大値と、主放電電極の放電遅れ時間を
比較した図である。
第５図において、Vnaioは放電管８の主電極放
電開始電圧（放電管６のVcに相当する）、Vtrigは
放電管８のトリガ電極放電開始電圧、Vbは放電
管８の主放電電極に印加される電圧レベル、txは
トリガ放電電極の放電遅れ時間である。なおその
他の記号は第２図と同一である。
電開始電圧（放電管６のVcに相当する）、Vtrigは
放電管８のトリガ電極放電開始電圧、Vbは放電
管８の主放電電極に印加される電圧レベル、txは
トリガ放電電極の放電遅れ時間である。なおその
他の記号は第２図と同一である。
本発明について、第４図、第５図を用いて、前
記従来技術における説明と同様にアナログ電話加
入者回線を例にとつて説明する。
記従来技術における説明と同様にアナログ電話加
入者回線を例にとつて説明する。
該アナログ電話加入者回線における信号電圧の
ピーク値は前記のように106Vであるので前記放
電管８の主電極ハと接地電極ロとの間の放電開始
電圧Vnaioは、前記従来技術の場合と同様に140V
に設定し、トリガ電極イと接地電極ロとの間のト
リガ放電開始電圧Vtrigは前記Vnaioより低い電圧、
例えば80V程度に設定する。このような二つの放
電開始電圧を有する放電管８を用いて第４図のよ
うに回路を構成すると、線路１に雷サージ電圧
（Es）２が誘起したときにはコンデンサ５４と抵
抗５３よりなる回路にコンデンサ５４への吸収電
流icが流れる。このicの値が前記と同様に10アン
ペア程度であり抵抗５３の抵抗値が数オームであ
れば、抵抗５３の端子電圧Vdによつてトリガ電
極イと接地電極ロ間の放電を開始させることがで
きる。例えば雷サージ電圧の波形が1kV／μsで立
上る場合、トリガ電極イと接地電極ロの間で放電
を開始する迄の遅れ時間txは、第３図の直流放電
開始電圧80Vの曲線から約0.12μsが得られる。従
つて抵抗５３の端子電圧Vdが、80Vを超えてか
ら約0.12μs後にトリガ電極が放電を開始し、放電
管８の内部の封入ガスはイオン化される。
ピーク値は前記のように106Vであるので前記放
電管８の主電極ハと接地電極ロとの間の放電開始
電圧Vnaioは、前記従来技術の場合と同様に140V
に設定し、トリガ電極イと接地電極ロとの間のト
リガ放電開始電圧Vtrigは前記Vnaioより低い電圧、
例えば80V程度に設定する。このような二つの放
電開始電圧を有する放電管８を用いて第４図のよ
うに回路を構成すると、線路１に雷サージ電圧
（Es）２が誘起したときにはコンデンサ５４と抵
抗５３よりなる回路にコンデンサ５４への吸収電
流icが流れる。このicの値が前記と同様に10アン
ペア程度であり抵抗５３の抵抗値が数オームであ
れば、抵抗５３の端子電圧Vdによつてトリガ電
極イと接地電極ロ間の放電を開始させることがで
きる。例えば雷サージ電圧の波形が1kV／μsで立
上る場合、トリガ電極イと接地電極ロの間で放電
を開始する迄の遅れ時間txは、第３図の直流放電
開始電圧80Vの曲線から約0.12μsが得られる。従
つて抵抗５３の端子電圧Vdが、80Vを超えてか
ら約0.12μs後にトリガ電極が放電を開始し、放電
管８の内部の封入ガスはイオン化される。
一方、放電管８の主放電電極ハと接地電極ロと
の間の電圧Vbがトリガ電極電圧が80Vに達して
から0.12μs後に上昇する電圧は、 0.12×10-6×１×103／10-6＝120（Ｖ） であるのでVbの値は約200Vとなる。この値は主
放電電極の放電開始電圧140Vを超えているので、
直ちに主放電を開始し、線路１に印加される雷サ
ージ電圧を約200Vに押えることができる。
の間の電圧Vbがトリガ電極電圧が80Vに達して
から0.12μs後に上昇する電圧は、 0.12×10-6×１×103／10-6＝120（Ｖ） であるのでVbの値は約200Vとなる。この値は主
放電電極の放電開始電圧140Vを超えているので、
直ちに主放電を開始し、線路１に印加される雷サ
ージ電圧を約200Vに押えることができる。
第６図は伝送線路が複数の場合の本発明の他の
実施例の回路図で線路１，１′に夫々正極性雷サ
ージ引込み用ダイオード９と、負極性雷サージ引
込み用ダイオード９′を介して複数の線路に共通
のアレスク回路を接続したもので、その動作並び
に効果は第４図の実施例と同じであるので説明は
省略する。
実施例の回路図で線路１，１′に夫々正極性雷サ
ージ引込み用ダイオード９と、負極性雷サージ引
込み用ダイオード９′を介して複数の線路に共通
のアレスク回路を接続したもので、その動作並び
に効果は第４図の実施例と同じであるので説明は
省略する。
以上詳細に述べたように、本発明によれば雷サ
ージエネルギを吸収するアレスタ回路の放電管の
放電遅れ時間が短縮されるので伝送線路に接続さ
れた電子機器に印加される雷サージ電圧のピーク
値を低下させることができる。従つて、該電子機
器の入力に接続されるサイリスタはブレークオー
バ電圧の低いものでよいことになるので、該サイ
リスタの小形化が可能となり、部品コストを低減
できるという効果が期待できる。さらに従来のア
レスタ回路においては伝送線路に直列に抵抗を挿
入していたが、本発明によれば直列抵抗が挿入さ
れないので、伝送線路の距離制限が緩和されると
いう効果も期待できる。
ージエネルギを吸収するアレスタ回路の放電管の
放電遅れ時間が短縮されるので伝送線路に接続さ
れた電子機器に印加される雷サージ電圧のピーク
値を低下させることができる。従つて、該電子機
器の入力に接続されるサイリスタはブレークオー
バ電圧の低いものでよいことになるので、該サイ
リスタの小形化が可能となり、部品コストを低減
できるという効果が期待できる。さらに従来のア
レスタ回路においては伝送線路に直列に抵抗を挿
入していたが、本発明によれば直列抵抗が挿入さ
れないので、伝送線路の距離制限が緩和されると
いう効果も期待できる。
第１図は従来のアレスタ回路の一例の回路図、
第２図は第１図に示すアレスタ回路の動作説明
図、第３図はガス入放電管の印加電圧と放電開始
遅れ時間の関係の一例を示す特性図、第４図は本
発明の一実施例の回路図、第５図は第４図に示す
回路の動作説明図、第６図は本発明の他の実施例
の回路図である。 １，１′……伝送線路、２……雷サージ電圧
（Es）、５……電子機器、６……放電管、７……
PNPN半導体素子（サイリスタ）、８，８′……
トリガ電極内蔵放電管、９……正極性雷サージ引
込み用ダイオード、９′……負極性引込み用ダイ
オード。
第２図は第１図に示すアレスタ回路の動作説明
図、第３図はガス入放電管の印加電圧と放電開始
遅れ時間の関係の一例を示す特性図、第４図は本
発明の一実施例の回路図、第５図は第４図に示す
回路の動作説明図、第６図は本発明の他の実施例
の回路図である。 １，１′……伝送線路、２……雷サージ電圧
（Es）、５……電子機器、６……放電管、７……
PNPN半導体素子（サイリスタ）、８，８′……
トリガ電極内蔵放電管、９……正極性雷サージ引
込み用ダイオード、９′……負極性引込み用ダイ
オード。
Claims (1)
- 【特許請求の範囲】 １ 伝送線路と地気との間に放電管を接続し、該
伝送線路に接続された電子機器を雷サージより保
護するアレスタ回路において、 前記地気に接続された接地電極とトリガ電極間
の放電開始電圧が、前記伝送線路に接続された主
電極と前記接地電極間の放電開始電圧より低い特
性を有する前記トリガ電極内蔵の放電管と、該放
電管の前記主放電電極と前記トリガ電極との間に
接続されたコンデンサと、前記トリガ電極と前記
接地電極との間に接続された抵抗とによつて構成
されることを特徴とするアレスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799080A JPS56125928A (en) | 1980-03-07 | 1980-03-07 | Arrester circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2799080A JPS56125928A (en) | 1980-03-07 | 1980-03-07 | Arrester circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56125928A JPS56125928A (en) | 1981-10-02 |
| JPS646616B2 true JPS646616B2 (ja) | 1989-02-03 |
Family
ID=12236258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2799080A Granted JPS56125928A (en) | 1980-03-07 | 1980-03-07 | Arrester circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56125928A (ja) |
-
1980
- 1980-03-07 JP JP2799080A patent/JPS56125928A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56125928A (en) | 1981-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5953194A (en) | Arrangement for protecting telecommunications equipment from voltage transients | |
| US4571656A (en) | Electrical circuit for protection against surge overvoltage of transients | |
| US6195245B1 (en) | Low capacitance surge protector for high speed data transmission | |
| US5493469A (en) | Surge protection for data lines | |
| US4941063A (en) | Telephone lines overvoltage protection apparatus | |
| JPH05316642A (ja) | コモンモード電圧サージ保護回路網 | |
| US5883775A (en) | Overvoltage protector | |
| US4288830A (en) | Overvoltage protector | |
| JPS646616B2 (ja) | ||
| GB2179214A (en) | Surge voltage protection arrangement | |
| JPH0728503B2 (ja) | 雷サ−ジ保護装置 | |
| GB2111771A (en) | Surge protection circuits | |
| GB2094078A (en) | Surge voltage protection arrangements | |
| JP2002354662A (ja) | 雷防護回路 | |
| JP4020210B2 (ja) | 信号線路用避雷器 | |
| JPS646615B2 (ja) | ||
| JP3253003B2 (ja) | 雷防護アダプタ | |
| JPH0323805Y2 (ja) | ||
| JP2023094004A (ja) | 過渡電圧保護回路 | |
| JP2023094070A (ja) | 過渡電圧保護回路 | |
| JPH0284017A (ja) | サージ電圧制限回路 | |
| JPH0222608B2 (ja) | ||
| JPS6412174B2 (ja) | ||
| JPS6121676A (ja) | 放電装置 | |
| GB2262848A (en) | Communication network surge absorber |