JPS647354U - - Google Patents

Description

【図面の簡単な説明】

第１図〜第４図はこの考案の説明図であつて、
第１図はアドレス生成部のブロツク図、第２図は
２面のメモリとアドレス制御ユニツトのブロツク
図、第３図はメモリ・マツプ、第４図はアドレス
制御ユニツトのブロツク図、第５図と第６図はそ
れぞれ第１図のゲートの回路図であり、第７図と
第８図は従来技術の説明に用いた図である。 １……アドレス制御ユニツト、２，３……メモ
リ、４……アドレス線、５……プログラム制御部
、６……アドレス生成部、７……制御線、８……
マルチプレクサ、９……インデツクス・レジスタ
、１０……加算器、１１……ゲート、１２……ア
ンド回路、１３……比較回路。

補正 昭６３．８．２９ 図面の簡単な説明を次のように補正する。 明細書第１９頁第８行目から第９行目に「１２
……アンド回路、１３……比較回路。」とあるの
を「１２……論理積回路、１３……論理和回路。
」と補正する。

Claims (1)

1. 【実用新案登録請求の範囲】 連続する２Ｎ^＋１個のアドレスが付与された２
   面のメモリに対して制御を行うアドレス制御ユニ
   ツトにおいて、 アドレス生成部とこのアドレス生成部の動作を
   制御するプログラム制御部とで構成し、 前記のアドレス生成部を、 Ｎ＋１ビツト幅のインデツクス・レジスタと、 オフセツト値と前記のインデツクス・レジスタ
   の内容との和を求める加算器と、 前記の２面のメモリの内からいずれか一方のメ
   モリを選択する選択情報により、前記の加算器の
   出力をＮビツト幅あるいはＮ＋１ビツト幅に変換
   して出力するゲートと、 プログラム制御部からの制御信号により、イン
   デツクス値と前記の加算器の出力値とのいずれか
   一方を選択し、前記のインデツクス・レジスタに
   供給するマルチプレクサとで構成したことを特徴
   とするアドレス制御ユニツト。