JPS646490B2 - - Google Patents
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- Publication number
- JPS646490B2 JPS646490B2 JP60050442A JP5044285A JPS646490B2 JP S646490 B2 JPS646490 B2 JP S646490B2 JP 60050442 A JP60050442 A JP 60050442A JP 5044285 A JP5044285 A JP 5044285A JP S646490 B2 JPS646490 B2 JP S646490B2
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- JP
- Japan
- Prior art keywords
- storage device
- instruction
- byte
- address
- register
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は第１の記憶装置に格納されているプロ
グラムの実行された部分、実行されなかつた部分
を判定する判定装置に関するものである。
グラムの実行された部分、実行されなかつた部分
を判定する判定装置に関するものである。
従来、この種の判定装置としては、命令の長さ
に固定長のものがあつた。この場合には、第２の
記憶装置を設け、この中に、第１の記憶装置に格
納されている１つの命令に対応して１ビツトを割
当てておき、該命令が実行されたら、該ビツトを
セツトする、という装置を作つておけばよい。例
えば、１命令が２バイト長ならば、第１の記憶装
置の２バイトを第２の記憶装置の１ビツトに対応
させ、その命令が実行されたら、対応するビツト
もセツトされる、という論理を組んでおけばよ
い。しかし、命令の長さが可変長であると、ビツ
トの対応のしかたが複雑となり、固定長の場合の
考えは、そのままは適用できない。
に固定長のものがあつた。この場合には、第２の
記憶装置を設け、この中に、第１の記憶装置に格
納されている１つの命令に対応して１ビツトを割
当てておき、該命令が実行されたら、該ビツトを
セツトする、という装置を作つておけばよい。例
えば、１命令が２バイト長ならば、第１の記憶装
置の２バイトを第２の記憶装置の１ビツトに対応
させ、その命令が実行されたら、対応するビツト
もセツトされる、という論理を組んでおけばよ
い。しかし、命令の長さが可変長であると、ビツ
トの対応のしかたが複雑となり、固定長の場合の
考えは、そのままは適用できない。
本発明は、この点を鑑み、可変長の命令に関し
て、実行したかしなかつたかを判別することがで
きる判定装置を提供するものである。
て、実行したかしなかつたかを判別することがで
きる判定装置を提供するものである。
本発明は、第１の記憶装置の１バイトと、第２
の記憶装置の１ビツトを対応させ、複数バイトに
及ぶ命令を実行したときには、対応する複数ビツ
トに１をセツトし、１バイトの命令を実行したと
きには、対応する１ビツトのみをセツトすること
のできる回路である。
の記憶装置の１ビツトを対応させ、複数バイトに
及ぶ命令を実行したときには、対応する複数ビツ
トに１をセツトし、１バイトの命令を実行したと
きには、対応する１ビツトのみをセツトすること
のできる回路である。
以下、本発明の一実施例を図により説明する。
簡単のため、命令長は、１バイトと２バイトと２
種類のみとする。なお命令長は命令コードにより
一意的に定まるものとする。アドレスレジスタ４
によつて第１の記憶装置１が読み出され、命令が
レジスタ２に格納される。レジスタ２には命令コ
ードが含まれており、これをデコーダ３を通し
て、１バイト長か２バイト長かが判定される。簡
単のため、第２の記憶装置９は２ビツト単位の読
み書きとし、OR回路７，８はそれぞれ、第０ビ
ツト目の入力、第１ビツト目の入力とする。切り
換え回路５は、アドレスの最下位ビツトが０なら
ば、１バイト命令または２バイト命令のとき１、
アドレスの最下位ビツトが１ならば１バイト命令
または２バイト命令のとき０のようにしておく。
切り換え回路６は、アドレスの最下位ビツトが０
ならば、１バイト命令のとき０、２バイト命令の
とき命令の最初のバイトの場合１で命令の最後の
バイトの場合０になるようにする。またアドレス
の最下位ビツトが１ならば、１バイト命令または
２バイト命令のときに１になるようにする。
簡単のため、命令長は、１バイトと２バイトと２
種類のみとする。なお命令長は命令コードにより
一意的に定まるものとする。アドレスレジスタ４
によつて第１の記憶装置１が読み出され、命令が
レジスタ２に格納される。レジスタ２には命令コ
ードが含まれており、これをデコーダ３を通し
て、１バイト長か２バイト長かが判定される。簡
単のため、第２の記憶装置９は２ビツト単位の読
み書きとし、OR回路７，８はそれぞれ、第０ビ
ツト目の入力、第１ビツト目の入力とする。切り
換え回路５は、アドレスの最下位ビツトが０なら
ば、１バイト命令または２バイト命令のとき１、
アドレスの最下位ビツトが１ならば１バイト命令
または２バイト命令のとき０のようにしておく。
切り換え回路６は、アドレスの最下位ビツトが０
ならば、１バイト命令のとき０、２バイト命令の
とき命令の最初のバイトの場合１で命令の最後の
バイトの場合０になるようにする。またアドレス
の最下位ビツトが１ならば、１バイト命令または
２バイト命令のときに１になるようにする。
このときにアドレスが（×××………×０）2
で、その番地にある１バイト命令が実行されたと
きには、デコーダ３の出力は１バイト長を意味す
る信号が１、２バイト長を意味する信号が０とな
り、それゆえ切り換え回路５の出力は１、切り換
え回路６の出力は０となる。この出力と、第２の
記憶装置からの読出しデータを格納するレジスタ
１０（前からセツトされていたデータ）をOR回
路７，８を通して、第２の記憶装置９に書き込
む。このときアドレスはアドレスレジスタ４の最
下位ビツトを除いたものを使用する。アドレスが
（×××………×０）2で、その番地にある２バイ
ト命令が実行されたときには、デコーダ３の出力
は、２バイト長を意味する信号のみが１となり、
それゆえ切り換え回路５，６の出力はともに１と
なる。この出力とアドレスレジスタ４の最下位ビ
ツトを除いたアドレスによつて第２の記憶装置が
アクセスされレジスタ１０に読み出されたデータ
とがOR回路７，８を介して第２の記憶装置９に
書き込まれる。アドレスが（×××………×１）2
で、その番地にある１バイト命令が実行されたと
きには、切り換え回路５，６の出力はそれぞれ
０、１となり、この出力とアドレスレジスタ４の
最下位ビツトを除いたアドレスによつて第２の記
憶装置がアクセスされレジスタ１０に読み出され
たデータとがOR回路７，８を介して第２の記憶
装置９に書き込まれる。アドレスが（×××……
…×１）2で、その番地にある２バイト命令が実行
されたときには、切り換え回路５，６の出力は最
初のバイトでそれぞれ０、１、最後のバイトでそ
れぞれ１、０となり、アドレスレジスタ４の最下
位ビツトを除いたアドレスによつて第２の記憶装
置９が２回アクセスされ、それぞれレジスタ１０
に読み出されたデータと切り換え回路５，６の出
力とがOR回路７，８を介して２回に亘つて第２
の記憶装置９に書き込まれる。このようにして、
実行した部分は、第２の記憶装置の中の対応する
ビツトが１となり、実行されなかつた部分は、第
２の記憶装置の中の対応するビツトは０にとどま
る。
で、その番地にある１バイト命令が実行されたと
きには、デコーダ３の出力は１バイト長を意味す
る信号が１、２バイト長を意味する信号が０とな
り、それゆえ切り換え回路５の出力は１、切り換
え回路６の出力は０となる。この出力と、第２の
記憶装置からの読出しデータを格納するレジスタ
１０（前からセツトされていたデータ）をOR回
路７，８を通して、第２の記憶装置９に書き込
む。このときアドレスはアドレスレジスタ４の最
下位ビツトを除いたものを使用する。アドレスが
（×××………×０）2で、その番地にある２バイ
ト命令が実行されたときには、デコーダ３の出力
は、２バイト長を意味する信号のみが１となり、
それゆえ切り換え回路５，６の出力はともに１と
なる。この出力とアドレスレジスタ４の最下位ビ
ツトを除いたアドレスによつて第２の記憶装置が
アクセスされレジスタ１０に読み出されたデータ
とがOR回路７，８を介して第２の記憶装置９に
書き込まれる。アドレスが（×××………×１）2
で、その番地にある１バイト命令が実行されたと
きには、切り換え回路５，６の出力はそれぞれ
０、１となり、この出力とアドレスレジスタ４の
最下位ビツトを除いたアドレスによつて第２の記
憶装置がアクセスされレジスタ１０に読み出され
たデータとがOR回路７，８を介して第２の記憶
装置９に書き込まれる。アドレスが（×××……
…×１）2で、その番地にある２バイト命令が実行
されたときには、切り換え回路５，６の出力は最
初のバイトでそれぞれ０、１、最後のバイトでそ
れぞれ１、０となり、アドレスレジスタ４の最下
位ビツトを除いたアドレスによつて第２の記憶装
置９が２回アクセスされ、それぞれレジスタ１０
に読み出されたデータと切り換え回路５，６の出
力とがOR回路７，８を介して２回に亘つて第２
の記憶装置９に書き込まれる。このようにして、
実行した部分は、第２の記憶装置の中の対応する
ビツトが１となり、実行されなかつた部分は、第
２の記憶装置の中の対応するビツトは０にとどま
る。
なお言うまでもなく、第２の記憶装置は予め０
にクリヤされており、また第１の記憶装置からは
本文に記載されていない制御回路によつて次々に
命令がとり出されて実行されるが、それは本考案
には関係しないので、詳説を省く。デコーダ３は
ハードウエアによる回路でもよく、また記憶装置
（Read Only Memory）を使用してもよい。
にクリヤされており、また第１の記憶装置からは
本文に記載されていない制御回路によつて次々に
命令がとり出されて実行されるが、それは本考案
には関係しないので、詳説を省く。デコーダ３は
ハードウエアによる回路でもよく、また記憶装置
（Read Only Memory）を使用してもよい。
上記説明は１バイト命令、２バイト命令の場
合、第２の記憶装置９の読み書きは２ビツト単位
の場合としたが、これらが一般に１バイト命令か
らｎバイト命令まで、第２の記憶装置９の読み書
きがｍビツト単位（ｎ、ｍ≧１）であつても全く
さしつかえがないことは本文中の説明により明ら
かである。また、上記説明は第１の記憶装置１の
１バイトを第２の記憶装置９の１ビツトに対応さ
せたが、これはＰバイト（Ｐ≧１）に拡張しても
さしつかえがない。
合、第２の記憶装置９の読み書きは２ビツト単位
の場合としたが、これらが一般に１バイト命令か
らｎバイト命令まで、第２の記憶装置９の読み書
きがｍビツト単位（ｎ、ｍ≧１）であつても全く
さしつかえがないことは本文中の説明により明ら
かである。また、上記説明は第１の記憶装置１の
１バイトを第２の記憶装置９の１ビツトに対応さ
せたが、これはＰバイト（Ｐ≧１）に拡張しても
さしつかえがない。
本発明によつて、可変長の命令を実行した場合
の、通過したか否かを識別するための判定ができ
る効果を有するものである。
の、通過したか否かを識別するための判定ができ
る効果を有するものである。
図は本発明の判定装置の実施例の回路図であ
る。 １…第１の記憶装置、３…デコーダ、５，６…
切り換え回路、９…第２の記憶装置。
る。 １…第１の記憶装置、３…デコーダ、５，６…
切り換え回路、９…第２の記憶装置。
Claims (1)
- １ 第１の記憶装置と、第２の記憶装置と、第１
の記憶装置から読み出した命令を格納するレジス
タ１と、レジスタ１に格納された命令コードをデ
コーダを通して該命令の長さを識別する回路と、
該デコーダの出力をデータとし、第１の記憶装置
のアドレスの一部で切り換える切り換え回路と、
第２の記憶装置からの読出しデータを格納するレ
ジスタ２と、レジスタ２と該切り換え回路との
OR回路を具備し、該OR回路を第２記憶装置の
入力データとし、第１の記憶装置のアドレスの一
部を第２の記憶装置のアドレスとすることによ
り、第１の記憶装置に格納されている命令の通過
部分の判定を行なうことができるように構成され
てなることを特徴とする判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050442A JPS60221843A (ja) | 1985-03-15 | 1985-03-15 | 判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050442A JPS60221843A (ja) | 1985-03-15 | 1985-03-15 | 判定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60221843A JPS60221843A (ja) | 1985-11-06 |
| JPS646490B2 true JPS646490B2 (ja) | 1989-02-03 |
Family
ID=12858973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050442A Granted JPS60221843A (ja) | 1985-03-15 | 1985-03-15 | 判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60221843A (ja) |
-
1985
- 1985-03-15 JP JP60050442A patent/JPS60221843A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60221843A (ja) | 1985-11-06 |
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