JPS647519Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、アドレス信号発生装置を必要とせず
に書込み及び読出しの可能な消去可能プログラム
可能な読出し専用メモリー装置に関する。

従来、消去可能でプログラム可能な読出し専用
メモリー（以下EPROMと略記する）装置は、第
１図のように、EPROM素子アレー８、アドレ
ス・デコーダ回路４、入出力バツフア６及び書込
み読出し制御回路３を主な要素として構成されて
いる。EPROM素子のデータの書込み動作は、複
数のアドレス端子２に外部から書込みアドレスを
与え、端子１に書込みパルス信号を与え、データ
入出力端子５に書込みデータを入力することによ
り、書込みアドレスに相当するEPROM素子にデ
ータが書込まれる。読出し動作は読出しアドレス
及び読出しパルス信号を夫々端子２および１に入
力することにより読出しアドレスにより決定され
たEPROM素子のデータが端子５から出力される
という機能をもつている。

一般に、EPROM装置の書込み、読出しは、第
２図、第３図に示すタイミングで行われる。

第２図はEPROM装置の書込みパルスの波形図
である。

第２図において、ａは書込みアドレスデータ、
ｂとｃは込みデータの波形、ｄは込みパルス、Ａ
はデータの書込みパルスに対するセツト・アツプ
時間、Ｂはデータの書込みパルスに対するホール
ド時間、Ｃはアドレスの書込みパルスに対するセ
ツト・アツプ時間、Ｄはアドレスの書込みパルス
に対するホールド時間である。

書込みパルスが「高」（例えば、24V）のとき、
活性で書込みが行なわれ、「低」（0V）のとき非
活性となる。書込みパルスが「高」のとき、番地
指定のアドレスを固定にし、かつ書込みデータを
固定する。固定されたａのアドレスに対してｂの
書込みデータが入つていた場合は「０」のデータ
が書込まれ、ｃの書込みデータが入つていた場合
は「１」のデータが書込まれる。

第３図はEPROM装置の読出しパルスの波形図
である。

第３図において、ａは読出しアドレス波形、ｂ
は読出しパルス波形、ｃは「高」レベルのときの
読出しデータ、ｄは「低」レベルのときの読出し
データであり、Ｅは読出しアドレスの読出しパル
スに対するセツト・アツプ時間、Ｆは読出しアド
レスの読出しパルスに対するホールド時間、Ｇは
読出しパルスからの読出しデータの遅れ時間、Ｈ
は読出しパルスからのデータのホールド時間であ
る。

読出しパルスが「高」レベル（例えば、5V）
のときが活性で読出しが行われ、「低」レベル
（0V）のときは非活性となる。読出しパルスが
「高」レベルのときの番地指定のアドレスを固定
にし、そのアドレスの読出しデータを出力する。
固定されたａのアドレスに対して、データの読出
しが行なわれ、そのときアドレスに「１」のデー
タが入つていた場合はｃの波形が出力され、「０」
のデータが入つていた場合はｄの波形が出力され
る。なお、書込みパルスと読出しパルスとでは
「高」レベルの電圧値が異なつているので、デー
タ書込み、データ読出しのモード区別は容易に行
なうことができる。このように異なる電圧値で書
込み、読出しの識別を行なうことは、例えば特開
昭51−54788号公報によつて知られている。

従来は、書込みアドレス、読出しアドレスを書
込み読出しパルスに対してセツト・アツプ及びホ
ールド時間をもたせて外部からセツトする必要が
あつたので、使用者は書込みに際して、セツト・
アツプ、ホールド時間をもたせたアドレス信号を
発生する装置をもつ必要があつた。

すなわち、各アドレス端子２は外部からのアド
レス入力のためのアドレス線が接続されており、
その結果かなり大きな寄生容量を有している。各
アドレス端子２へのアドレス信号はそのような大
きな寄生容量を充電又は放電することによりアド
レスが固定されるのであるから、寄生容量の充放
電時間が書込みアドレス、読出しアドレスのセツ
トアツプ、ホールド時間を長くしていた。しか
も、メモリ素子の選択を外部からのアドレスによ
つてのみ行なつているため、アドレスと書込み読
出しパルスとのタイミング制御を必要としてい
た。

本考案の目的は、アドレス確定に要する時間を
短縮できるとともに書込み読出しパルスとのタイ
ミング制御を不要としたEPROM装置を提供する
ことにある。

本考案は、書込み読出しパルスを計数するカウ
ンタ回路を内部に設け、このカウンタ回路の計数
内容を外部からのアドレスに代えてアドレスデコ
ーダに供給するように切換端子およびマルチプレ
クサを設けたことを特徴とする。

以下、図面を参照しながら本考案を実施例によ
り説明する。

第４図は本考案の一実施例のEPROM装置の回
路図である。

従来と同じに構成されたEPROM装置に、読出
しパルス信号または書込みパルス信号をカウント
アツプ入力とする２進カウンタ９を加え、この２
進カウンタ９の並列出力A′₀，A′₁，……A′_Nを
EPROM装置の第２のアドレス（以下、内部アド
レスと呼ぶ）に使用し、装置の外部端子２から
A₀，A₁，……A_Nとして入力されたアドレス（以
下、外部アドレスと呼ぶ）と前記内部アドレスと
をマルチプレクサー１０に入力し、その出力をア
ドレス・デコーダ回路４に入力している。すなわ
ち、外部アドレス指定によるEPROM素子のデー
タ読出し、書込み機能に加えて、外部アドレスの
指定なしで読出しパルスまたは書込みパルスによ
つて増加される内部アドレスによりEPROM素子
８のバースト読出し及びバースト書込み機能をも
たせることができる。マルチプレクサ１０の切換
制御のための外部アドレス／内部アドレス切換信
号を端子１１に供給する。

第４図ないし第６図を参照してバースト書込み
およびバースト読出しの動作を以下に説明する。

第５図に示すバースト書込みにおいて、端子１
１への切換信号が「低」から「高」レベルに反転
すると、インバータ１２によつてカウンタ９にク
リア信号が与えられるのでその内容は図示のよう
に“０”となる。この内容“０”がマルチプレク
サ１０を介してアドレスデコーダ回路４に供給さ
れるので０番地のメモリ素子が選択される。一
方、データ入出力端子５には書込むべきデータ
D₀が与えられており、この状態で端子１への書
込みパルスが「低」レベル（0V）から「高」レ
ベル（24V）に変化する。かくして、０番地のメ
モリ素子にデータD₀が書込まれる。書込みパル
スの「高」から「低」レベルへの変化に同期して
カウンタ９の計数内容は“１”となり、この内容
がマルチプレクサ１０を介してアドレスデコーダ
回路４に供給される結果、１番地のメモリ素子が
選択されることになる。また、書込むべきデータ
はD₁に変化される。そして、書込みパルスが
「低」から「高」に変化することによりデータD₁
が１番地のメモリ素子に書込まれる。以下、書込
みパルスが「低」レベルに変化する毎にカウンタ
９はカウントアツプしてその計数内容がアドレス
デコーダ４に供給され、所望のデータD₂，D₃，
…が書込まれる。

第６図に示すバースト読出しにおいて、端子１
１への切換信号によつてカウンタ９の内容が
“０”となりマルチプレクサ１０を介してアドレ
スデコーダ４に与えられる。読出しパルスが
「低」レベル（0V）から「高」レベル（5V）に
変化することによつて読出し動作が行なわれ０番
地のメモリ素子のデータD₀₀が出力される。読出
しパルスが「高」レベルから「低」レベルの変化
に同期してカウンタ９はカウントアツプしてその
計数内容は“１”となる。この内容“１”はマル
チプレクサ１０を介してアドレスデコーダ４に供
給される。読出しパルスの供給によつて１番目の
メモリ素子のデータがD₀₁として読み出される。
以下、読出しパルスが「低」レベルに変化する毎
にカウンタ９の内容は変更してアドレスデータと
してアドレスデコーダ４に供給され、データ
D₀₂，D₀₃，…が順次読み出される。

第５図、第６図において、カウンタ９の計数内
容は書込み、読出しパルスが供給される毎に自動
的に変化し、かつその出力負荷容量も小さいこと
から従来例で説明したようなアドレスのセツトア
ツプ、ホールド時間が必要なくなる、もしくは極
めて短かくなり、高速なデータ書込み、読出しが
可能となる。さらに、書込み、読出しパルスとア
ドレスの変化とのタイミング制御も不要となる。

本考案のEPROM装置において、上記の機能は
そのEPROM素子アレー８の全ビツトの書込みま
たは読出しの際には有効であり、また外部アドレ
スの入力の必要がないから、繁雑なアドレスの読
出し、書込みパルスに対するアドレスのセツト・
アツプ及びホールド時間などのタイミングも考慮
する必要がないという利点がある。即ち、このバ
ースト・モード書込みの際には、書込みパルスと
書込みデータを与えるだけで、書込みパルスをＮ
とすると、０番地からＮ番地までのEPROM素子
へデータを書込むことができる。

また、データ読出しの際には、読出しパルスだ
けを与えるだけで、その読出しパルス数をＭとす
ると、０番地からＭ番地までのEPROM素子のデ
ータを読出しパルスに同期して順次得ることがで
きる。

以上詳細に説明したように、本考案によれば、
アドレス信号を発生する装置を必要とせずに、書
込み及び読出しの可能なEPROM装置を得ること
ができるのでその効果は大きい。

【図面の簡単な説明】

第１図は従来のEPROM装置のブロツク図、第
２図はEPROM装置の書込み動作を説明するため
の波形図、第３図はEPROM装置の読出し動作を
説明するための波形図、第４図は本考案の１実施
例のEPROM装置の回路図、第５図および第６図
は第４図に示したEPROM装置におけるバースト
書込みおよびバースト読出し動作をそれぞれ示す
タイミングチヤートである。 １……制御信号外部端子、２……アドレス入力
端子、３……書込み読出し制御回路、４……アド
レスデコーダ回路、５……メモリー・データ入力
端子、６……Ｉ／Ｏバツフア、７……Ｒ／Ｗセン
ス増幅器、８……EPROM素子アレー、９……２
進カウンタ、１０……マルチプレクサー、１１…
…外部アドレス／内部アドレス切換信号入力端
子。

Claims (1)

【実用新案登録請求の範囲】
1. メモリ素子アレー、与えられたアドレスデータ
   に応答して所定のメモリ素子を選択するアドレス
   デコーダ回路、書込みパルス又は読出しパルスが
   供給される第１端子、前記書込みパルス又は読出
   しパルスに応答して選択されたメモリ素子に対し
   データ書込み又はデータ読出しを行なう書込み読
   出し制御回路、および外部からアドレス信号が供
   給される複数の第２端子を備える消去可能プログ
   ラム可能な読出し専用メモリー装置において、前
   記第１端子に結合され前記書込みパルス又は読出
   しパルスを計数するカウンタ回路と、切換信号が
   供給される第３端子と、前記複数の第２端子に供
   給される外部からのアドレス信号および前記カウ
   ンタ回路の計数内容のいずれか一方を前記第３端
   子に供給される前記切換信号に応答して選択し選
   択したデータをアドレスデータとして前記アドレ
   スデコーダ回路に与えるマルチプレクサとを設
   け、前記カウンタ回路の計数内容を内部アドレス
   としてバーストデータ書込み又はバーストデータ
   読出しを可能としたことを特徴とする消去可能プ
   ログラム可能な読出し専用メモリー装置。