JPS648466B2 - - Google Patents
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- Publication number
- JPS648466B2 JPS648466B2 JP55064303A JP6430380A JPS648466B2 JP S648466 B2 JPS648466 B2 JP S648466B2 JP 55064303 A JP55064303 A JP 55064303A JP 6430380 A JP6430380 A JP 6430380A JP S648466 B2 JPS648466 B2 JP S648466B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- transistors
- integrated circuit
- input transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は入力トランジスタの使用効率を高め
ることができるパターンレイアウトをもつゲート
アレイ形マスタスライス集積回路の大規模集積回
路装置に関するものである。
ることができるパターンレイアウトをもつゲート
アレイ形マスタスライス集積回路の大規模集積回
路装置に関するものである。
第１図は従来のゲートアレイ形マスタスライス
集積回路装置を示す回路図である。同図におい
て、１ａおよび１ｂはそれぞれ３入力トランジス
タをもつ基本ゲート、２ａ，２ｂおよび２ｃは入
力端子、３は電圧Vccの電源端子、４は電圧VEE
の電源端子、５は出力端子、６ａ，６ｂおよび６
ｃはそれぞれのベース端子が入力端子２ａ，２ｂ
および２ｃにそれぞれ接続し、それぞれのエミツ
タ端子が共通に接続し、コレクタ端子が共通に接
続した入力トランジスタ、７はこの入力トランジ
スタ６ａ〜６ｃの共通に接続したエミツタ端子と
電源端子４との間に接続した抵抗、８はこの入力
トランジスタ６ａ〜６ｃの共通に接続したコレク
タ端子と電源端子３との間に接続した抵抗、９は
基準電圧VREFが印加する基準電圧端子、１０はベ
ース端子がこの基準電圧端子９に接続し、エミツ
タが入力トランジスタ２ｃのエミツタに接続し、
コレクタ端子が抵抗１１を介して電源端子３に接
続するレフアレンストランジスタである。
集積回路装置を示す回路図である。同図におい
て、１ａおよび１ｂはそれぞれ３入力トランジス
タをもつ基本ゲート、２ａ，２ｂおよび２ｃは入
力端子、３は電圧Vccの電源端子、４は電圧VEE
の電源端子、５は出力端子、６ａ，６ｂおよび６
ｃはそれぞれのベース端子が入力端子２ａ，２ｂ
および２ｃにそれぞれ接続し、それぞれのエミツ
タ端子が共通に接続し、コレクタ端子が共通に接
続した入力トランジスタ、７はこの入力トランジ
スタ６ａ〜６ｃの共通に接続したエミツタ端子と
電源端子４との間に接続した抵抗、８はこの入力
トランジスタ６ａ〜６ｃの共通に接続したコレク
タ端子と電源端子３との間に接続した抵抗、９は
基準電圧VREFが印加する基準電圧端子、１０はベ
ース端子がこの基準電圧端子９に接続し、エミツ
タが入力トランジスタ２ｃのエミツタに接続し、
コレクタ端子が抵抗１１を介して電源端子３に接
続するレフアレンストランジスタである。
このように、各基本ゲートを多入力ゲートとし
て構成した場合、あるシステムを構成する際に少
ないゲート数で構成可能であるが、多入力ゲート
において、１入力ゲートしか使用しない場合、例
えばインバータとして使用する場合には入力トラ
ンジスタ６ａ〜６ｃのうちの１つを使用し、他の
２つの入力トランジスタは使用されない。このよ
うに、システムの構成によつては多入力ゲートを
有効に利用し得ない。一方、基本ゲートを２入力
ゲートとした場合には入力トランジスタの使用効
率は良くなるが、逆に必要なゲート数が多くなる
などの欠点があつた。
て構成した場合、あるシステムを構成する際に少
ないゲート数で構成可能であるが、多入力ゲート
において、１入力ゲートしか使用しない場合、例
えばインバータとして使用する場合には入力トラ
ンジスタ６ａ〜６ｃのうちの１つを使用し、他の
２つの入力トランジスタは使用されない。このよ
うに、システムの構成によつては多入力ゲートを
有効に利用し得ない。一方、基本ゲートを２入力
ゲートとした場合には入力トランジスタの使用効
率は良くなるが、逆に必要なゲート数が多くなる
などの欠点があつた。
したがつて、この発明の目的は入力トランジス
タの使用効率を高めることができるパターンレイ
アウトを持つゲートアレイ形マスタスライス集積
回路の大規模集積回路装置を提供するものであ
る。
タの使用効率を高めることができるパターンレイ
アウトを持つゲートアレイ形マスタスライス集積
回路の大規模集積回路装置を提供するものであ
る。
このような目的を達成するため、この発明は配
線工程を除く工程まで処理して、第１ゲートおよ
び第２ゲートを構成する所望数の入力トランジス
タ、抵抗、およびレフアレンストランジスタを形
成し、そして配線工程において、入力トランジス
タ、抵抗およびレフアレンストランジスタ間を配
線することにより、構成すべきシステムに適した
論理回路を形成するものであり、以下実施例を用
いて詳細に説明する。
線工程を除く工程まで処理して、第１ゲートおよ
び第２ゲートを構成する所望数の入力トランジス
タ、抵抗、およびレフアレンストランジスタを形
成し、そして配線工程において、入力トランジス
タ、抵抗およびレフアレンストランジスタ間を配
線することにより、構成すべきシステムに適した
論理回路を形成するものであり、以下実施例を用
いて詳細に説明する。
第２図および第３図はそれぞれこの発明に係る
大規模集積回路装置の一実施例を説明するための
回路図である。特に、第２図は２ゲートを１ブロ
ツクとして設け、第１ゲートを３入力ゲートと
し、第２ゲートを２入力ゲートとして使用した場
合である。同図において、２ｄおよび２ｅは入力
端子、６ｄおよび６ｅはそれぞれのベース端子が
入力端子２ｄおよび２ｅに接続し、それぞれのエ
ミツタ端子が共通に接続し、それぞれのコレクタ
端子が共通に接続した入力トランジスタ、１２は
この入力トランジスタ６ｄおよび６ｅの共通に接
続したコレクタと電源端子３との間に接続した抵
抗、１３はベース端子が基準電圧端子９に接続
し、エミツタ端子が入力トランジスタ６ｄおよび
６ｅの共通に接続したエミツタに接続するレフア
レンストランジスタ、１４は一端がこのレフアレ
ンストランジスタ１３のコレクタに接続し、他端
が電源端子３に接続する抵抗、１５は一端がレフ
アレンストランジスタ１３のエミツタに接続し、
他端が電源端子４に接続する抵抗、１６は入力ト
ランジスタ６ｄおよび６ｅの共通に接続したコレ
クタに接続する出力端子である。
大規模集積回路装置の一実施例を説明するための
回路図である。特に、第２図は２ゲートを１ブロ
ツクとして設け、第１ゲートを３入力ゲートと
し、第２ゲートを２入力ゲートとして使用した場
合である。同図において、２ｄおよび２ｅは入力
端子、６ｄおよび６ｅはそれぞれのベース端子が
入力端子２ｄおよび２ｅに接続し、それぞれのエ
ミツタ端子が共通に接続し、それぞれのコレクタ
端子が共通に接続した入力トランジスタ、１２は
この入力トランジスタ６ｄおよび６ｅの共通に接
続したコレクタと電源端子３との間に接続した抵
抗、１３はベース端子が基準電圧端子９に接続
し、エミツタ端子が入力トランジスタ６ｄおよび
６ｅの共通に接続したエミツタに接続するレフア
レンストランジスタ、１４は一端がこのレフアレ
ンストランジスタ１３のコレクタに接続し、他端
が電源端子３に接続する抵抗、１５は一端がレフ
アレンストランジスタ１３のエミツタに接続し、
他端が電源端子４に接続する抵抗、１６は入力ト
ランジスタ６ｄおよび６ｅの共通に接続したコレ
クタに接続する出力端子である。
なお、レフアレンストランジスタ１０、抵抗７
および１１により第１ゲートのレフアレンス回路
を構成し、レフアレンストランジスタ１３、抵抗
１４および１５により第２ゲートのレフアレンス
回路を構成する。
および１１により第１ゲートのレフアレンス回路
を構成し、レフアレンストランジスタ１３、抵抗
１４および１５により第２ゲートのレフアレンス
回路を構成する。
次に、上記構成の大規模集積回路装置の製造方
法について説明する。
法について説明する。
まず、配線工程を除く工程まで処理して、各入
力トランジスタ６ａ〜６ｅ、レフアレンストラン
ジスタ１０および１３、抵抗７，８，１１，１
２，１４および１５をそれぞれ構成する。そし
て、配線工程により、第１ゲートとして、入力ト
ランジスタ６ａ〜６ｃのエミツタを共通に接続し
たのち、レフアレンストランジスタ１０のエミツ
タに接続する。そして、入力トランジスタ６ａ〜
６ｃのコレクタを共通に接続したのち、出力端子
５に接続すると共に抵抗８の一端に接続する。次
に、第２ゲートとして、入力トランジスタ６ｄお
よび６ｅのエミツタを共通に接続したのちレフア
レンストランジスタ１３のエミツタに接続する。
次に、入力トランジスタ６ｄおよび６ｅのコレク
タを共通に接続したのち、抵抗１２の一端に接続
すると共に出力端子１６に接続する。そして、第
１ゲートのレフアレンス回路および第２ゲートの
レフアレンス回路の接続を行なう。
力トランジスタ６ａ〜６ｅ、レフアレンストラン
ジスタ１０および１３、抵抗７，８，１１，１
２，１４および１５をそれぞれ構成する。そし
て、配線工程により、第１ゲートとして、入力ト
ランジスタ６ａ〜６ｃのエミツタを共通に接続し
たのち、レフアレンストランジスタ１０のエミツ
タに接続する。そして、入力トランジスタ６ａ〜
６ｃのコレクタを共通に接続したのち、出力端子
５に接続すると共に抵抗８の一端に接続する。次
に、第２ゲートとして、入力トランジスタ６ｄお
よび６ｅのエミツタを共通に接続したのちレフア
レンストランジスタ１３のエミツタに接続する。
次に、入力トランジスタ６ｄおよび６ｅのコレク
タを共通に接続したのち、抵抗１２の一端に接続
すると共に出力端子１６に接続する。そして、第
１ゲートのレフアレンス回路および第２ゲートの
レフアレンス回路の接続を行なう。
次に、第３図は２ゲートを１ブロツクとして設
け、第１ゲートを４入力ゲートとし、第２ゲート
を１入力ゲートとして使用した場合を示す。
け、第１ゲートを４入力ゲートとし、第２ゲート
を１入力ゲートとして使用した場合を示す。
この構成の大規模集積回路装置の製造方法につ
いて説明する。
いて説明する。
まず、配線工程を除く工程まで処理して、各入
力トランジスタ６ａ〜６ｅ、レフアレンストラン
ジスタ１０および１３、抵抗７，８，１１，１
２，１４および１５をそれぞれ構成する。そし
て、配線工程により、第１ゲートとして、入力ト
ランジスタ６ａ〜６ｄのエミツタを共通に接続し
たのち、レフアレンストランジスタ１０のエミツ
タに接続する。そして、入力トランジスタ６ａ〜
６ｄのコレクタを共通に接続したのち、出力端子
５に接続すると共に抵抗８の一端に接続する。次
に、第２ゲートとして、入力トランジスタ６ｅの
エミツタをレフアレンストランジスタ１３のエミ
ツタに接続する。次に、入力トランジスタ６ｅの
コレクタを抵抗１２の一端に接続すると共に出力
端子１６に接続する。そして、第１ゲートのレフ
アレンス回路および第２ゲートのレフアレンス回
路の接続を行なう。
力トランジスタ６ａ〜６ｅ、レフアレンストラン
ジスタ１０および１３、抵抗７，８，１１，１
２，１４および１５をそれぞれ構成する。そし
て、配線工程により、第１ゲートとして、入力ト
ランジスタ６ａ〜６ｄのエミツタを共通に接続し
たのち、レフアレンストランジスタ１０のエミツ
タに接続する。そして、入力トランジスタ６ａ〜
６ｄのコレクタを共通に接続したのち、出力端子
５に接続すると共に抵抗８の一端に接続する。次
に、第２ゲートとして、入力トランジスタ６ｅの
エミツタをレフアレンストランジスタ１３のエミ
ツタに接続する。次に、入力トランジスタ６ｅの
コレクタを抵抗１２の一端に接続すると共に出力
端子１６に接続する。そして、第１ゲートのレフ
アレンス回路および第２ゲートのレフアレンス回
路の接続を行なう。
なお、以上は第１ゲートが３入力ゲートで、第
２ゲートが２入力ゲートの場合、および第１ゲー
トが４入力ゲートで、第２ゲートが１入力ゲート
の場合について説明したが、第１ゲートが２入力
ゲートで、第２ゲートが３入力ゲートの場合、あ
るいは第１ゲートが１入力ゲートで、第２ゲート
が４入力ゲートの場合についても同様にできるこ
とはもちろんである。また、第１ゲートおよび第
２ゲートからなる１ブロツクについて説明した
が、複数ブロツクについても同様にできることは
もちろんであるし１個のブロツクを３個以上のゲ
ートで構成することも可能である。また、１個の
ブロツクとして５入力トランジスタを設けた場合
について説明したが、これに限定せず、任意の多
入力トランジスタを設けてもよいことはもちろん
である。
２ゲートが２入力ゲートの場合、および第１ゲー
トが４入力ゲートで、第２ゲートが１入力ゲート
の場合について説明したが、第１ゲートが２入力
ゲートで、第２ゲートが３入力ゲートの場合、あ
るいは第１ゲートが１入力ゲートで、第２ゲート
が４入力ゲートの場合についても同様にできるこ
とはもちろんである。また、第１ゲートおよび第
２ゲートからなる１ブロツクについて説明した
が、複数ブロツクについても同様にできることは
もちろんであるし１個のブロツクを３個以上のゲ
ートで構成することも可能である。また、１個の
ブロツクとして５入力トランジスタを設けた場合
について説明したが、これに限定せず、任意の多
入力トランジスタを設けてもよいことはもちろん
である。
第４図はゲートアレイ形マスタスライス集積回
路を示すパターン図である。第４図は第２図の集
積回路に対応するものであるが、このパターン図
から分かるように、複数のトランジスタを任意に
つなぎ替えることにより２つの基本ゲートを容易
に形成することができる。
路を示すパターン図である。第４図は第２図の集
積回路に対応するものであるが、このパターン図
から分かるように、複数のトランジスタを任意に
つなぎ替えることにより２つの基本ゲートを容易
に形成することができる。
以上、詳細に説明したように、この発明に係る
大規模集積回路装置によれば、パターンレイアウ
トが任意にできるため、論理回路における１個の
ゲートへの入力信号数の制限がゆるくなり、入力
数を適当に組合せることにより、入力トランジス
タの使用効率を高めることができ、しかも、任意
のシステムに用いることができるなどの効果があ
る。
大規模集積回路装置によれば、パターンレイアウ
トが任意にできるため、論理回路における１個の
ゲートへの入力信号数の制限がゆるくなり、入力
数を適当に組合せることにより、入力トランジス
タの使用効率を高めることができ、しかも、任意
のシステムに用いることができるなどの効果があ
る。
第１図は従来のゲートアレイ形マスタスライス
集積回路装置を示す回路図、第２図および第３図
はそれぞれこの発明に係る大規模集積回路装置の
一実施例を説明するための回路図、第４図はゲー
トアレイ形マスタスライス集積回路を示すパター
ン図である。 １ａおよび１ｂ……基本ゲート、２ａ〜２ｅ…
…入力端子、３および４……電源端子、５および
１６……出力端子、６ａ〜６ｅ……入力トランジ
スタ、７，８，１１，１２，１４および１５……
抵抗、９……基準電圧端子、１０および１３……
レフアレンストランジスタ。なお、図中、同一符
号は同一または相当部分を示す。
集積回路装置を示す回路図、第２図および第３図
はそれぞれこの発明に係る大規模集積回路装置の
一実施例を説明するための回路図、第４図はゲー
トアレイ形マスタスライス集積回路を示すパター
ン図である。 １ａおよび１ｂ……基本ゲート、２ａ〜２ｅ…
…入力端子、３および４……電源端子、５および
１６……出力端子、６ａ〜６ｅ……入力トランジ
スタ、７，８，１１，１２，１４および１５……
抵抗、９……基準電圧端子、１０および１３……
レフアレンストランジスタ。なお、図中、同一符
号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数個の入力トランジスタをもつ第１ゲート
および第２ゲートからなるブロツクを少なくとも
１個備えてなるゲートアレイ形マスタスライス集
積回路において、配線工程を除く工程まで処理し
て第１ゲートおよび第２ゲートを構成する所望数
の入力トランジスタ、抵抗およびレフアレンスト
ランジスタを形成し、そして、配線工程におい
て、入力トランジスタ、抵抗およびレフアレンス
トランジスタ間を配線することにより第１ゲート
および第２ゲートへの入力数を変えることができ
ると共にブロツク内の入力トランジスタは第１ゲ
ート又は第２ゲートのどちらのゲートにも使用で
き、構成すべきシステムに適した論理回路を形成
できるようにしたことを特徴とする大規模集積回
路装置。 ２ １個のブロツクの入力トランジスタの数を５
個とすることを特徴とする特許請求の範囲第１項
記載の大規模集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6430380A JPS56158448A (en) | 1980-05-12 | 1980-05-12 | Large scale integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6430380A JPS56158448A (en) | 1980-05-12 | 1980-05-12 | Large scale integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56158448A JPS56158448A (en) | 1981-12-07 |
| JPS648466B2 true JPS648466B2 (ja) | 1989-02-14 |
Family
ID=13254340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6430380A Granted JPS56158448A (en) | 1980-05-12 | 1980-05-12 | Large scale integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56158448A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016026A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Comput Eng Corp Ltd | 論理ｌｓｉ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1980
- 1980-05-12 JP JP6430380A patent/JPS56158448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56158448A (en) | 1981-12-07 |
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