JPS64902B2 - - Google Patents
Info
- Publication number
- JPS64902B2 JPS64902B2 JP56110484A JP11048481A JPS64902B2 JP S64902 B2 JPS64902 B2 JP S64902B2 JP 56110484 A JP56110484 A JP 56110484A JP 11048481 A JP11048481 A JP 11048481A JP S64902 B2 JPS64902 B2 JP S64902B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sequence
- signal
- terminal
- relay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 210000004899 c-terminal region Anatomy 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
本発明は電源装置に係り、特にシーケンス回路
に投入される電源の投入切断回路に関するもので
ある。
に投入される電源の投入切断回路に関するもので
ある。
従来、シーケンス回路を組込んだ電源装置にお
いて、電源の投入切断がシーケンス回路の動作中
で行なわせるとその手順（シーケンス）が乱れる
等の理由により、シーケンス回路の動作中では電
源投入切断が防止できるように対策がとられてい
る。第１図はその電源装置の投入切断回路を備え
たシステム構成図である。
いて、電源の投入切断がシーケンス回路の動作中
で行なわせるとその手順（シーケンス）が乱れる
等の理由により、シーケンス回路の動作中では電
源投入切断が防止できるように対策がとられてい
る。第１図はその電源装置の投入切断回路を備え
たシステム構成図である。
第１図において、DESは投入切断回路を含ん
だシーケンス回路部、DEは安定化回路部、G1〜
G3は外部装置であり、シーケンス回路部DESと
安定化回路部DEにより安定化電源装置を構成す
る。外部装置G1〜G3は例えば、IC回路から出来
た処理装置、プリンタ装置、システムの稼動状態
を表示する表示装置等である。
だシーケンス回路部、DEは安定化回路部、G1〜
G3は外部装置であり、シーケンス回路部DESと
安定化回路部DEにより安定化電源装置を構成す
る。外部装置G1〜G3は例えば、IC回路から出来
た処理装置、プリンタ装置、システムの稼動状態
を表示する表示装置等である。
シーケンス回路部DESのシーケンス回路SKは
該回路駆動用スイツチａ、所定のシーケンスで出
力される信号S1〜Soを備え、該信号の出力により
安定化回路DEのスイツチe1〜eoを動作させるこ
とにより電源回路CH1〜CKhを順に起動する。電
源回路CK1〜CKoは例えば＋5V系電源、±12V系
電源、±24V系電源、表示用電源等である。電源
投入切断回路部は、シーケンス回路SKのスイツ
チａ，a′を動作させるリレーＡ、自己保持用のリ
レーＢ及びリレーＢにより駆動される接点ｂ、シ
ーケンス回路SK内に収容されたリレーＣ、Ｄ（第
１図中のSK′の回路参照）の動作によりオン、オ
フ制御される接点C1，C2，d1，d2、その他抵抗
R1，R2ダイオードD1，D2等から成る。Ｖは一定
電圧を示し、SWは装置外部に取り付けられる投
入、切断スイツチであり、本例ではノンロツク式
のものである。
該回路駆動用スイツチａ、所定のシーケンスで出
力される信号S1〜Soを備え、該信号の出力により
安定化回路DEのスイツチe1〜eoを動作させるこ
とにより電源回路CH1〜CKhを順に起動する。電
源回路CK1〜CKoは例えば＋5V系電源、±12V系
電源、±24V系電源、表示用電源等である。電源
投入切断回路部は、シーケンス回路SKのスイツ
チａ，a′を動作させるリレーＡ、自己保持用のリ
レーＢ及びリレーＢにより駆動される接点ｂ、シ
ーケンス回路SK内に収容されたリレーＣ、Ｄ（第
１図中のSK′の回路参照）の動作によりオン、オ
フ制御される接点C1，C2，d1，d2、その他抵抗
R1，R2ダイオードD1，D2等から成る。Ｖは一定
電圧を示し、SWは装置外部に取り付けられる投
入、切断スイツチであり、本例ではノンロツク式
のものである。
図中SK′で示される部分はシーケンス回路部
SKの一部を図示したものであり、スイツチａが
駆動（オン）されるとシーケンス回路が順に信号
S1〜Soを出力しその動作にともない、第１の信号
S1の出力時に接点X1が閉じられリレーＣが動作
し、最後の信号Soの出力時接点Xnが閉じてリレ
ーＤが動作するのである。D3，D4はリレー保護
用ダイオードである。
SKの一部を図示したものであり、スイツチａが
駆動（オン）されるとシーケンス回路が順に信号
S1〜Soを出力しその動作にともない、第１の信号
S1の出力時に接点X1が閉じられリレーＣが動作
し、最後の信号Soの出力時接点Xnが閉じてリレ
ーＤが動作するのである。D3，D4はリレー保護
用ダイオードである。
まず初期状態において（第１図図示の状態）ス
イツチSWをオン（投入）すると、電線Ｖ→抵抗
R2→リレーＢ→ダイオードD1→スイツチa′→接
点C1→接点d2→スイツチSW→地気とループを構
成し、接点ｂが閉じる。その後スイツチSWを解
放するると接点ｂが閉じることにより電源Ｖ→抵
抗R1→リレーＡ→接点ｂ→地気とループができ、
スイツチａ、a′がオンと成る。スイツチａがオン
となるとシーケンス回路SKが動作し、接点Xnが
閉じてリレーＣが動作し、接点C1が開いて、接
点C2が閉じる。
イツチSWをオン（投入）すると、電線Ｖ→抵抗
R2→リレーＢ→ダイオードD1→スイツチa′→接
点C1→接点d2→スイツチSW→地気とループを構
成し、接点ｂが閉じる。その後スイツチSWを解
放するると接点ｂが閉じることにより電源Ｖ→抵
抗R1→リレーＡ→接点ｂ→地気とループができ、
スイツチａ、a′がオンと成る。スイツチａがオン
となるとシーケンス回路SKが動作し、接点Xnが
閉じてリレーＣが動作し、接点C1が開いて、接
点C2が閉じる。
そこで接点C1，d1が開いているがリレーＢは接
点ｂで自己保持状態となり、リレーＡも動作を保
つためスイツチａ、a′は閉じたままで維持され
る。シーケンスの最後のステツプで接点Xnが閉
じることによりリレーＤが動作する。それに伴つ
て接点d1が閉じ接点d2が開きスイツチSWは再度
投入（即ち切断）できるようになる。ここでスイ
ツチSWが押されると地気スイツチSW→接点C2
→接点d1→スイツチa′→リレーＢの入力側に入
り、リレーＢは復旧され接点ｂは開放する。それ
に伴つてリレーＡも復旧しスイツチa′、ａはオス
となり初期状態にもどりシーケンス回路SKは切
断状態となる。
点ｂで自己保持状態となり、リレーＡも動作を保
つためスイツチａ、a′は閉じたままで維持され
る。シーケンスの最後のステツプで接点Xnが閉
じることによりリレーＤが動作する。それに伴つ
て接点d1が閉じ接点d2が開きスイツチSWは再度
投入（即ち切断）できるようになる。ここでスイ
ツチSWが押されると地気スイツチSW→接点C2
→接点d1→スイツチa′→リレーＢの入力側に入
り、リレーＢは復旧され接点ｂは開放する。それ
に伴つてリレーＡも復旧しスイツチa′、ａはオス
となり初期状態にもどりシーケンス回路SKは切
断状態となる。
この切断状態の過程においても、シーケンス回
路内で順次回路を停止していく際接点Xnが先に
開くと、リレーＤが復旧し先の接点C1，d1が開放
されるのと同じ状態となる。
路内で順次回路を停止していく際接点Xnが先に
開くと、リレーＤが復旧し先の接点C1，d1が開放
されるのと同じ状態となる。
従つてリレーＣ、Ｄがともに復旧するまでスイ
ツチSWの投入（切断）は無効となる。
ツチSWの投入（切断）は無効となる。
かかる従来例のシーケンス信号のタイムチヤー
トを第２図に示す。図のS1〜Soはシーケンス信号
を示し、信号S1からSoまで順にオン信号となり、
切断時は信号SoからS1の順にオフとなる例を示し
たものである。ここで電源投入切断スイツチSW
の許容されない区間はシーケンス回路が動作中の
イ及びロであり、切断可能区間はハで示される。
また投入可能区間は、イ，ロ，ハ外となる。
トを第２図に示す。図のS1〜Soはシーケンス信号
を示し、信号S1からSoまで順にオン信号となり、
切断時は信号SoからS1の順にオフとなる例を示し
たものである。ここで電源投入切断スイツチSW
の許容されない区間はシーケンス回路が動作中の
イ及びロであり、切断可能区間はハで示される。
また投入可能区間は、イ，ロ，ハ外となる。
かかる従来の構成においては、投入切断回路が
リレー動作により構成されシーケンス動作中の電
源投入切断防止を図つているために、リレー回路
等の故障による誤動作が発生しやすく、信頼性に
おいて問題があるばかりか、複雑な回路動作を保
証するために経済的にも高くなり、また装置内の
収容スペースも多く必要とする等、欠点を有して
いた。
リレー動作により構成されシーケンス動作中の電
源投入切断防止を図つているために、リレー回路
等の故障による誤動作が発生しやすく、信頼性に
おいて問題があるばかりか、複雑な回路動作を保
証するために経済的にも高くなり、また装置内の
収容スペースも多く必要とする等、欠点を有して
いた。
本発明の目的は、かかる欠点を除去し簡単な回
路でシーケンス動作を確実にした電源投入切断回
路を提供することにある。
路でシーケンス動作を確実にした電源投入切断回
路を提供することにある。
上記目的を達成するために、本発明は外部装置
へ複数の制御信号等を順次供給するシーケンス回
路を含んで成る電源装置において、電源投入信号
により出力信号を変化させ、該出力信号によりシ
ーケンス回路を駆動するフリツプフロツプ回路を
備え、該シーケンス回路における第１のステツプ
と最終ステツプで出力変化する信号を該フリツプ
フロツプ回路に与え、シーケンス動作中の該フリ
ツプフロツプ回路出力信号を変化することなく維
持することを特徴とする。
へ複数の制御信号等を順次供給するシーケンス回
路を含んで成る電源装置において、電源投入信号
により出力信号を変化させ、該出力信号によりシ
ーケンス回路を駆動するフリツプフロツプ回路を
備え、該シーケンス回路における第１のステツプ
と最終ステツプで出力変化する信号を該フリツプ
フロツプ回路に与え、シーケンス動作中の該フリ
ツプフロツプ回路出力信号を変化することなく維
持することを特徴とする。
以下本発明を実施例を用いて詳細に説明する。
第３図は本発明の電源投入切断回路を備えたシ
ステム構成図である。図において第１図と同じ符
号は同じものを示し、シーケンス回路部DES内
のシーケンス回路SKKは起動信号ｉ入力により
動作を開始する。このシーケンス回路SKK内の
本発明に係るゲート制御部はSKK′で示される。
ステム構成図である。図において第１図と同じ符
号は同じものを示し、シーケンス回路部DES内
のシーケンス回路SKKは起動信号ｉ入力により
動作を開始する。このシーケンス回路SKK内の
本発明に係るゲート制御部はSKK′で示される。
電源投入切断回路はフリツプフロツプ回路FF
の入力端子Ｃに電源スイツチSWのオン、オフ情
報を入力し、Ｊ端子及びＫ端子に入力される情報
により出力端子Ｑの出力信号ｉに変化を与える構
成である。初期状態（シーケンス回路が起動され
る前）では、スイツチSWはオフ状態であり、電
位ＶがハイレベルＨとして端子Ｃに加わり、一方
Ｊ端子にはハイレベルＨ、Ｋ端子はローレベルＬ
に保つている。この時の出力信号ｉはローレベル
Ｌを保つたままである。このFF回路はＣ端子
（即ちクロツク入力端子）に変化があつた時にＪ
端子がハイレベルＨであり、Ｋ端子がローレベル
７ＬであるとそのＣ端子入力信号の立上りにより
出力端子ＱがＬ→Ｈへ変化するものを使用してい
る。
の入力端子Ｃに電源スイツチSWのオン、オフ情
報を入力し、Ｊ端子及びＫ端子に入力される情報
により出力端子Ｑの出力信号ｉに変化を与える構
成である。初期状態（シーケンス回路が起動され
る前）では、スイツチSWはオフ状態であり、電
位ＶがハイレベルＨとして端子Ｃに加わり、一方
Ｊ端子にはハイレベルＨ、Ｋ端子はローレベルＬ
に保つている。この時の出力信号ｉはローレベル
Ｌを保つたままである。このFF回路はＣ端子
（即ちクロツク入力端子）に変化があつた時にＪ
端子がハイレベルＨであり、Ｋ端子がローレベル
７ＬであるとそのＣ端子入力信号の立上りにより
出力端子ＱがＬ→Ｈへ変化するものを使用してい
る。
本発明はＪ端子及びＫ端子が共にＬレベルであ
る時に出力信号ｉが変化しないことを利用し、シ
ーケンス回路SKK内の第１ステツプと最終ステ
ツプの出力変化によりその間のシーケンス動作中
のＫ端子信号、Ｊ端子信号を共にＬレベルに保つ
ことに着目したものである。シーケンス回路
SKKでは出力信号S1〜Soの第１の信号S1と最終
の信号Soを用いSKK′に示す出力信号により、FF
回路のＪ端子入力信号、Ｋ端子入力信号を作成す
る。シーケンス回路SKK内に設けたトランジス
タT1−To及び抵抗R1〜R6で構成される論理回路
において、一定電圧Ｖを与え、Ｊ端子信号はコレ
クタ側わら取り出し、第１の信号S1が出力される
まではＨレベルを保ち、信号S1が出力されるとト
ランジスタT1が動作しＬレベルに変化する。一
方Ｋ端子信号はトランジスタToのエミツター側
から取り出し最終信号Soが出力されるまでＬレベ
ルを保ち、信号Soが出力された時点でＨレベルに
変化する。また、シーケンス信号が止することに
はこの逆にＫ端子信号がＨ→Ｌレベルに変化した
後Ｊ端子信号がＬ→Ｈレベルに変化する。
る時に出力信号ｉが変化しないことを利用し、シ
ーケンス回路SKK内の第１ステツプと最終ステ
ツプの出力変化によりその間のシーケンス動作中
のＫ端子信号、Ｊ端子信号を共にＬレベルに保つ
ことに着目したものである。シーケンス回路
SKKでは出力信号S1〜Soの第１の信号S1と最終
の信号Soを用いSKK′に示す出力信号により、FF
回路のＪ端子入力信号、Ｋ端子入力信号を作成す
る。シーケンス回路SKK内に設けたトランジス
タT1−To及び抵抗R1〜R6で構成される論理回路
において、一定電圧Ｖを与え、Ｊ端子信号はコレ
クタ側わら取り出し、第１の信号S1が出力される
まではＨレベルを保ち、信号S1が出力されるとト
ランジスタT1が動作しＬレベルに変化する。一
方Ｋ端子信号はトランジスタToのエミツター側
から取り出し最終信号Soが出力されるまでＬレベ
ルを保ち、信号Soが出力された時点でＨレベルに
変化する。また、シーケンス信号が止することに
はこの逆にＫ端子信号がＨ→Ｌレベルに変化した
後Ｊ端子信号がＬ→Ｈレベルに変化する。
斯して第４図のFF回路の端子信号のタイミン
グチヤートに示す如く、Ｊ端子信号がＨでＫ端子
信号ＬにおいてＣ端子信号が入力（即ち電源投
入）されるとＱ端子信号はＨで出力となりシーケ
ンス回路SKKを動作させる。そしてイの区間は
スイツチSWを押下しても出力信号ｉは維されシ
ーケンスを乱すことはない。
グチヤートに示す如く、Ｊ端子信号がＨでＫ端子
信号ＬにおいてＣ端子信号が入力（即ち電源投
入）されるとＱ端子信号はＨで出力となりシーケ
ンス回路SKKを動作させる。そしてイの区間は
スイツチSWを押下しても出力信号ｉは維されシ
ーケンスを乱すことはない。
シーケンス動作が終了し、安定供給状態即ちハ
の区間では、スイツチSWの入力は受け付け可能
状態となり、Ｃ端子信号に変化が生じると、出力
信号ｉはＬレベルになるとともにシーケンス回路
SKKは切断処理を開始する。そしてロの区間で
はスイツチの再投入等されても出力信号ｉは変化
せず、切断時のシーケンスを乱すこともない。
の区間では、スイツチSWの入力は受け付け可能
状態となり、Ｃ端子信号に変化が生じると、出力
信号ｉはＬレベルになるとともにシーケンス回路
SKKは切断処理を開始する。そしてロの区間で
はスイツチの再投入等されても出力信号ｉは変化
せず、切断時のシーケンスを乱すこともない。
以上説明したように、本発明によれば、シーケ
ンス回路の電源供給駆動中の切断信号およびシー
ケンス回路の電源停止駆動中の投入信号の受付け
をフリツプフロツプ回路を用いた簡単な回路によ
り防止でき、従来のリレー式回路に比べ、経済化
を図れるとともに装置の小形化を可能とする。ま
た複雑なリレー接点動作によらないため、高信頼
性も図れる。
ンス回路の電源供給駆動中の切断信号およびシー
ケンス回路の電源停止駆動中の投入信号の受付け
をフリツプフロツプ回路を用いた簡単な回路によ
り防止でき、従来のリレー式回路に比べ、経済化
を図れるとともに装置の小形化を可能とする。ま
た複雑なリレー接点動作によらないため、高信頼
性も図れる。
第１図は従来の電源装置の投入切断回路を備え
たシステム構成図、第２図は第１図のシーケンス
回路の出力信号タイミングチヤート、第３図は本
発明の電源装置の投入切断回路を備えたシステム
構成図、第４図は第３図のFF回路の各端子信号
のタイミングチヤートである。 DES：シーケンス回路部、DE：安定化回路部、
FF：フリツプフロツプ回路、SKK：シーケンス
回路、SW：スイツチ、S1〜So：シーケンス出力
信号、SKK′：シーケンス回路SKKの要部。
たシステム構成図、第２図は第１図のシーケンス
回路の出力信号タイミングチヤート、第３図は本
発明の電源装置の投入切断回路を備えたシステム
構成図、第４図は第３図のFF回路の各端子信号
のタイミングチヤートである。 DES：シーケンス回路部、DE：安定化回路部、
FF：フリツプフロツプ回路、SKK：シーケンス
回路、SW：スイツチ、S1〜So：シーケンス出力
信号、SKK′：シーケンス回路SKKの要部。
Claims (1)
- １ 外部装置へ複数の制御信号等を順次供給する
シーケンス回路を含んで成る電源装置において、
電源投入信号により出力信号を変化させ、該出力
信号によりシーケンス回路を駆動するフリツプフ
ロツプ回路を備え、該シーケンス回路における第
１のステツプと最終ステツプで出力変化する信号
を該フリツプフロツプ回路に与え、シーケンス動
作中の該フリツプフロツプ回路の出力信号を変化
することなく維持することを特徴とする電源投入
切断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110484A JPS5812536A (ja) | 1981-07-15 | 1981-07-15 | 電源投入切断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110484A JPS5812536A (ja) | 1981-07-15 | 1981-07-15 | 電源投入切断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812536A JPS5812536A (ja) | 1983-01-24 |
| JPS64902B2 true JPS64902B2 (ja) | 1989-01-09 |
Family
ID=14536893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110484A Granted JPS5812536A (ja) | 1981-07-15 | 1981-07-15 | 電源投入切断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812536A (ja) |
-
1981
- 1981-07-15 JP JP56110484A patent/JPS5812536A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5812536A (ja) | 1983-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4888497A (en) | Generator of reset pulses upon the rise of the power supply for CMOS-type integrated circuits | |
| JPH0556577A (ja) | 電源制御装置 | |
| JPH05283997A (ja) | リセット回路 | |
| JPH0346268A (ja) | 半導体装置のｃｍｏｓ型入力バッファ回路 | |
| JPS64902B2 (ja) | ||
| US4426736A (en) | Programmable clock radio having nap and sleep type features | |
| JPH10257755A (ja) | フォトカップラー駆動のスイッチング回路 | |
| JP2798060B2 (ja) | 電源制御回路 | |
| JPH0324097B2 (ja) | ||
| GB2123251A (en) | Timer-controlled audio component system | |
| JPS59177823A (ja) | ラツチリレ−回路の誤動作防止法 | |
| JP2679093B2 (ja) | Ｉｃメモリーカード | |
| JPH0421232Y2 (ja) | ||
| JPS5811650B2 (ja) | パワ−シ−ケンス方式 | |
| JP2872029B2 (ja) | プリント基板実装回路の誤動作防止装置 | |
| JPS59221120A (ja) | 電源投入制御回路 | |
| JPS5931065Y2 (ja) | 制御装置 | |
| JPS61187030A (ja) | 記憶装置 | |
| JPS6289440A (ja) | 電子装置の電源回路 | |
| JPS613220A (ja) | 電源制御装置 | |
| JPS6040048B2 (ja) | キ−ボ−ド用入力回路 | |
| JPS63285022A (ja) | 短絡保護機能付集積回路 | |
| JPS59106832A (ja) | 電源供給制御回路 | |
| JPH01119117A (ja) | リセット信号発生回路 | |
| JPH02144603A (ja) | 制御装置 |