JPS64903B2 - - Google Patents
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- JPS64903B2 JPS64903B2 JP11818381A JP11818381A JPS64903B2 JP S64903 B2 JPS64903 B2 JP S64903B2 JP 11818381 A JP11818381 A JP 11818381A JP 11818381 A JP11818381 A JP 11818381A JP S64903 B2 JPS64903 B2 JP S64903B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- counter
- load
- temporary storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Remote Monitoring And Control Of Power-Distribution Networks (AREA)
- Supply And Distribution Of Alternating Current (AREA)
Description
【発明の詳細な説明】
本発明は家庭におけるエアコンデイシヨナ、電
子レンジなどの負荷の同時使用を設定数以下に抑
え、省資源を計る負荷選択制御装置に関するもの
である。
子レンジなどの負荷の同時使用を設定数以下に抑
え、省資源を計る負荷選択制御装置に関するもの
である。
例えば、3LDKの住宅を全室冷房可能にするた
めには、配線用しや断器をそれぞれ備えた四つの
分岐回路を配線し、それぞれの分岐回路にエアコ
ンデイシヨナを接続することになるが、４台のエ
アコンデイシヨナが同時に使用されることは殆ん
どない。２台のエアコンデイシヨナが同時に使用
できれば充分である場合が多い。にもかかわら
ず、幹線設備の容量は４台同時使用を想定して工
事されている。また、電力会社によつては、電気
容量契約を最大負荷に基づいて行つているので、
電気代に４台分の基本料金を払う必要がある。特
に、マンシヨンなどの集合住宅では、受変電設
備、幹線設備は大きなものになる。
めには、配線用しや断器をそれぞれ備えた四つの
分岐回路を配線し、それぞれの分岐回路にエアコ
ンデイシヨナを接続することになるが、４台のエ
アコンデイシヨナが同時に使用されることは殆ん
どない。２台のエアコンデイシヨナが同時に使用
できれば充分である場合が多い。にもかかわら
ず、幹線設備の容量は４台同時使用を想定して工
事されている。また、電力会社によつては、電気
容量契約を最大負荷に基づいて行つているので、
電気代に４台分の基本料金を払う必要がある。特
に、マンシヨンなどの集合住宅では、受変電設
備、幹線設備は大きなものになる。
本発明の目的は、上述した問題点を解決し、負
荷の同時使用を設定数以下に抑えることができ、
しかも負荷の増加に容易に対応することができ、
設定数を容易に変更することができる負荷選択制
御装置を提供することである。
荷の同時使用を設定数以下に抑えることができ、
しかも負荷の増加に容易に対応することができ、
設定数を容易に変更することができる負荷選択制
御装置を提供することである。
この目的を達成するために、本発明は、負荷の
通電状態を時分割信号により各負荷に対応する一
時記憶手段に順次記憶させ、一時記憶手段の出力
を時分割信号に応じてシリアル信号に変換し、該
シリアル信号をカウンタにより計数し、計数値が
設定値に一致した時に直ちにラツチ手段によりオ
フ指令信号を出力させ、該オフ指令信号によつ
て、通電状態にないことが一時記憶手段により記
憶されている負荷への電源供給を禁止するように
したことを特徴とする。
通電状態を時分割信号により各負荷に対応する一
時記憶手段に順次記憶させ、一時記憶手段の出力
を時分割信号に応じてシリアル信号に変換し、該
シリアル信号をカウンタにより計数し、計数値が
設定値に一致した時に直ちにラツチ手段によりオ
フ指令信号を出力させ、該オフ指令信号によつ
て、通電状態にないことが一時記憶手段により記
憶されている負荷への電源供給を禁止するように
したことを特徴とする。
以下、本発明を図示の実施例に基づいて詳細に
説明する。
説明する。
第１図は四つの負荷１ａ〜１ｄに対して同時使
用を二つ以下に抑えた本発明の一実施例を示す。
負荷１ａ〜１ｄは配線用しや断器２ａ〜２ｄを備
えた分岐回路３ａ〜３ｄにそれぞれ接続される。
４は本発明の一実施例である負荷選択制御装置で
あり、その開閉部５ａ〜５ｄは分岐回路３ａ〜３
ｄ中にそれぞれ設けられる。開閉部５ａ〜５ｄと
してはラツチングリレーのオフリレーコイル６ａ
〜６ｄ及びオンリレーコイル７ａ〜７ｄによつて
オンオフされる接点が用いられる。分岐回路３ａ
〜３ｄには負荷１ａ〜１ｄの通電状態を検出する
変流器８ａ〜８ｄが設けられ、変流器８ａ〜８ｄ
の出力側は抵抗９ａ〜９ｄ及び増幅器１０ａ〜１
０ｄに接続される。増幅器１０ａ〜１０ｄの出力
は比較器１１ａ〜１１ｄによつて基準電圧発生回
路１２の基準電圧と比較される。比較器１１ａ〜
１１ｄの出力は、パラレルーシリアル変換手段を
形成するアンドゲート１３ａ〜１３ｄを経てＲ−
Ｓフリツプフロツプ１４ａ〜１４ｄにセツト入力
として与えられる。Ｒ−Ｓフリツプフロツプ１４
ａ〜１４ｄのセツト出力はアンドゲート１５ａ〜
１５ｄ及びオアゲート１６を経てカウンタ１７の
クロツク入力端子CKに与えられる。カウンタ１
７の出力はＤフリツプフロツプ１８の入力端子Ｄ
に与えられる。アンドゲート１３ａ〜１３ｄ及び
１５ａ〜１５ｄはリングカウンタ１９の出力端子
T1，T3，T5，T7から出力される時分割信号によ
つて開通される。また、リングカウンタ１９の出
力端子T2，T4，T6から出力される信号は、オア
ゲート２０、アンゲート２１及びオアゲート２２
を経てＤフリツプフロツプ１８のクロツク入力端
子CKに、出力端子T8から出力される信号は、オ
アゲート２２を経て同じクロツク入力端子CKに、
それぞれ入力する。２３はクロツクパルス発生回
路、２４は初期リセツト部である。
用を二つ以下に抑えた本発明の一実施例を示す。
負荷１ａ〜１ｄは配線用しや断器２ａ〜２ｄを備
えた分岐回路３ａ〜３ｄにそれぞれ接続される。
４は本発明の一実施例である負荷選択制御装置で
あり、その開閉部５ａ〜５ｄは分岐回路３ａ〜３
ｄ中にそれぞれ設けられる。開閉部５ａ〜５ｄと
してはラツチングリレーのオフリレーコイル６ａ
〜６ｄ及びオンリレーコイル７ａ〜７ｄによつて
オンオフされる接点が用いられる。分岐回路３ａ
〜３ｄには負荷１ａ〜１ｄの通電状態を検出する
変流器８ａ〜８ｄが設けられ、変流器８ａ〜８ｄ
の出力側は抵抗９ａ〜９ｄ及び増幅器１０ａ〜１
０ｄに接続される。増幅器１０ａ〜１０ｄの出力
は比較器１１ａ〜１１ｄによつて基準電圧発生回
路１２の基準電圧と比較される。比較器１１ａ〜
１１ｄの出力は、パラレルーシリアル変換手段を
形成するアンドゲート１３ａ〜１３ｄを経てＲ−
Ｓフリツプフロツプ１４ａ〜１４ｄにセツト入力
として与えられる。Ｒ−Ｓフリツプフロツプ１４
ａ〜１４ｄのセツト出力はアンドゲート１５ａ〜
１５ｄ及びオアゲート１６を経てカウンタ１７の
クロツク入力端子CKに与えられる。カウンタ１
７の出力はＤフリツプフロツプ１８の入力端子Ｄ
に与えられる。アンドゲート１３ａ〜１３ｄ及び
１５ａ〜１５ｄはリングカウンタ１９の出力端子
T1，T3，T5，T7から出力される時分割信号によ
つて開通される。また、リングカウンタ１９の出
力端子T2，T4，T6から出力される信号は、オア
ゲート２０、アンゲート２１及びオアゲート２２
を経てＤフリツプフロツプ１８のクロツク入力端
子CKに、出力端子T8から出力される信号は、オ
アゲート２２を経て同じクロツク入力端子CKに、
それぞれ入力する。２３はクロツクパルス発生回
路、２４は初期リセツト部である。
Ｄフリツプフロツプ１８のセツト出力端子Ｑの
出力は、抵抗２５とコンデンサ２６とから成る遅
延回路を経て、及び直接に、排他的論理和ゲート
２７に与えられ、更に単安定マルチバイブレータ
２８を通つて、ナンドゲート２９，３０に入力す
る。ナンドゲート２９の他方の入力としてＤフリ
ツプフロツプ１８のセツト出力端子Ｑの出力が直
接入力し、ナンドゲート３０の他方の入力として
Ｄフリツプフロツプ１８のリセツト出力端子の
出力が直接入力する。ナンドゲート２９，３０の
出力及びＲ−Ｓフリツプフロツプ１４ａ〜１４ｄ
の出力は負論理のアンドゲート３１ａ〜３１ｄ及
び３２ａ〜３２ｄを経てトランジスタアレー３
３，３４に与えられ、オフリレーコイル６ａ〜６
ｄ及びオンリレーコイル７ａ〜７ｄが制御され
る。
出力は、抵抗２５とコンデンサ２６とから成る遅
延回路を経て、及び直接に、排他的論理和ゲート
２７に与えられ、更に単安定マルチバイブレータ
２８を通つて、ナンドゲート２９，３０に入力す
る。ナンドゲート２９の他方の入力としてＤフリ
ツプフロツプ１８のセツト出力端子Ｑの出力が直
接入力し、ナンドゲート３０の他方の入力として
Ｄフリツプフロツプ１８のリセツト出力端子の
出力が直接入力する。ナンドゲート２９，３０の
出力及びＲ−Ｓフリツプフロツプ１４ａ〜１４ｄ
の出力は負論理のアンドゲート３１ａ〜３１ｄ及
び３２ａ〜３２ｄを経てトランジスタアレー３
３，３４に与えられ、オフリレーコイル６ａ〜６
ｄ及びオンリレーコイル７ａ〜７ｄが制御され
る。
次に動作を第２図のタイムチヤートを参照しな
がら説明する。今、負荷１ａ及び１ｃが通電状態
であるとする。負荷の同時使用を二つ以下に抑え
る場合には、カウンタ１７の設定値が２にめられ
る。負荷選択制御装置４の電源スイツチ（図示せ
ず）をオンにすると、初期リセツト部２４が動作
し、リングカウンタ１９及びＤフリツプフロツプ
１８のクリア端子CLにクリア信号を送り、これ
らをリセツトする。
がら説明する。今、負荷１ａ及び１ｃが通電状態
であるとする。負荷の同時使用を二つ以下に抑え
る場合には、カウンタ１７の設定値が２にめられ
る。負荷選択制御装置４の電源スイツチ（図示せ
ず）をオンにすると、初期リセツト部２４が動作
し、リングカウンタ１９及びＤフリツプフロツプ
１８のクリア端子CLにクリア信号を送り、これ
らをリセツトする。
変流器８ａ及び８ｃは通電状態を検出し、その
検出出力は増幅器１０ａ及び１０ｃにより増幅さ
れ、比較器１１ａ及び１１ｃにより基準電圧と比
較される。基準電圧は、例えば漏電電流や小容量
負荷電気機器の低消費電流による増幅器１０ａ〜
１０ｄの出力電圧より大きい所定値に定められ
る。比較器１１ａ及び１１ｃは、増幅器１０ａ及
び１０ｃの出力電圧が基準電圧より大きいことに
よりパルスを連続的に出力する。変流器８ｂ及び
８ｄは通電状態を検出しないので、比較器１１ｂ
及び１１ｄはパルスを出力しない。
検出出力は増幅器１０ａ及び１０ｃにより増幅さ
れ、比較器１１ａ及び１１ｃにより基準電圧と比
較される。基準電圧は、例えば漏電電流や小容量
負荷電気機器の低消費電流による増幅器１０ａ〜
１０ｄの出力電圧より大きい所定値に定められ
る。比較器１１ａ及び１１ｃは、増幅器１０ａ及
び１０ｃの出力電圧が基準電圧より大きいことに
よりパルスを連続的に出力する。変流器８ｂ及び
８ｄは通電状態を検出しないので、比較器１１ｂ
及び１１ｄはパルスを出力しない。
リングカウンタ１９の出力端子T1から出力さ
れる時分割信号によつてアンドゲート１３ａ及び
１５ａが開通し、比較器１１ａの出力パルスはＲ
−Ｓフリツプフロツプ１４ａをセツトし、そのセ
ツト出力はオアゲート１６を通つてカウンタ１７
により「１」に計数される。したがつてカウンタ
１７の出力はまだローレベルであり、アンドゲー
ト２１は閉止しているので、リングカウンタ１９
の出力端子T2から出力された信号はＤフリツプ
フロツプ１８のクロツク入力端子CKには入力し
ない。リングカウンタ１９の出力端子T3から出
力される時分割信号がアンドゲート１３ｂ及び１
５ｂを開通しても、比較器１１ｂの出力はローレ
ベルであるので、Ｒ−Ｓフリツプフロツプ１４ｂ
はリセツト状態のままであり、カウンタ１７の計
数値は変わらない。リングカウンタ１９の出力端
子T5から出力される時分割信号によつてアンド
ゲート１３ｃ及び１５ｃが開通すると、Ｒ−Ｓフ
リツプフロツプ１４ｃはセツトされ、そのセツト
出力はオアゲート１６を通つてカウンタ１７によ
り「２」に計数される。これによつてカウンタ１
７の出力はハイレベルとなり、続いてリングカウ
ンタ１９の出力端子T6から出力される信号がＤ
フリツプフロツプ１８のクロツク入力端子CKに
入力することにより、カウンタ１７のハイレベル
の出力はＤフリツプフロツプ１８をセツトする。
Ｄフリツプフロツプ１８のセツト出力端子Ｑから
出力されるハイレベルの信号、即ちオフ指令信号
３５（第２図）はナンドゲート２９に送られる。
オフ指令信号３５の前縁（リーデイングエツジ）
により排他的論理和ゲート２７は短いパルスを出
力し、このパルスは単安定マルチバイブレータ２
８により幅の広いパルスに整形され、ナンドゲー
ト２９に入力する。これによりナンドゲート２９
の出力はローレベルとなり、負論理のアンドゲー
ト３１ａ〜３１ｄに送られる。アンドゲート３１
ａ及び３１ｃは二つの入力がローレベルとハイレ
ベルになるので、その出力はローレベルとなり、
オフリレーコイル６ａ及び６ｃは付勢されない。
アンドゲート３１ｂ及び３１ｄは二つの入力がと
もにローレベルとなるので、その出力はハイレベ
ルとなり、オフリレーコイル６ｂ及び６ｄは付勢
され、開閉部５ｂ及び５ｄをオフにし、負荷１ｂ
及び１ｄが使用されるのを禁止する。
れる時分割信号によつてアンドゲート１３ａ及び
１５ａが開通し、比較器１１ａの出力パルスはＲ
−Ｓフリツプフロツプ１４ａをセツトし、そのセ
ツト出力はオアゲート１６を通つてカウンタ１７
により「１」に計数される。したがつてカウンタ
１７の出力はまだローレベルであり、アンドゲー
ト２１は閉止しているので、リングカウンタ１９
の出力端子T2から出力された信号はＤフリツプ
フロツプ１８のクロツク入力端子CKには入力し
ない。リングカウンタ１９の出力端子T3から出
力される時分割信号がアンドゲート１３ｂ及び１
５ｂを開通しても、比較器１１ｂの出力はローレ
ベルであるので、Ｒ−Ｓフリツプフロツプ１４ｂ
はリセツト状態のままであり、カウンタ１７の計
数値は変わらない。リングカウンタ１９の出力端
子T5から出力される時分割信号によつてアンド
ゲート１３ｃ及び１５ｃが開通すると、Ｒ−Ｓフ
リツプフロツプ１４ｃはセツトされ、そのセツト
出力はオアゲート１６を通つてカウンタ１７によ
り「２」に計数される。これによつてカウンタ１
７の出力はハイレベルとなり、続いてリングカウ
ンタ１９の出力端子T6から出力される信号がＤ
フリツプフロツプ１８のクロツク入力端子CKに
入力することにより、カウンタ１７のハイレベル
の出力はＤフリツプフロツプ１８をセツトする。
Ｄフリツプフロツプ１８のセツト出力端子Ｑから
出力されるハイレベルの信号、即ちオフ指令信号
３５（第２図）はナンドゲート２９に送られる。
オフ指令信号３５の前縁（リーデイングエツジ）
により排他的論理和ゲート２７は短いパルスを出
力し、このパルスは単安定マルチバイブレータ２
８により幅の広いパルスに整形され、ナンドゲー
ト２９に入力する。これによりナンドゲート２９
の出力はローレベルとなり、負論理のアンドゲー
ト３１ａ〜３１ｄに送られる。アンドゲート３１
ａ及び３１ｃは二つの入力がローレベルとハイレ
ベルになるので、その出力はローレベルとなり、
オフリレーコイル６ａ及び６ｃは付勢されない。
アンドゲート３１ｂ及び３１ｄは二つの入力がと
もにローレベルとなるので、その出力はハイレベ
ルとなり、オフリレーコイル６ｂ及び６ｄは付勢
され、開閉部５ｂ及び５ｄをオフにし、負荷１ｂ
及び１ｄが使用されるのを禁止する。
アンゲート１５ａ〜１５ｄによるＲ−Ｓフリツ
プフロツプ１４ａ〜１４ｄの出力のシリアル信号
への変換が一巡して、リングカウンタ１９の出力
端子T8から出力される信号がオアゲート２２を
経てＤフリツプフロツプ１８のクロツク入力端子
CKに入力すると、その時入力端子Ｄには依然と
してカウンタ１７からハイレベルの信号が入力し
ているので、Ｄフリツプフロツプ１８は引き続い
てセツト状態に保持され、オフ指令信号３５は出
力されつづける。リングカウンタ１９の出力端子
T0が出力する信号によつてＲ−Ｓフリツプフロ
ツプ１４ａ〜１４ｄ及びカウンタ１７はリセツト
され、再び前述した動作が繰り返される。
プフロツプ１４ａ〜１４ｄの出力のシリアル信号
への変換が一巡して、リングカウンタ１９の出力
端子T8から出力される信号がオアゲート２２を
経てＤフリツプフロツプ１８のクロツク入力端子
CKに入力すると、その時入力端子Ｄには依然と
してカウンタ１７からハイレベルの信号が入力し
ているので、Ｄフリツプフロツプ１８は引き続い
てセツト状態に保持され、オフ指令信号３５は出
力されつづける。リングカウンタ１９の出力端子
T0が出力する信号によつてＲ−Ｓフリツプフロ
ツプ１４ａ〜１４ｄ及びカウンタ１７はリセツト
され、再び前述した動作が繰り返される。
三つの負荷１ａ，１ｂ，１ｃが同時に投入され
た場合には、時分割信号によつてＲ−Ｓフリツプ
フロツプ１４ｂがセツトされ、カウンタ１７の計
数値が２になつた時点で、即ちＲ−Ｓフリツプフ
ロツプ１４ｃがセツトされる以前に、前述と同じ
ように開閉部５ｃ及び５ｄがオフされ、これによ
つて負荷１ｃがしや断されるので、同時使用の負
荷は負荷１ａ及び１ｂの二つに抑えられる。この
ように、同時投入の場合の優先順位は負荷１ａか
ら負荷１ｄに向う順序となる。
た場合には、時分割信号によつてＲ−Ｓフリツプ
フロツプ１４ｂがセツトされ、カウンタ１７の計
数値が２になつた時点で、即ちＲ−Ｓフリツプフ
ロツプ１４ｃがセツトされる以前に、前述と同じ
ように開閉部５ｃ及び５ｄがオフされ、これによ
つて負荷１ｃがしや断されるので、同時使用の負
荷は負荷１ａ及び１ｂの二つに抑えられる。この
ように、同時投入の場合の優先順位は負荷１ａか
ら負荷１ｄに向う順序となる。
負荷１ａ及び１ｃを同時使用している時に、負
荷１ｃの使用を止めた場合には、Ｒ−Ｓフリツプ
フロツプ１４ａ〜１４ｄの出力のシリアル信号へ
の変換が一巡しても、カウンタ１７の計数値は
「１」で、設定値の「２」には達しないから、リ
ングカウンタ１９の出力端子T8から出力される
信号がＤフリツプフロツプ１８のクロツク入力端
子CKに入力した時に、Ｄフリツプフロツプ１８
の入力端子Ｄに入力する信号はローレベルであ
り、Ｄフリツプフロツプ１８はリセツトされて、
セツト出力端子Ｑの出力はローレベルに、リセツ
ト出力端子の出力はハイレベルに、それぞれ反
転する。リセツト出力端子のハイレベルの信号
はオフ指令解除信号を形成し、該信号によりナン
ドゲート３０の出力はローレベルとなり、このロ
ーレベルの信号とＲ−Ｓフリツプフロツプ１４ｂ
〜１４ｄのローレベルのセツト出力とによつてア
ンドゲート３２ｂ〜３２ｄがハイレベルの信号を
出力し、オンリレーコイル７ｂ〜７ｄが付勢され
る。これによつオフになつている開閉部５ｂ及び
５ｄはオンとなり、オンになつている開閉部５ｃ
はオンのままを保持される。
荷１ｃの使用を止めた場合には、Ｒ−Ｓフリツプ
フロツプ１４ａ〜１４ｄの出力のシリアル信号へ
の変換が一巡しても、カウンタ１７の計数値は
「１」で、設定値の「２」には達しないから、リ
ングカウンタ１９の出力端子T8から出力される
信号がＤフリツプフロツプ１８のクロツク入力端
子CKに入力した時に、Ｄフリツプフロツプ１８
の入力端子Ｄに入力する信号はローレベルであ
り、Ｄフリツプフロツプ１８はリセツトされて、
セツト出力端子Ｑの出力はローレベルに、リセツ
ト出力端子の出力はハイレベルに、それぞれ反
転する。リセツト出力端子のハイレベルの信号
はオフ指令解除信号を形成し、該信号によりナン
ドゲート３０の出力はローレベルとなり、このロ
ーレベルの信号とＲ−Ｓフリツプフロツプ１４ｂ
〜１４ｄのローレベルのセツト出力とによつてア
ンドゲート３２ｂ〜３２ｄがハイレベルの信号を
出力し、オンリレーコイル７ｂ〜７ｄが付勢され
る。これによつオフになつている開閉部５ｂ及び
５ｄはオンとなり、オンになつている開閉部５ｃ
はオンのままを保持される。
オフリレーコイル６ａ〜６ｄ、オンリレーコイ
ル７ａ〜７ｄ及び開閉部５ａ〜５ｄはラツチング
リレーであり、常時、励磁電流を流す必要はない
ため、リレー自体の発熱を低く抑えることができ
ると共に、停電した場合に、開閉部５ａ〜５ｄの
オンオフ状態をそのまま保持できるため、停電復
帰時に直ちに停電前の状態に戻ることができる。
ル７ａ〜７ｄ及び開閉部５ａ〜５ｄはラツチング
リレーであり、常時、励磁電流を流す必要はない
ため、リレー自体の発熱を低く抑えることができ
ると共に、停電した場合に、開閉部５ａ〜５ｄの
オンオフ状態をそのまま保持できるため、停電復
帰時に直ちに停電前の状態に戻ることができる。
負荷の数を増やす場合には、回路構成の設計思
想を変更せずに、変流器８ａ〜８ｄ、増幅器１０
ａ〜１０ｄ、比較器１１ａ〜１１ｄ、アンドゲー
ト１３ａ〜１３ｄ、Ｒ−Ｓフリツプフロツプ１４
ａ〜１４ｄ、アンドゲート１５ａ〜１５ｄ、アン
ドゲート３１ａ〜３１ｄ、３２ａ〜３２ｄ、トラ
ンジスタアレー３３，３４の素子及びラツチング
リレーの数を増やし、リングカウンタ１９の出力
端子T0〜T8の数を増やせばよい。また、負荷の
同時使用の数を変更する場合には、カウンタ１７
の設定値を変更すればよい。
想を変更せずに、変流器８ａ〜８ｄ、増幅器１０
ａ〜１０ｄ、比較器１１ａ〜１１ｄ、アンドゲー
ト１３ａ〜１３ｄ、Ｒ−Ｓフリツプフロツプ１４
ａ〜１４ｄ、アンドゲート１５ａ〜１５ｄ、アン
ドゲート３１ａ〜３１ｄ、３２ａ〜３２ｄ、トラ
ンジスタアレー３３，３４の素子及びラツチング
リレーの数を増やし、リングカウンタ１９の出力
端子T0〜T8の数を増やせばよい。また、負荷の
同時使用の数を変更する場合には、カウンタ１７
の設定値を変更すればよい。
本実施例によれば、比較器１１ａ〜１１ｄを設
けたために、漏電電流、小容量負荷電気機器の低
消費電流などの小電流が流れても、負荷の通電状
態であるとは検出せず、負荷選択制御動作を安定
したものにすることができる。
けたために、漏電電流、小容量負荷電気機器の低
消費電流などの小電流が流れても、負荷の通電状
態であるとは検出せず、負荷選択制御動作を安定
したものにすることができる。
本実施例において、変流器８ａ〜８ｄが本発明
の検出手段に相当し、Ｒ−Ｓフリツプフロツプ１
４ａ〜１４ｄが一時記憶手段に相当し、アンドゲ
ート１５ａ〜１５ｄがパラレルーシリアル変換手
段に相当し、Ｄフリツプフロツプ１８がラツチ手
段に相当し、リングカウンタ１９が時分割信号発
生手段に相当し、抵抗２５、コンデンサ２６、排
他的論理和ゲート２７、単安定マルチバイブレー
タ２８、ナンドゲート２９，３０、アンドゲート
３１ａ〜３１ｄ及び３２ａ〜３２ｄ、トランジス
タアレー３３，３４、オフリレーコイル６ａ〜６
ｄ及びオンリレーコイル７ａ〜７ｄが制御手段に
相当する。
の検出手段に相当し、Ｒ−Ｓフリツプフロツプ１
４ａ〜１４ｄが一時記憶手段に相当し、アンドゲ
ート１５ａ〜１５ｄがパラレルーシリアル変換手
段に相当し、Ｄフリツプフロツプ１８がラツチ手
段に相当し、リングカウンタ１９が時分割信号発
生手段に相当し、抵抗２５、コンデンサ２６、排
他的論理和ゲート２７、単安定マルチバイブレー
タ２８、ナンドゲート２９，３０、アンドゲート
３１ａ〜３１ｄ及び３２ａ〜３２ｄ、トランジス
タアレー３３，３４、オフリレーコイル６ａ〜６
ｄ及びオンリレーコイル７ａ〜７ｄが制御手段に
相当する。
変流器８ａ〜８ｄの代りに分流器を用いること
ができる。増幅器１０ａ〜１０ｄ及び比較器１１
ａ〜１１ｄは省くこともできる。Ｒ−Ｓフリツプ
フロツプ１４ａ〜１４ｄの代りに他のタイプのフ
リツプフロツプやカウンタを用いることができ
る。Ｄフリツプフロツプ１８の代りにＲ−Ｓフリ
ツプフロツプを用いることができる。その場合に
は、リセツト入力端子には、カウンタ１７の出力
がローレベルの時に開通するゲートを通して、リ
ングカウンタ１９の出力端子T8の信号を加える
ようにする。
ができる。増幅器１０ａ〜１０ｄ及び比較器１１
ａ〜１１ｄは省くこともできる。Ｒ−Ｓフリツプ
フロツプ１４ａ〜１４ｄの代りに他のタイプのフ
リツプフロツプやカウンタを用いることができ
る。Ｄフリツプフロツプ１８の代りにＲ−Ｓフリ
ツプフロツプを用いることができる。その場合に
は、リセツト入力端子には、カウンタ１７の出力
がローレベルの時に開通するゲートを通して、リ
ングカウンタ１９の出力端子T8の信号を加える
ようにする。
以上説明したように、本発明によれば、負荷の
通電状態を時分割信号により各負荷に対応する一
時記憶手段に順次記憶させ、一時記憶手段の出力
を時分割信号に応じてシリアル信号に変換し、各
シリアル信号をカウンタにより計数し、計数値が
設定値に一致した時に直ちにラツチ手段によりオ
フ指令信号を出力させ、該オフ指令信号によつ
て、通電状態にないことが一時記憶手段により記
憶されている負荷への電源供給を禁止するように
したから、負荷の同時使用を設定数以下に抑える
ことができる。また、負荷の増加に対しては、回
路構成の設計思想を変更する必要なしに、検出手
段、一時記憶手段、パラレルーシリアル変換手段
及び制御手段を増設することにより容易に対応す
ることができる。そして、カウンタの設定値を変
更することにより負荷の同時使用の設定数を容易
に変更することができる。更に、設定数より多い
負荷が同時投入された場合にも、設定数より多い
分の負荷のみをしや断することができる。
通電状態を時分割信号により各負荷に対応する一
時記憶手段に順次記憶させ、一時記憶手段の出力
を時分割信号に応じてシリアル信号に変換し、各
シリアル信号をカウンタにより計数し、計数値が
設定値に一致した時に直ちにラツチ手段によりオ
フ指令信号を出力させ、該オフ指令信号によつ
て、通電状態にないことが一時記憶手段により記
憶されている負荷への電源供給を禁止するように
したから、負荷の同時使用を設定数以下に抑える
ことができる。また、負荷の増加に対しては、回
路構成の設計思想を変更する必要なしに、検出手
段、一時記憶手段、パラレルーシリアル変換手段
及び制御手段を増設することにより容易に対応す
ることができる。そして、カウンタの設定値を変
更することにより負荷の同時使用の設定数を容易
に変更することができる。更に、設定数より多い
負荷が同時投入された場合にも、設定数より多い
分の負荷のみをしや断することができる。
第１図は本発明の一実施例を示す回路図、第２
図は本発明の一実施例の各部の出力レベルを示す
タイムチヤートである。 １ａ〜１ｄ…負荷、３ａ〜３ｄ…分岐回路、４
…負荷選択制御装置、５ａ〜５ｄ…開閉部、８ａ
〜８ｄ…変流器、１３ａ〜１３ｄ…アンドゲー
ト、１４ａ〜１４ｄ…Ｒ−Ｓフリツプフロツプ、
１５ａ〜１５ｄ…アンドゲート、１７…カウン
タ、１８…Ｄフリツプフロツプ、１９…リングカ
ウンタ、３１ａ〜３１ｄ、３２ａ〜３２ｄ…負論
理のアンドゲート、３３，３４…トランジスタア
レー、６ａ〜６ｄ…ラツチングリレーのオフリレ
ーコイル、７ａ〜７ｄ…ラツチングリレーのオン
リレーコイル、３５…オフ指令信号。
図は本発明の一実施例の各部の出力レベルを示す
タイムチヤートである。 １ａ〜１ｄ…負荷、３ａ〜３ｄ…分岐回路、４
…負荷選択制御装置、５ａ〜５ｄ…開閉部、８ａ
〜８ｄ…変流器、１３ａ〜１３ｄ…アンドゲー
ト、１４ａ〜１４ｄ…Ｒ−Ｓフリツプフロツプ、
１５ａ〜１５ｄ…アンドゲート、１７…カウン
タ、１８…Ｄフリツプフロツプ、１９…リングカ
ウンタ、３１ａ〜３１ｄ、３２ａ〜３２ｄ…負論
理のアンドゲート、３３，３４…トランジスタア
レー、６ａ〜６ｄ…ラツチングリレーのオフリレ
ーコイル、７ａ〜７ｄ…ラツチングリレーのオン
リレーコイル、３５…オフ指令信号。
Claims (1)
- １ 負荷の通電状態を検出する検出手段と、各負
荷に対応して設けられ、検出手段の検出出力を時
分割信号により順次記憶する一時記憶手段と、一
時記憶手段の出力を時分割信号に応じてシリアル
信号に変換するパラレルーシリアル変換手段と、
パラレルーシリアル変換手段が出力するシリアル
信号を計数し、計数値が設定値に一致した時に出
力を出すカウンタと、カウンタが出力を出した時
に直ちにオフ指令信号を出力し、シリアル信号へ
の変換が一巡した時のカウンタの計数値が設定値
に達しない時に、オフ指令解除信号を出力するラ
ツチ手段と、時分割信号を出力し、且つシリアル
信号への変換が一巡した後に一時記憶手段及びカ
ウンタをリセツトする時分割信号発生手段と、負
荷の分岐回路にそれぞれ設けられた開閉部と、ラ
ツチ手段のオフ指令信号によつて、通電状態にな
いことが一時記憶手段により記憶されている負荷
への電源供給を禁止し、ラツチ手段のオフ指令解
除信号によつて、通電状態にないことが一時記憶
手段により記憶されている負荷への電源供給を可
能にするように開閉部を制御する制御手段とから
成る負荷選択制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118183A JPS5819127A (ja) | 1981-07-28 | 1981-07-28 | 負荷選択制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118183A JPS5819127A (ja) | 1981-07-28 | 1981-07-28 | 負荷選択制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819127A JPS5819127A (ja) | 1983-02-04 |
| JPS64903B2 true JPS64903B2 (ja) | 1989-01-09 |
Family
ID=14730191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118183A Granted JPS5819127A (ja) | 1981-07-28 | 1981-07-28 | 負荷選択制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819127A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110437A (ja) * | 1985-11-06 | 1987-05-21 | 松下精工株式会社 | 電力デマンド制御装置 |
-
1981
- 1981-07-28 JP JP56118183A patent/JPS5819127A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819127A (ja) | 1983-02-04 |
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