JPWO2011093473A1 - 半導体装置 - Google Patents

Abstract

素子活性部とｎ+ドレイン領域（１１）との間には、ドリフト層として、並列ｐｎ層（２０）が設けられている。並列ｐｎ層（２０）は、ｎ型領域（１）とｐ型領域（２）とが交互に繰り返し接合されてできている。ｎ型領域（１）の第１主面側には、ｎ型高濃度領域（２１）が設けられている。ｎ型高濃度領域（２１）は、ｎ型領域（１）の第２主面側に設けられたｎ型低濃度領域（２２）よりも高い不純物濃度を有する。ｎ型高濃度領域（２１）は、ｎ型低濃度領域（２２）の１．２倍以上３倍以下の不純物濃度、望ましくは１．５倍以上２．５倍以下の不純物濃度を有する。また、ｎ型高濃度領域（２１）は、ｎ型領域（１）のうち、ｐ型領域（２）に隣接する領域の厚さの１／３以下の厚さ、望ましくは１／８以上１／４以下の厚さを有する。

Description

この発明は、半導体装置に関する。

一般に、半導体装置は、電極が半導体基板の片面に形成された横型の素子と、半導体基板の両面に電極を有する縦型の素子に分類される。縦型半導体装置は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳ型電界効果トランジスタ）では、高抵抗のｎ^-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ^-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。

その一方で、高抵抗のｎ^-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ^-ドリフト層が薄くなると、ｐベース領域とｎ^-ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、耐圧が低下してしまう。逆に、耐圧の高い半導体装置では、ｎ^-ドリフト層が厚いため、オン抵抗が大きくなり、導通損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。

このトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体装置においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの逆バイアスによる空乏層の伸びる方向とが異なる横型半導体装置にも共通である。

本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

図３９は、従来の超接合半導体装置を示す断面図である。上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型領域１０１とｐ型領域１０２とを交互に繰り返し接合した構成の並列ｐｎ層１２０とした超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：ＳＪ）半導体装置が公知である。素子活性部には、素子の表面構造として、ｐベース領域１０３、ｎ型表面領域１０４、ｐ⁺コンタクト領域１０５、ｎ⁺ソース領域１０６、ゲート絶縁膜１０７、ゲート電極１０８、層間絶縁膜１０９およびソース電極１１０が設けられている。第２主面には、ｎ⁺ドレイン領域１１１に接するドレイン電極１１２が設けられている（例えば、下記特許文献１、下記特許文献２、下記特許文献３参照。）。並列ｐｎ層１２０は、素子の表面構造とｎ⁺ドレイン領域１１１との間に設けられている。

図４０は、図３９に示す超接合半導体装置の不純物濃度分布を示す特性図である。図４０には、ｎ型表面領域１０４の第１主面側の端部（以下、上端とする）から第２主面側方向（以下、深さ方向とする）におけるｎ型不純物濃度分布（切断線ＡＡ−ＡＡ’）と、ｐ⁺コンタクト領域１０５の上端から深さ方向におけるｐ型不純物濃度分布（切断線ＢＢ−ＢＢ’）とを示す。第１深さｄ₀は、ｐベース領域１０３の上端からｐベース領域１０３の第２主面側の端部（以下、下端とする）までの深さである。第２深さｄ₁₀は、ｐベース領域１０３の下端からｐ型領域１０２の下端までの深さである。図３９では、ｎ型領域１０１およびｐ型領域１０２の不純物濃度は、深さ方向に均一となっている。

このような構造の半導体装置では、並列ｐｎ層の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト層全体を空乏化するため、高耐圧化を図ることができる。

また、耐圧向上やオン抵抗の低減を図った別の超接合半導体装置として、次のような装置が提案されている。ｎ⁺型ドレイン層上に、第１ｎ型ピラー層と、ｐ型ピラー層と、第２ｎ型ピラー層とを周期的に交互に配置してなるスーパージャンクション構造を有している。ｐ型ピラー層、第２ｎ型ピラー層は、ドレイン電極の側よりもソース電極の側の方が不純物濃度が大きい（例えば、下記特許文献４参照。）。

また、別の装置として、次のような装置が提案されている。第１導電型半導体基板の主面に形成された第１導電型の第１半導体ピラー層と第１半導体ピラー層に隣接した第２導電型の第２半導体ピラー層と、第２半導体ピラー層に隣接した第１導電型の第３半導体ピラー層と、第２半導体ピラー層の上部表面に設けられた第２導電型の半導体ベース層とを有し、半導体ベース層にＭＯＳトランジスタが形成されている。第１乃至第３半導体ピラー層の上側領域のキャリア濃度が下側領域のキャリア濃度より高く設定されている（例えば、下記特許文献５参照。）。

また、別の装置として、次のような装置が提案されている。ｎ⁺ドレイン領域の上にｎ型ドリフト領域とｐ型仕切り領域とを交互に配置した並列ｐｎ構造部があり、そのｐ型仕切り領域の上にｐベース領域が形成され、そのｐベース領域の表面層に選択的にｎ⁺ソース領域とｐ⁺コンタクト領域とが形成されている。ｎ型ドリフト領域の上方には不純物濃度の高い表面ｎ型ドリフト領域が形成されている。表面ｎ型ドリフト領域とｎ⁺ソース領域とに挟まれたｐベース領域の表面上にはゲート絶縁膜を介してゲート電極が設けられている。ｎ⁺ソース領域とｐ⁺コンタクト領域との表面に共通に接触してソース電極が設けられ、ｎ⁺ドレイン領域の裏面に接してドレイン電極が設けられている。ゲート電極とソース電極とを絶縁するための絶縁膜が設けられている（例えば、下記特許文献６参照。）。

また、別の装置として、次のような装置が提案されている。縦型パワーＭＯＳＦＥＴであって、ａ）当該ＭＯＳＦＥＴの一の表面に設けられたドレインコンタクトであって、当該ドレインコンタクト上に第１導電型の高度にドープされた基板を備えるドレインコンタクトと、ｂ）前記ドレインコンタクトの反対側の前記基板上に設けられたブロッキング層であって、ｉ）第１の複数の縦型セクションそれぞれが、６つの四角形の面を有する平行六面体であり、前記ブロッキング層の縦方向の厚さよりも短い水平方向の厚さを有する第１の複数の縦型セクションであって、ｉｉ）Ｐ導電型の縦型セクションとＮ導電型の縦型セクションが交互に配置された第１の複数の縦型セクションを具えるブロッキング層と、ｃ）前記基板と反対側の前記ブロッキング層の一の面に設けられた、前記第１導電型と反対の第２導電型の第２の複数のウェル領域と、ｄ）前記第１導電型の第３の複数の高度にドープされたソース領域であって、当該ソース領域のうちの２つが前記第２の複数の各ウェル領域内に配置された、前記第３の複数の高度にドープされたソース領域と、ｅ）前記基板と反対側の前記ブロッキング層の一の面に設けられた前記第１導電型の第４の複数の領域であって、当該領域がそれぞれ、前記第２の複数のウェル領域の２つのウェル領域の間に延在する前記第１導電型の第４の複数の領域と、ｆ）第５の複数のゲートポリ領域であって、当該ゲートポリ領域がそれぞれ、２つの隣接する各ウェル領域内の一のソース領域と、前記第４の複数の領域のうちの一つに覆い被さる第５の複数のゲートポリ領域と、を具える（例えば、下記特許文献７参照。）。

また、別の装置として、次のような装置が提案されている。第１導電型の第１の半導体層と、前記第１の半導体層に電気的に接続された第１の主電極と、前記第１の半導体層内に形成され、横方向に周期的に配置され、縦方向における不純物量の分布が前記第１の半導体層内の縦方向における不純物量の分布とは異なる第２導電型の第２の半導体層と、前記第１の半導体層および第２の半導体層の表面に選択的に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に選択的に形成された第１導電型の第４の半導体層と、前記第３の半導体層および前記第４の半導体層の表面に接合するように形成された第２の主電極と、前記第１の半導体層、第３の半導体層および第４の半導体層の表面にゲート絶縁膜を介して形成された制御電極とを具備する。前記第１の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が大きくなる分布を有し、前記第２の半導体層は、前記第２の主電極から前記第１の主電極に向かう縦方向において不純物濃度が一定である（例えば、下記特許文献８参照。）。

また、別の装置として、次のような装置が提案されている。第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より高く、第２主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より低くなっている。前記第２導電型領域の不純物濃度が厚さ方向に均一であり、かつ第１主面側における前記第１導電型領域の不純物濃度が第２主面側における前記第１導電型領域の不純物濃度より低くなっている（例えば、下記特許文献９参照。）。

また、別の装置として、次のような装置が提案されている。装置は、第１導電型の第１半導体層上に交互に配設された、第１導電型の第２半導体層と第２導電型の第３半導体層とを有する。装置は更に、第２半導体層間で第３半導体層の上部と夫々接するように配設された第２導電型の第４半導体層と、第４半導体層の表面にそれぞれ形成された第１導電型の第５半導体層と、を有する。第１半導体層は第２半導体層よりも第１導電型の不純物の濃度が低い。第３半導体層は、基本部分と、深さ方向において不純物量が基本部分よりも大きくなるように局所的に形成された高不純物量部分とを含む（例えば、下記特許文献１０参照。）。

米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２００７−０１９１４６号公報 特開２００６−０６６４２１号公報 特許第４３０４４３３号公報 特許第４２６３７８７号公報 特開２００４−１１９６１１号公報 特開２００４−０７２０６８号公報 特開２００６−１７９５９８号公報

パワーＭＯＳＦＥＴはスイッチングデバイスとして使用されるため、オン状態のときに発生する導通損失を低減することに加え、スイッチング時に発生するスイッチング損失を低減することが求められる。スイッチング損失を増大させる主な要因として、例えばターンオフ損失が挙げられる。ターンオフ損失を低減するためには、例えばターンオフ時のドレイン電圧の時間変化率（以下、ターンオフｄｖ／ｄｔとする）を高めればよい。しかし、ターンオフｄｖ／ｄｔを高くすることは、ノイズを発生させる原因となる。このため、ターンオフｄｖ／ｄｔは低いことが望ましい。このように、ターンオフ損失とターンオフｄｖ／ｄｔとの間には、トレードオフ関係がある。

しかしながら、上述した超接合半導体装置では、５０〜１００Ｖ程度の低いドレイン電圧で、並列ｐｎ層に空乏層が完全に拡がりきってしまう。このため、ゲート−ドレイン間容量（ミラー容量）が極端に低くなり、ターンオフｄｖ／ｄｔは高くなる。ゲート抵抗を用いることでターンオフｄｖ／ｄｔを低くすることができるが、ＳＪ−ＭＯＳＦＥＴのゲート−ドレイン間容量が非常に小さいため、従来のＭＯＳＦＥＴよりも大きなゲート抵抗を用いる必要がある。ゲート抵抗を大きくした場合、ミラー期間が長くなり、ターンオフ損失が増大してしまう。

図４１は、従来の超接合半導体装置におけるターンオフ時の電気的特性を示す特性図である。図４１は、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を示すシミュレーション結果である。図４１に示す結果では、ターンオフｄｖ／ｄｔが電源高調波規制を満たす例えば１０ｋＶ／μｓのときに、従来のＳＪ−ＭＯＳＦＥＴのターンオフ損失は０．５ｍＪ程度となった。従来のＭＯＳＦＥＴのターンオフ損失は０．１ｍＪ程度となった。

つまり、従来の超接合半導体装置では、従来の半導体装置に比べて、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が５倍程度悪化してしまう。このため、例えばオン抵抗を１／５程度に低減することができたとしても、その効果は損なわれてしまう。このように、超接合半導体装置では、オン抵抗と耐圧とのトレードオフ関係を改善することができる反面、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が悪化してしまう。

また、超接合半導体装置では、並列ｐｎ層のチャージバランスを、装置の耐圧が最も高くなるチャージバランス条件とした場合、ドレイン−ソース間に流れる電流が増加したときにドレイン電圧が低下してしまう。つまり、アバランシェ突入時に負性抵抗が発生し、アバランシェ耐量が低減してしまう。

この発明は、上述した従来技術による問題点を解消するため、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善する半導体装置を提供することを目的とする。また、アバランシェ耐量を向上する半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、以下の特徴を有する。第１主面側に設けられた素子活性部と、第２主面側に設けられた低抵抗層と、前記素子活性部と前記低抵抗層との間に設けられ、第１導電型領域および第２導電型領域が交互に配置された並列ｐｎ層と、前記第２導電型領域の前記第１主面側に設けられ、当該第２導電型領域よりも高い不純物濃度を有する第２導電型ベース領域と、前記第１導電型領域の前記第１主面側に設けられ、前記第２導電型ベース領域の前記第２主面側の端部よりも当該第２主面側に位置し、当該第１導電型領域の当該第２主面側の不純物濃度よりも高い不純物濃度を有する第１導電型高濃度領域と、を備える。

また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域のうち、当該第１導電型高濃度領域を除く領域の１．２倍以上３倍以下の不純物濃度を有することを特徴とする。

また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型領域の前記第１主面側に設けられ、前記第１導電型高濃度領域の前記第１主面側の端部に接する第１導電型表面領域を、さらに備えることを特徴とする。

また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記第１導電型表面領域は、前記第２導電型ベース領域と同じ深さ、または前記第２導電型ベース領域よりも前記第１主面側に浅く設けられていることを特徴とする。

また、請求項５の発明にかかる半導体装置は、請求項３に記載の発明において、前記第１導電型表面領域は、前記第１導電型高濃度領域よりも高い不純物濃度を有することを特徴とする。

また、請求項６の発明にかかる半導体装置は、請求項３に記載の発明において、前記第１導電型高濃度領域は、前記第１導電型表面領域も含めて、前記第２導電型ベース領域の第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域のうち、当該第１導電型高濃度領域を除く領域の１．２倍以上３倍以下の不純物濃度を有することを特徴とする。

また、請求項７の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域の厚さの１／３以下の厚さを有することを特徴とする。

また、請求項８の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域の厚さの１／８以上１／４以下の厚さを有することを特徴とする。

また、請求項９の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型高濃度領域は、前記第２導電型領域のうち当該第１導電型高濃度領域の隣接する領域の１．２倍以上３倍以下の不純物濃度を有することを特徴とする。

また、請求項１０の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２導電型領域のうち、前記第２主面側の不純物濃度よりも高い不純物濃度を有する前記第１主面側の第２導電型高濃度領域を、さらに備えることを特徴とする。

また、請求項１１の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域のうち、当該第１導電型高濃度領域を除く領域の１．５倍以上３倍以下の不純物濃度を有することを特徴とする。

また、請求項１２の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２導電型高濃度領域は、前記第２導電型領域の厚さの１／８以上１／２以下の厚さを有することを特徴とする。

また、請求項１３の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２導電型高濃度領域は、前記第１導電型高濃度領域と同じ厚さを有することを特徴とする。

また、請求項１４の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２導電型領域のうち前記第２導電型高濃度領域を除く領域は、前記第１導電型領域のうち前記第１導電型高濃度領域を除く領域と同じ不純物量を有することを特徴とする。

また、請求項１５の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２導電型領域のうち前記第２導電型高濃度領域を除く領域は、前記第１主面側から前記第２主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする。

また、請求項１６の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第１導電型高濃度領域および前記第２導電型高濃度領域が、前記第１主面側から前記第２主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする。

また、請求項１７の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２導電型高濃度領域は、前記第１導電型高濃度領域の前記第２主面側の端部よりも当該第２主面側に深く設けられていることを特徴とする。

また、請求項１８の発明にかかる半導体装置は、請求項１７に記載の発明において、前記第２導電型高濃度領域のうち、前記第１導電型高濃度領域の前記第２主面側の端部よりも当該第２主面側に深く設けられている領域は、当該領域の隣接する前記第１導電型領域よりも高い不純物濃度を有し、かつ当該第２導電型高濃度領域よりも低い不純物濃度を有することを特徴とする。

また、請求項１９の発明にかかる半導体装置は、請求項１７に記載の発明において、前記第２導電型高濃度領域のうち、前記第１導電型高濃度領域の前記第２主面側の端部よりも当該第２主面側に深く設けられている領域は、当該領域の隣接する前記第１導電型領域の１．２倍以上の不純物濃度を有することを特徴とする。

また、請求項２０の発明にかかる半導体装置は、請求項１〜１９のいずれか一つに記載の発明において、前記第１導電型領域および前記第２導電型領域の平面形状は、ストライプ状、六方格子状または正方状であることを特徴とする。

上述した発明によれば、第１導電型領域の第１主面側に第１導電型高濃度領域を設けることで、第１導電型領域の第１主面側を第２主面側よりもｎ型不純物量が多い構成としている。これにより、並列ｐｎ層の第１主面側で空乏層が拡がりにくくなり、低いドレイン電圧で並列ｐｎ層が完全に空乏化することを防ぐことができる。このため、ゲート・ドレイン容量が極端に低くなることを防止することができ、ターンオフｄｖ／ｄｔが高くなることを回避することができる。したがって、ターンオフｄｖ／ｄｔを低くするためにゲート抵抗を大きくする必要がなくなるので、ターンオフ損失が増大することを防止することができる。

また、請求項１７〜１９の発明によれば、第２導電型高濃度領域を、第１導電型高濃度領域よりも第２主面側に深く設けることで、並列ｐｎ層の第１主面側のｐ型不純物量がｎ型不純物量よりも多くなる構成としている。これにより、アバランシェ時の電流−電圧の負性抵抗を回避することができ、アバランシェ耐量を向上することができる。

本発明にかかる半導体装置によれば、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができるという効果を奏する。また、アバランシェ耐量を向上することができるという効果を奏する。

図１は、実施の形態１にかかる半導体装置を示す断面図である。 図２は、実施の形態１にかかる半導体装置の不純物濃度分布を示す特性図である。 図３は、実施の形態２にかかる半導体装置を示す断面図である。 図４は、実施の形態３にかかる半導体装置を示す断面図である。 図５は、実施の形態３にかかる半導体装置の不純物濃度分布を示す特性図である。 図６は、実施の形態４にかかる半導体装置を示す断面図である。 図７は、実施の形態４にかかる半導体装置の不純物濃度分布を示す特性図である。 図８は、実施の形態５にかかる半導体装置を示す断面図である。 図９は、実施の形態５にかかる半導体装置の不純物濃度分布を示す特性図である。 図１０は、実施の形態６にかかる半導体装置を示す断面図である。 図１１は、実施の形態６にかかる半導体装置の不純物濃度分布を示す特性図である。 図１２は、実施例１の半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図１３は、実施例２にかかる半導体装置のｎ型不純物濃度分布を示す特性図である。 図１４は、実施例２の半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図１５は、実施例２にかかる半導体装置の空乏層の拡がりを示す概念図である。 図１６は、実施例２にかかる半導体装置の空乏層の拡がりを示す概念図である。 図１７は、実施例２にかかる半導体装置の空乏層の拡がりを示す概念図である。 図１８は、実施例２にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図１９は、実施例３にかかる半導体装置における耐圧とオン抵抗との関係を示す特性図である。 図２０は、実施例４にかかる半導体装置における電気的特性を示す特性図である。 図２１は、実施例４にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図２２は、実施例５にかかる半導体装置のｐ型不純物濃度分布を示す特性図である。 図２３は、実施例５にかかる半導体装置における電気的特性を示す特性図である。 図２４は、実施例５にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図２５は、実施例６にかかる半導体装置の不純物濃度分布を示す特性図である。 図２６は、実施例６にかかる半導体装置における電気的特性を示す特性図である。 図２７−１は、実施例６にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図２７−２は、実施例６にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図２８−１は、実施例７にかかる半導体装置における電気的特性を示す特性図である。 図２８−２は、実施例７にかかる半導体装置における電気的特性を示す特性図である。 図２９−１は、実施例７にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図２９−２は、実施例７にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図３０は、実施例８にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。 図３１は、実施の形態７にかかる半導体装置の製造工程（その１）を示す断面図である。 図３２は、実施の形態７にかかる半導体装置の製造工程（その２）を示す断面図である。 図３３は、実施の形態８にかかる半導体装置の製造工程を示す断面図である。 図３４は、実施の形態９にかかる半導体装置の製造工程を示す断面図である。 図３５は、実施の形態１０にかかる半導体装置の製造工程を示す断面図である。 図３６は、実施の形態１１にかかる半導体装置の製造工程（その１）を示す断面図である。 図３７は、実施の形態１１にかかる半導体装置の製造工程（その２）を示す断面図である。 図３８は、実施の形態１２にかかる半導体装置の製造工程を示す断面図である。 図３９は、従来の超接合半導体装置を示す断面図である。 図４０は、図３９に示す超接合半導体装置の不純物濃度分布を示す特性図である。 図４１は、従来の超接合半導体装置におけるターンオフ時の電気的特性を示す特性図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置は、第１主面側に素子活性部を有し、第２主面側にｎ⁺ドレイン領域（低抵抗層）１１を有する。素子活性部には、例えばプレーナ型ＭＯＳＦＥＴの表面構造として、ｐベース領域（第２導電型ベース領域）３、ｎ型表面領域（第１導電型表面領域）４、ｐ⁺コンタクト領域５、ｎ⁺ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９およびソース電極１０が設けられている。第２主面には、ｎ⁺ドレイン領域１１に接するドレイン電極１２が設けられている。

素子活性部とｎ⁺ドレイン領域１１との間には、ドリフト層として、並列ｐｎ層２０が設けられている。並列ｐｎ層２０は、ｎ型領域（第１導電型領域）１とｐ型領域（第２導電型領域）２とが交互に繰り返し接合されてできている。ｐ型領域２は、ｎ⁺ドレイン領域１１に達しないように設けられている。ｎ型領域１およびｐ型領域２の平面形状は、ストライプ状、六方格子状または正方状である。

ｐベース領域３は、ｐ型領域２の第１主面側に設けられている。また、ｐベース領域３は、ｐ型領域２よりも高い不純物濃度を有する。ｎ型表面領域４は、ｎ型領域１の第１主面側に設けられている。つまり、ｎ型表面領域４は、隣り合うｐベース領域３の間に設けられ、ｐベース領域３に隣接する。ｎ型表面領域４は、後述するｎ型高濃度領域２１よりも高い不純物濃度を有していてもよいし、同じ不純物濃度を有していてもよい。また、ｎ型表面領域４は、ｐベース領域３と同じ深さで設けられてもよいし、ｐベース領域３よりも浅く設けられてもよい。ｎ型表面領域４をｐベース領域３よりも浅く設けることで、ｐベース領域３の第２主面側のコーナー近傍の不純物濃度を、ｐ型領域２の第１主面側の不純物濃度と同じ不純物濃度にすることができる。これにより、ｐベース領域３の第２主面側のコーナー近傍に電界が集中することを防ぎ、耐圧が低減することを防止することができる。

ｐ⁺コンタクト領域５およびｎ⁺ソース領域６は、ｐベース領域３の表面層に設けられ、互いに接する。ゲート電極８は、ゲート絶縁膜７を介して、ｎ⁺ソース領域６、ｐベース領域３およびｎ型領域１に跨がっている。ソース電極１０は、ｐ⁺コンタクト領域５およびｎ⁺ソース領域６に接する。また、ソース電極１０は、層間絶縁膜９によってゲート電極８と絶縁されている。

ｎ型高濃度領域（第１導電型高濃度領域）２１は、ｎ型領域１の第１主面側に設けられている。ｎ型高濃度領域２１は、ｎ型表面領域４の第２主面側の端部（以下、下端とする）に接する。また、ｎ型高濃度領域２１は、ｐベース領域３の下端からｐ型領域２の下端までの深さに位置するｎ型領域１のうち、ｎ型高濃度領域２１を除く領域（以下、ｎ型低濃度領域とする）２２よりも高い不純物濃度を有する。

また、ｎ型高濃度領域２１は、ｐベース領域３の下端からｐ型領域２の下端までの深さに位置するｎ型領域１の厚さ（以下、ｎ型領域１のうち、ｐ型領域２に隣接する領域の厚さとする）の１／３以下の厚さを有する。望ましくは、ｎ型高濃度領域２１は、ｎ型領域１のうち、ｐ型領域２に隣接する領域の厚さの１／８以上１／４以下の厚さを有するのがよい。ｎ型高濃度領域２１をこのような厚さで設けることで、並列ｐｎ層２０の第１主面側の接合部でチャージインバランスとなることを低減し、耐圧が低下することを防止する。ｎ型高濃度領域２１の厚さは例えば５．５μｍであってもよい。ｐ型領域２の厚さは例えば４０μｍであってもよい。このとき、ｎ型領域１のうち、ｐ型領域２に隣接する領域の厚さは例えば４０μｍである。

次に、ｎ型領域１およびｐ型領域２の不純物濃度分布について説明する。図２は、実施の形態１にかかる半導体装置の不純物濃度分布を示す特性図である。図２には、図１の切断線Ａ−Ａ’におけるｎ型不純物濃度分布と、図１の切断線Ｂ−Ｂ’におけるｐ型不純物濃度分布を示す。ｎ型不純物濃度分布は、ｎ型表面領域４の第１主面側の端部（以下、上端とする）から第２主面側方向（以下、深さ方向とする）におけるｎ型領域１の不純物濃度分布である。ｐ型不純物濃度分布は、ｐ⁺コンタクト領域５の上端から深さ方向におけるｐ型領域２の不純物濃度分布である（以下、実施の形態２〜実施の形態６において同様）。

第１深さｄ₀は、ｐベース領域３の上端から下端までの深さである。第２深さｄ₁は、ｐベース領域３の下端からｎ型高濃度領域２１の下端までの深さである。第３深さｄ₂は、ｎ型高濃度領域２１の下端からｐ型領域２の下端までの深さである。そして、図２に示すｎ型不純物濃度分布は、ｐベース領域３（第１深さｄ₀）の下端から第２主面側にかけて、ｎ型高濃度領域２１（第２深さｄ₁）およびｎ型低濃度領域２２（第３深さｄ₂）がこの順に存在する不純物濃度分布を示している。また、図２に示すｐ型不純物濃度分布は、ｐベース領域３の下端から第２主面側にかけて、ｐ型領域２（第２深さｄ₁＋第３深さｄ₂）が存在する不純物濃度分布を示している。

図２に示すように、ｎ型領域１は、ｐベース領域３の下端から第２主面側の領域で、ｎ型高濃度領域２１とｎ型低濃度領域２２とからなる異なる２段の不純物濃度分布を有する。ｎ型高濃度領域２１は、ｎ型低濃度領域２２の１．２倍以上３倍以下好ましくは２．５倍以下の不純物濃度を有するのがよい。つまり、ｎ型領域１は、第１主面側でｎ型不純物量が多い構成となっている。ｎ型高濃度領域２１の不純物濃度は、例えば４．８×１０¹⁵／ｃｍ³であってもよい。ｎ型低濃度領域２２の不純物濃度は、例えば３．０×１０¹⁵／ｃｍ³であってもよい。

また、ｎ型領域１は、ｎ型表面領域４、ｎ型高濃度領域２１およびｎ型低濃度領域２２とからなる異なる３段の不純物濃度分布を有してもよい。つまり、図２に示すｎ型不純物濃度分布では、第１主面側から第２主面側にかけて、ｎ型表面領域４（第１深さｄ₀）、ｎ型高濃度領域２１（第２深さｄ₁）およびｎ型低濃度領域２２（第３深さｄ₂）がこの順に存在する３段の不純物濃度分布であってもよい。この場合、ｎ型高濃度領域２１は、ｎ型表面領域４も含めて、ｎ型低濃度領域２２の１．２倍以上３倍以下好ましくは２．５倍以下の不純物濃度を有していてもよい。

ｐ型領域２は、均一な不純物濃度分布を有する。つまり、ｎ型高濃度領域２１の不純物濃度は、ｐ型領域２のうちｎ型高濃度領域２１の隣接する領域の１．２倍以上３倍以下好ましくは２．５倍以下の不純物濃度を有する。

以上、説明したように、実施の形態１によれば、ｎ型領域１の第１主面側にｎ型高濃度領域２１を設けることで、ｎ型領域１の第１主面側を第２主面側よりもｎ型不純物量が多い構成としている。これにより、並列ｐｎ層２０の第１主面側で空乏層が拡がりにくくなり、低いドレイン電圧で並列ｐｎ層２０が完全に空乏化することを防ぐことができる。このため、ゲート・ドレイン容量が極端に低くなることを防止することができ、ターンオフｄｖ／ｄｔが高くなることを回避することができる。したがって、ターンオフｄｖ／ｄｔを低くするためにゲート抵抗を大きくする必要がなくなるので、ターンオフ損失が増大することを防止することができる。すなわち、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を、従来よりも改善することができる。

（実施の形態２）
図３は、実施の形態２にかかる半導体装置を示す断面図である。実施の形態１において、トレンチ構造を適用してもよい。

実施の形態２では、ｎ型領域１の上端側に、トレンチの内部にゲート絶縁膜１７を介してゲート電極１８が設けられたトレンチ構造が構成されている。ｐベース領域３およびｎ⁺ソース領域６は、トレンチ側壁に設けられたゲート絶縁膜１７に接する。ソース電極１０は、層間絶縁膜１９によって、ゲート電極１８と絶縁されている。ｎ型表面領域は設けられていない。

図３の切断線Ｃ−Ｃ’におけるｎ型領域１のｎ型不純物濃度分布は、実施の形態１の切断線Ａ−Ａ’におけるｎ型領域１のｎ型不純物濃度分布と同様である（図１、図２参照）。図３に示す半導体装置では、ｎ型表面領域が設けられていないため、ｎ型不純物濃度分布は、第２深さｄ₁および第３深さｄ₂のみとなる。また、切断線Ｄ−Ｄ’におけるｐ型領域２のｐ型不純物濃度分布は、実施の形態１の切断線Ｂ−Ｂ’におけるｐ型領域２のｐ型不純物濃度分布と同様である。それ以外の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態２によれば、トレンチゲート構造を有する半導体装置においても、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
図４は、実施の形態３にかかる半導体装置を示す断面図である。図４では、並列ｐｎ層２０のうち、１つのｐｎ接合のみを示す（以下、図６および図８においても同様）。実施の形態１において、ｐ型領域２の第１主面側の不純物濃度を、ｐ型領域２の第２主面側の不純物濃度よりも高くしてもよい。

実施の形態３では、ｐ型高濃度領域（第２導電型高濃度領域）２３は、ｐ型領域２の第１主面側に設けられている。ｐ型高濃度領域２３は、ｐベース領域３の下端に接する。また、ｐ型高濃度領域２３は、ｐ型領域２のうちｐ型高濃度領域２３を除く領域（以下、ｐ型低濃度領域とする）２４よりも高い不純物濃度を有する。

また、ｐ型高濃度領域２３は、ｎ型高濃度領域２１と同様の厚さを有する。望ましくは、ｐ型高濃度領域２３は、ｐ型領域２の厚さの１／８以上１／２以下の厚さを有する。ｐ型高濃度領域２３の厚さは例えば１１μｍであってもよい。ｐ型領域２の厚さは例えば３７μｍであってもよい。また、ｎ型高濃度領域２１は、ｎ型低濃度領域２２の１．５倍以上３倍以下好ましくは２．５倍以下の不純物濃度を有するのが望ましい。

次に、ｐ型領域２およびｎ型領域１の不純物濃度分布について説明する。図５は、実施の形態３にかかる半導体装置の不純物濃度分布を示す特性図である。図５には、第１深さｄ₀の下端から第２主面側にかけての図４の切断線Ｅ−Ｅ’におけるｎ型不純物濃度分布と、図４の切断線Ｆ−Ｆ’におけるｐ型不純物濃度分布を示す。切断線Ｅ−Ｅ’におけるｎ型領域１のｎ型不純物濃度分布は、実施の形態１と同様である（図２参照）。図５に示すｐ型不純物濃度分布は、ｐベース領域３（第１深さｄ₀）の下端から第２主面側にかけて、ｐ型高濃度領域２３（第２深さｄ₁）およびｐ型低濃度領域２４（第３深さｄ₂）がこの順に存在する不純物濃度分布を示している。

図５に示すように、ｐ型領域２は、ｐ型高濃度領域２３とｐ型低濃度領域２４とからなる異なる２段の不純物濃度分布を有する。つまり、ｐ型領域２は、第１主面側でｐ型不純物量が多い構成となっている。ｐ型高濃度領域２３は、ｎ型高濃度領域２１とほぼ同じ深さでほぼ同じ不純物濃度を有する。ｐ型低濃度領域２４は、ｎ型低濃度領域２２とほぼ同じ深さでほぼ同じ不純物濃度を有する。つまり、ｐ型領域２のｐ型不純物濃度分布は、ｎ型領域１のｎ型不純物濃度分布と同じ分布形状となる。ｐ型高濃度領域２３の不純物濃度は、例えば４．７×１０¹⁵／ｃｍ³であってもよい。ｐ型低濃度領域２４の不純物濃度は、例えば２．７×１０¹⁵／ｃｍ³であってもよい。それ以外の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、ｐ型領域２の第１主面側にｐ型高濃度領域２３を設けることで、ｐ型領域２の第１主面側を第２主面側よりもｐ型不純物量が多い構成としている。また、ｐ型高濃度領域２３を、ｎ型高濃度領域２１とほぼ同じ深さで、かつｎ型高濃度領域２１とほぼ同じ不純物濃度で設けている。このため、並列ｐｎ層２０の第１主面側の接合面でチャージインバランスとなることを回避することができる。これにより、耐圧が低下することを防止することができる。

（実施の形態４）
図６は、実施の形態４にかかる半導体装置を示す断面図である。実施の形態３において、ｐ型高濃度領域２３を、ｎ型高濃度領域２１の下端よりも第２主面側に深く設けてもよい。

実施の形態４では、ｐ型高濃度領域２３が、ｎ型高濃度領域２１と同じ不純物濃度で、ｎ型高濃度領域２１の下端よりも第２主面側に深く設けられている。このため、ｐ型高濃度領域２３の厚さとｎ型高濃度領域２１の厚さの差分だけ、第１主面側におけるｐ型不純物量をｎ型不純物量よりも多くすることができる。ｎ型高濃度領域２１の厚さは例えば９μｍであってもよい。ｐ型高濃度領域２３の厚さは例えば１６μｍであってもよい。ｐ型領域２の厚さは例えば３７μｍであってもよい。

次に、ｐ型領域２のｎ型不純物濃度分布について説明する。図７は、実施の形態４にかかる半導体装置の不純物濃度分布を示す特性図である。図７には、第１深さｄ₀の下端から第２主面側にかけての図６の切断線Ｇ−Ｇ’におけるｎ型不純物濃度分布と、図６の切断線Ｈ−Ｈ’におけるｐ型不純物濃度分布とを示す。切断線Ｇ−Ｇ’におけるｎ型領域１のｎ型不純物濃度分布は、実施の形態１と同様である（図２参照）。第４深さｄ₃は、ｎ型高濃度領域２１の下端からｐ型高濃度領域２３の下端までの深さである。第５深さｄ₄は、ｐ型高濃度領域２３の下端からｐ型領域２の下端までの深さである。

図７に示すように、ｐ型領域２は、ｎ型高濃度領域２１の下端から第４深さｄ₃だけ深く設けられたｐ型高濃度領域２３（第２深さｄ₁＋第４深さｄ₃）と、ｐ型低濃度領域２４（第５深さｄ₄）とからなる異なる２段の不純物濃度分布を有する。つまり、ｐ型領域２のｐ型不純物濃度分布は、ｎ型領域１のｎ型不純物濃度分布と異なる分布形状となる。ｐ型高濃度領域２３の不純物濃度は、例えば５．０×１０¹⁵／ｃｍ³であってもよい。ｐ型低濃度領域２４の不純物濃度は、例えば３．０×１０¹⁵／ｃｍ³であってもよい。また、ｐ型高濃度領域２３は、ｎ型高濃度領域２１とほぼ同じ不純物濃度を有する。ｐ型低濃度領域２４は、ｎ型低濃度領域２２とほぼ同じ不純物濃度を有する。それ以外の構成は、実施の形態３と同様である。

以上、説明したように、実施の形態４によれば、実施の形態３と同様の効果を得ることができる。また、ｐ型高濃度領域２３を、ｎ型高濃度領域２１よりも第２主面側に深く設けることで、並列ｐｎ層２０の第１主面側のｐ型不純物量がｎ型不純物量よりも多くなる構成としている。これにより、アバランシェ時の負性抵抗を発生しにくくすることができ、アバランシェ耐量を向上することができる。したがって、ドレイン−ソース間に流れる電流が増加したときに、ドレイン電圧が低下することを防止することができる。

（実施の形態５）
図８は、実施の形態５にかかる半導体装置を示す断面図である。実施の形態４において、ｐ型高濃度領域２３のうち、ｎ型高濃度領域２１の下端よりも第２主面側に深く設けた領域を、ｎ型高濃度領域２１の下端よりも第１主面側のｐ型高濃度領域２３よりも低い不純物濃度としてもよい。

実施の形態５では、ｐ型高濃度領域２３とｐ型低濃度領域２４の間に、ｐ型高濃度領域２３よりも低い不純物濃度を有し、かつｎ型低濃度領域２２よりも高い不純物濃度を有する領域（以下、ｐ型中濃度領域）２５が設けられている。ｐ型中濃度領域２５は、ｎ型低濃度領域２２の第１主面側において、ｎ型低濃度領域２２に隣接する。ｐ型高濃度領域２３は、ｎ型高濃度領域２１と同じ厚さで設けられている。ｐ型高濃度領域２３の厚さは例えば９μｍであってもよい。ｐ型中濃度領域２５の厚さは例えば７μｍであってもよい。

次に、ｐ型領域２のｎ型不純物濃度分布について説明する。図９は、実施の形態５にかかる半導体装置の不純物濃度分布を示す特性図である。図９には、第１深さｄ₀の下端から第２主面側にかけての図８の切断線Ｉ−Ｉ’におけるｎ型不純物濃度分布と、図８の切断線Ｊ−Ｊ’におけるｐ型不純物濃度分布とを示す。切断線Ｉ−Ｉ’におけるｎ型領域１のｎ型不純物濃度分布は、実施の形態１と同様である（図２参照）。第５深さｄ₄は、ｐ型中濃度領域２５の下端からｐ型領域２の下端までの深さである。

図９に示すように、ｐ型領域２は、ｐ型高濃度領域２３（第２深さｄ₁）、ｐ型中濃度領域２５（第４深さｄ₃）およびｐ型低濃度領域２４（第５深さｄ₄）からなる異なる３段の不純物濃度分布を有する。つまり、ｐ型領域２のｐ型不純物濃度分布は、ｎ型領域１のｎ型不純物濃度分布と異なる分布形状となる。また、ｐ型中濃度領域２５は、ｎ型領域１のうち、ｐ型中濃度領域２５の隣接する領域の１．２倍以上の不純物濃度を有するのがよい。ｐ型中濃度領域２５の不純物濃度は、例えば４．０×１０¹⁵／ｃｍ³であってもよい。それ以外の構成は、実施の形態４と同様である。

以上、説明したように、実施の形態５によれば、実施の形態４と同様の効果を得ることができる。

（実施の形態６）
図１０は、実施の形態６にかかる半導体装置を示す断面図である。実施の形態３において、ｐ型低濃度領域２４は、第１主面側から第２主面側にかけて徐々に低くなる不純物濃度分布を有してもよい。

実施の形態６では、並列ｐｎ層２０は、例えばエピタキシャル層が積層されてなる構成を有する。ｎ型領域１およびｐ型領域２は、導入した不純物が拡散して形成される例えば略円弧状のｐｎ接合面を有する並列ｐｎ層２０が積層されてなる波型の不純物濃度分布（以下、波型の不純物濃度分布とする）を有する。さらに、ｐ型低濃度領域２４は、第１主面側から第２主面側にかけて徐々に低くなる不純物濃度分布を有する。ｐ型低濃度領域２４の全体の不純物量は、ｎ型低濃度領域２２の全体の不純物量と同様である。

次に、ｎ型領域１およびｐ型領域２のｎ型不純物濃度分布について説明する。図１１は、実施の形態６にかかる半導体装置の不純物濃度分布を示す特性図である。図１１には、図１０の切断線Ｋ−Ｋ’におけるｎ型不純物濃度分布と、図１０の切断線Ｌ−Ｌ’におけるｐ型不純物濃度分布を示す。切断線Ｋ−Ｋ’におけるｎ型領域１のｎ型不純物濃度分布は、波型の不純物濃度分布形状である点を除き、実施の形態１と同様である。つまり、ｎ型領域１は、ｎ型高濃度領域２１とｎ型低濃度領域２２とからなる異なる２段の不純物濃度分布を有する。また、ｐ型領域２は、ｐ型高濃度領域２３と、第１主面側から第２主面側にかけて徐々に低くなる不純物濃度分布を有するｐ型低濃度領域２４とからなる異なる２段の不純物濃度分布を有する。

次に、半導体装置の製造方法について説明する。まず、ｎ型エピタキシャル層を積層する。ついで、エピタキシャル層全体にｎ型不純物を導入して熱拡散を行う。ついで、ｐ型領域２の形成領域が開口したマスクを形成する。ついで、ｐ型領域２の形成領域に、ｐ型不純物を導入して熱拡散を行う。これにより、ｐ型領域２が形成される。ここで、ｐ型不純物が導入されていない領域が、ｎ型領域１となる。この工程を繰り返し行い、エピタキシャル層を積層することで、並列ｐｎ層２０が形成される。このとき、ｎ型高濃度領域２１となるエピタキシャル層には、第２主面側よりも高いｎ型不純物濃度となるようにｎ型不純物が導入される。また、各エピタキシャル層には、エピタキシャル層内にそれぞれ形成されるｐ型低濃度領域２４の不純物濃度が、第２主面側から第１主面側にかけて徐々に高くなるように、ｐ型不純物が導入される。また、ｐ型高濃度領域２３を形成するエピタキシャル層には、第２主面側よりも高いｐ型不純物濃度となるようにｐ型不純物を導入する。それ以外の構成は、実施の形態３と同様である。なお、熱拡散は、各エピタキシャル層毎に行ってもよいし、エピタキシャル層の形成と不純物の導入を繰り返し最後にアニールして熱拡散してもよい。

以上、説明したように、実施の形態６によれば、実施の形態３と同様の効果を得ることができる。

（実施例１）
図１２は、実施例１の半導体装置におけるターンオフ時の電気的特性を示す特性図である。図１２は、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を示すシミュレーション結果である（以下、図１４、図２１、図２４、図２７−１、図２７−２、図２９−１、図２９−２および図３０において同様）。実施の形態１に従い、ｎ型高濃度領域２１の不純物濃度をｎ型低濃度領域２２の不純物濃度の１．２倍としたプレーナ型ＭＯＳＦＥＴを準備した（以下、第１実施例とする）。また、ｎ型高濃度領域２１の不純物濃度をｎ型低濃度領域２２の不純物濃度の１．６倍としたプレーナ型ＭＯＳＦＥＴを準備した（以下、第２実施例とする）。

第１実施例では、ｐベース領域３の厚さおよび表面不純物濃度を、それぞれ３．０μｍおよび３．０×１０¹⁷ｃｍ^-3とした。ｎ型表面領域４の厚さおよび表面不純物濃度を、それぞれ２．５μｍおよび２．０×１０¹⁶ｃｍ^-3とした。ｎ⁺ソース領域６の厚さおよび表面不純物濃度を、それぞれ０．５μｍおよび３．０×１０²⁰ｃｍ^-3とした。ｎ⁺ドレイン領域１１の厚さおよび表面不純物濃度を、それぞれ３００μｍおよび２．０×１０¹⁸ｃｍ^-3とした。ドリフト層の厚さを、５３．０μｍとした。ｎ型領域１の幅を、６．０μｍとした。ｎ型高濃度領域２１の厚さおよび不純物濃度を、それぞれ５．５μｍおよび３．６×１０¹⁵ｃｍ^-3とした。ｎ型低濃度領域２２の不純物濃度を、３．０×１０¹⁵ｃｍ^-3とした。ｐ型領域２の幅、高さおよび不純物濃度を、それぞれ６．０μｍ、４０．０μｍおよび３．０×１０¹⁵ｃｍ^-3とした。また、耐圧クラスを６００Ｖとした。第２実施例は、ｎ型高濃度領域２１の不純物濃度を、４．８×１０¹⁵ｃｍ^-3とした。それ以外の構成は、第１実施例と同様である。比較として、ｎ型高濃度領域２１の不純物濃度をｎ型低濃度領域２２の不純物濃度の１倍としたプレーナ型ＭＯＳＦＥＴを準備した（以下、従来例とする）。つまり、従来例のｎ型領域１は、均一の不純物濃度分布を有する。従来例のその他の構成は、第１実施例と同様である。そして、各試料において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。

図１２に示す結果では、半導体装置の性能を決定する指標は、ターンオフ損失が低く、かつターンオフｄｖ／ｄｔが低いことである。つまり、グラフの原点（左下）に近づくほど、半導体装置の性能は高くなり、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が改善されている。このため、同じターンオフｄｖ／ｄｔで比較したときに、ターンオフ損失が低いほど、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が改善されているということができる。そこで、ターンオフｄｖ／ｄｔが電源高調波規制を満たす例えば１０ｋＶ／μｓの場合におけるターンオフ損失を比較する。また、ここでは、第２実施例において、ターンオフｄｖ／ｄｔが１０ｋＶ／μｓの場合の測定値は図示されていない。しかし、第２実施例のその他の測定値は、第２実施例の図示された測定値を結ぶ近似値直線の延長線上にあると推測される（以下、図１４、図２１、図２４、図２７−１、図２７−２、図２９−１、図２９−２および図３０において同様）。

図１２に示す結果により、ｎ型低濃度領域２２に対するｎ型高濃度領域２１の不純物濃度が高くなるほど、ターンオフ損失が低くなることがわかる。つまり、第２実施例において、最も、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が改善されていることがわかる。また、ｎ型高濃度領域２１の不純物濃度をｎ型低濃度領域２２の不純物濃度の１．２倍以上とすることで、ターンオフ損失を従来例の１／２以下とすることができることがわかった。

（実施例２）
図１３は、実施例２にかかる半導体装置のｎ型不純物濃度分布を示す特性図である。また、図１４は、実施例２の半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、図１３に示すように、実施の形態３に従い、プレーナ型ＭＯＳＦＥＴを準備した（以下、第３実施例とする）。第３実施例では、ｎ型高濃度領域２１の厚さおよび不純物濃度を、それぞれ８．０μｍおよび４．７×１０¹⁵ｃｍ^-3とした。ｎ型低濃度領域２２の不純物濃度を、例えば２．７×１０¹⁵／ｃｍ³とした。ｐ型領域２の厚さを、３７μｍとした。ｐ型高濃度領域２３の厚さおよび不純物濃度は、ｎ型高濃度領域２１と同様である。ｐ型低濃度領域２４の不純物濃度は、ｎ型低濃度領域２２と同じである。比較として、実施例１と同様に、従来例を準備した。また、ｎ型領域１の第１主面側から第２主面側にかけて、ｎ型不純物濃度を徐々に低くしたプレーナ型ＭＯＳＦＥＴを準備した（以下、傾斜実施例とする）。第３実施例、従来例および傾斜実施例ともに、ｎ型領域１の全体の不純物量は同じである。そして、各試料において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。

図１４に示す結果では、ターンオフｄｖ／ｄｔが例えば１０ｋＶ／μｓの場合で比較すると、ターンオフ損失は、第３実施例で最も低く、従来例で最も高くなることがわかった。詳細には、ターンオフｄｖ／ｄｔが例えば１０ｋＶ／μｓのときに、第３実施例のターンオフ損失は１．７ｍＪ程度となった。従来例のターンオフ損失は５．０ｍＪ程度となった（図示省略）。つまり、第３実施例では、ターンオフ損失を従来例の１／３程度に低減することができることがわかる。これにより、第３実施例は、従来例に比べて、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を最もよく改善することがわかった。その理由は、次に示すとおりである。また、傾斜実施例においても従来例に比べて、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することがわかった。

図１５〜図１７は、実施例２にかかる半導体装置の空乏層の拡がりを示す概念図である。また、図１８は、実施例２にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。図１５〜図１７には、ドレイン電圧を上げたときの、第３実施例における空乏層３１の拡がり、従来例における空乏層３２の拡がり、および傾斜実施例における空乏層３３の拡がりを示す。図１８は、ドレイン電圧を上げたときの、第３実施例、従来例および傾斜実施例のターンオフｄｖ／ｄｔを示すシミュレーション結果である。

図１６に示すように、従来例における空乏層３２は、ｎ型領域１とｐ型領域２との接合面に平行に拡がる。そして、ドレイン電圧８０Ｖで、並列ｐｎ層は完全に空乏化する。また、図１７に示すように、傾斜実施例における空乏層３３は、ドレイン電圧が印加されると、不純物濃度の低い並列ｐｎ層の第２主面側で早く拡がり、不純物濃度の高い並列ｐｎ層の第１主面側で遅く拡がる。そして、ドレイン電圧１００Ｖで、並列ｐｎ層は完全に空乏化する。

一方、図１５に示すように、第３実施例における空乏層３１は、ドレイン電圧が印加されると、傾斜実施例と同様に、不純物濃度の低い並列ｐｎ層の第２主面側（ｎ型低濃度領域２２およびｐ型低濃度領域２４）で早く拡がり、不純物濃度の高い並列ｐｎ層の第１主面側（ｎ型高濃度領域２１およびｐ型高濃度領域２３）で遅く拡がる。そして、第３実施例では、ドレイン電圧が１００Ｖになっても、並列ｐｎ層の第１主面側に、空乏化されていない領域（以下、中性領域とする）が残る。

また、図１８に示す結果より、従来例では、ドレイン電圧が急激に上昇し、それに伴ってターンオフｄｖ／ｄｔが急激に大きくなっている。その理由は、従来例では並列ｐｎ層が完全に空乏化しやすいからである（図１６参照）。また、傾斜実施例では、ドレイン電圧が印加されてからドレイン電圧が上がり始めるまでの時間が、従来例よりも遅くなっている。また、ドレイン電圧が全体的にゆっくり上昇し、ターンオフｄｖ／ｄｔもゆっくり上がっている。その理由は、傾斜実施例では、ｎ型領域１内およびｐ型領域２内の不純物濃度が、第２主面側から第１主面側にかけて緩やかに高くなっていることで、空乏層が第２主面側から第１主面側にかけて徐々に拡がるからである（図１７参照）。

一方、第３実施例では、ドレイン電圧が印加されてからドレイン電圧が上がり始めるまでの時間は、傾斜実施例よりも早い。しかし、第３実施例では、ターンオフｄｖ／ｄｔは、傾斜実施例よりも低くなっている。その理由は、第３実施例では、ｎ型領域１およびｐ型領域２内に急激に不純物濃度が変化する部分があることで、傾斜実施例に比べて、並列ｐｎ層の第１主面側で空乏層が拡がりにくくなり（図１５参照）、ドレイン電圧が上昇しにくくなるからである。

上述したように、第３実施例および傾斜実施例は、従来例に比べて、ターンオフ損失をほぼ同様に低減することができることがわかった（図１４参照）。また、第３実施例では、傾斜実施例に比べてターンオフｄｖ／ｄｔを小さくすることができることがわかった（図１８参照）。これにより、第３実施例は、従来例に比べて、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができることがわかった。

（実施例３）
図１９は、実施例３にかかる半導体装置における耐圧とオン抵抗との関係を示す特性図である。図１９は、耐圧とオン抵抗とのトレードオフ関係を示すシミュレーション結果である。まず、実施例２と同様に、第３実施例を準備した。比較として、実施例１と同様に、従来例を準備した。実施例２と同様に、傾斜実施例を準備した。そして、各試料において、耐圧およびオン抵抗を測定した。図１９に示す結果では、半導体装置の性能を決定する指標は、耐圧が高く、かつオン抵抗が低いことである。つまり、グラフの右下に近づくほど、半導体装置の性能は高くなり、オン抵抗と耐圧とのトレードオフ関係が改善されている（以下、図２６および図２８−１においても同様）。

図１９に示す結果では、第３実施例、従来例および傾斜実施例の耐圧は、ほぼ同様の値となった。オン抵抗は、従来例が最も低くなった。この理由は、ｎ型領域１内の不純物濃度分布が均一であるからである。このため、オン抵抗と耐圧とのトレードオフ関係は、従来例が最も改善されている。一方、第３実施例と傾斜実施例とを比較した場合、第３実施例のオン抵抗は、傾斜実施例とのオン抵抗に比べて低くなっている。この理由は、次のように推測される。ＳＪ−ＭＯＳＦＥＴはチャネル長の長いＪＦＥＴ（接合型電界効果トランジスタ）構造と見なすことができるので、ｎ型領域１の不純物濃度によってオン抵抗が決定される。特に、第２主面側の不純物濃度が低いとｎ型領域１を流れる電流とｎ型領域１の抵抗による電圧降下によりｎ型領域１に空乏層が拡がり、電流経路を狭くしてしまう。その結果、オン抵抗を増加させることになる。従来例、第３実施例、傾斜実施例の第２主面側のｎ型領域１の不純物濃度は従来例、第３実施例、傾斜実施例の順に低くなっているため、従来例のオン抵抗が最も低く、傾斜実施例が最も高い結果となる。また、第３実施例と従来例のオン抵抗の差は５％程度であるため、第３実施例は、従来例とほぼ同様に、耐圧とオン抵抗とのトレードオフ関係を改善することができるということができる。さらに、上述したように、第３実施例は、ターンオフ損失を低減することができる（実施例２参照）。このため、第３実施例は、従来例に比べて高い性能を有することがわかる。

（実施例４）
図２０は、実施例４にかかる半導体装置における電気的特性を示す特性図である。また、図２１は、実施例４にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。図２０は、アバランシェ突入後の電流−電圧特性について示すシミュレーション結果である（以下、図２３において同様）。まず、実施例２と同様に、第３実施例を準備した。また、実施の形態４に従い、プレーナ型ＭＯＳＦＥＴを準備した（以下、第４実施例とする）。第４実施例では、ｎ型高濃度領域２１の厚さを９μｍとした。ｐ型高濃度領域２３の厚さを１６μｍとした。ｎ型高濃度領域２１およびｐ型高濃度領域２３の不純物濃度を５．０×１０¹⁵／ｃｍ³とした。ｎ型低濃度領域２２およびｐ型低濃度領域２４の不純物濃度を３．０×１０¹⁵／ｃｍ³とした。それ以外の構成は、第３実施例と同様である。そして、第３実施例および第４実施例において、アバランシェ突入後の電流−電圧波形を観測した。また、各試料において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。

図２０に示す結果により、第３実施例では、ドレイン−ソース間に流れる電流が増大したときに、ドレイン電圧が低下した。その理由は、第３実施例では、ｎ型領域１とｐ型領域２とが深さ方向にほぼ同様の不純物濃度分布となっていることで、アバランシェ突入後に負性抵抗が発生するからである。一方、第４実施例では、ドレイン−ソース間に流れる電流が増大したときに、ドレイン電圧が上昇した。その理由は、第４実施例では、ｐ型高濃度領域２３のうち、ｎ型高濃度領域２１よりも第２主面側に深く設けられた部分でｐ型不純物量がｎ型不純物量よりも多くなっており、負性抵抗が発生しにくくなるからである。このように、第４実施例では、負性抵抗を発生しにくくすることができるので、アバランシェ耐量を向上することができる。

また、図２１に示す結果より、第４実施例におけるターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を、第３実施例とほぼ同様に、従来例に比べてかなり改善することができることがわかった。具体的には、第４実施例のターンオフ損失は、ターンオフｄｖ／ｄｔが例えば１０ｋＶ／μｓの場合で比較すると、図示省略する従来例のターンオフ損失に比べて半分程度まで低くすることができる。すなわち、第４実施例では、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を従来例よりも改善し、かつアバランシェ耐量を向上することができることがわかった。

（実施例５）
図２２は、実施例５にかかる半導体装置のｐ型不純物濃度分布を示す特性図である。また、図２３は、実施例５にかかる半導体装置における電気的特性を示す特性図である。また、図２４は、実施例５にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、図２２に示すように第１深さｄ₀の下端から第２主面側にかけて、実施の形態５に従い、ｐ型中濃度領域２５（第４深さｄ₃）の不純物濃度を、３．０×１０¹⁵／ｃｍ³、３．５×１０¹⁵／ｃｍ³、４．０×１０¹⁵／ｃｍ³、４．５×１０¹⁵／ｃｍ³、５．０×１０¹⁵／ｃｍ³とした、５つのプレーナ型ＭＯＳＦＥＴを準備した（以下、第５実施例〜第９実施例とする）。また、第５実施例〜第９実施例では、ｐ型高濃度領域２３の厚さ（第２深さｄ₁）を９μｍとした。ｐ型中濃度領域２５の厚さ（第４深さｄ₃）を７μｍとした。それ以外の構成は、第４実施例と同様である。また、比較として、実施例１と同様に、従来例を準備した。そして、第５実施例〜第９実施例において、アバランシェ突入後の電流−電圧波形を観測した。また、第５実施例〜第９実施例および従来例において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。

図２３に示す結果より、ｐ型中濃度領域２５の不純物濃度が高い場合、ドレイン−ソース間に流れる電流が増大したときに、ドレイン電圧が上昇することがわかった。具体的には、ドレイン−ソース間に流れる電流が増大したときに、第５実施例や第６実施例ではドレイン電圧が低下しているが、第７実施例〜第９実施例ではドレイン電圧が上昇している。つまり、第７実施例〜第９実施例では、負性抵抗が発生しにくく、アバランシェ耐量が向上することがわかった。このとき、６４０Ｖ程度の耐圧を確保することができた。また、定格電流密度１３０Ａ／ｃｍ²程度のアバランシェ耐量を確保するためには、ｐ型中濃度領域２５の不純物濃度を３．５×１０¹⁵／ｃｍ³程度とするのが望ましい（第６実施例）。したがって、ｐ型中濃度領域２５の不純物濃度は、ｐ型中濃度領域２５の隣接するｎ型低濃度領域２２の不純物濃度の１．２倍以上とすることが望ましい。

また、図２４に示す結果より、ｐ型中濃度領域２５の不純物濃度が高くなるほど、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が悪化している。しかし、第５実施例〜第９実施例のターンオフ損失は、第３実施例のターンオフ損失の１０％程度の増大に抑えることができる（図示省略）。このため、第５実施例〜第９実施例においても、実施例３と同じように、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができることがわかった。

また、第５実施例〜第９実施例では、ｐ型中濃度領域２５を設けることで、第１主面側から第２主面側にかけてｐ型領域２内の不純物濃度分布を緩やかに変化させることができる。このため、ドレイン電圧が印加されてからドレイン電圧が上がり始めるまでの時間を遅くすることができると推測される（図１８の傾斜実施例参照）。これにより、さらに空乏層が拡がりにくくなり、ドレイン電圧が上昇しにくくなるため、ターンオフｄｖ／ｄｔをさらに低くすることができると推測される。

（実施例６）
図２５は、実施例６にかかる半導体装置の不純物濃度分布を示す特性図である。また、図２６は、実施例６にかかる半導体装置における電気的特性を示す特性図である。また、図２７−１、図２７−２は、実施例６にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、図２５に示すように、実施の形態６に従い、ｐ型低濃度領域２４の不純物濃度を、第１主面側から第２主面側にかけて徐々に低くしたプレーナ型ＭＯＳＦＥＴを準備した（以下、第１０実施例とする）。第１０実施例では、ｎ型高濃度領域２１の不純物濃度を７．５×１０¹⁵／ｃｍ³とした。ｎ型低濃度領域２２の不純物濃度を３．０×１０¹⁵／ｃｍ³とした。つまり、ｎ型高濃度領域２１の不純物濃度を、ｎ型低濃度領域２２の不純物濃度の２．５倍とした。ｐ型高濃度領域２３の不純物濃度を１．５×１０¹⁶／ｃｍ³とした。ｐ型低濃度領域２４の不純物濃度を、第１主面側で６．６×１０¹⁵／ｃｍ³、第２主面側で５．４×１０¹⁵／ｃｍ³とし、第１主面側から第２主面側にかけて０．３×１０¹⁵／ｃｍ³ずつ減少する不純物濃度分布とした。ｐ型領域２内の不純物濃度を変更するｐ型領域２の上端からの深さ（以下、濃度変更深さとする）、つまり、ｐ型高濃度領域２３の厚さを５μｍとした。また、ｐ型低濃度領域２４の不純物濃度を、第１主面側で７．２×１０¹⁵／ｃｍ³、第２主面側で４．８×１０¹⁵／ｃｍ³とし、第１主面側から第２主面側にかけて０．６×１０¹⁵／ｃｍ³ずつ減少する不純物濃度分布とし、その他は第１０実施例と同様である第１０−１実施例も準備した。更に、ｎ型高濃度領域２１の不純物濃度を３．６×１０¹⁵／ｃｍ³とし、ｎ型低濃度領域２２の不純物濃度を３．０×１０¹⁵／ｃｍ³とし、ｎ型高濃度領域２１の不純物濃度を、ｎ型低濃度領域２２の不純物濃度の１．２倍とし、ｐ型高濃度領域２３の不純物濃度を７．２×１０¹⁵／ｃｍ³とし、ｐ型低濃度領域２４の不純物濃度を６．０×１０¹⁵／ｃｍ³とし、ｐ型高濃度領域２３の不純物濃度をｐ型低濃度領域２４の不純物濃度の１．２倍として、その他は第１０実施例と同様である第１０−２実施例も準備した。比較として、実施例１と同様に、従来例を準備した。また、ｐ型低濃度領域２４の不純物濃度分布が均一なプレーナ型ＭＯＳＦＥＴを準備した（以下、第１比較例とする）。第１比較例では、ｐ型低濃度領域２４の不純物濃度を６．０×１０¹⁵／ｃｍ³とした。それ以外の構成は、第１０実施例と同様である。そして、各試料において、耐圧およびオン抵抗を測定した。また、各試料において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。なお、図２５では、ネットドーピング（正味のキャリア濃度）で示している。つまり、半導体基板の全面にリンでｎ型領域を形成し、ボロンを導入してｐ型領域を形成しているので、図２５におけるｐ型領域のネットドーピングは、ボロン濃度からリン濃度を差し引いた値である。

図２６に示す結果では、第１０実施例と第１０−１実施例は、従来例に比べてオン抵抗が低くなっている。また、第１０実施例と第１０−１実施例は、第１比較例に比べて耐圧が高くなっている。これにより、オン抵抗と耐圧とのトレードオフ関係は、第１０実施例が最も改善されていることがわかる。また、図２７−１に示す結果より、第１０実施例、第１０−１実施例および第１０−２実施例では、従来例よりもターンオフ損失が低減することがわかる。具体的には、ターンオフｄｖ／ｄｔが例えば１０ｋＶ／μｓのときに、第１０実施例のターンオフ損失は０．１ｍＪ程度となった。従来例のターンオフ損失は０．４ｍＪ程度となった。つまり、第１０実施例では、ターンオフ損失を従来例の１／４程度に低減することができる。これにより、第１０実施例では、オン抵抗と耐圧とのトレードオフ関係と、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係の両方を、ともに従来例よりもよく改善することができることがわかった。また、第１０−１実施例と第１０−２実施例でも従来例よりターンオフ損失が低減されており、オン抵抗と耐圧とのトレードオフ関係と、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係の両方を、ともに従来例よりもよく改善することができることがわかった。

図２７−２は、ｐ型とｎ型の双方の高濃度領域から低濃度領域に変わる深さｙの点を５μｍ〜１２μｍの間で変更した場合のターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を示した特性図である。図２７−２において、ｙを５μｍより深くしていくとターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係がよくなっていくが、１２μｍの場合１０μｍよりもトレードオフ関係がよくない。

（実施例７）
図２８−１および図２８−２は、実施例７にかかる半導体装置における電気的特性を示す特性図である。また、図２９−１および図２９−２は、実施例７にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、実施の形態６に従い、濃度変更深さ（ｎ型高濃度領域２１の厚さ）を１μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍとした、７つのプレーナ型ＭＯＳＦＥＴを準備した（以下、第１１実施例〜第１７実施例とする）。第１１実施例〜第１７実施例では、ｐ型高濃度領域２３の厚さは、それぞれのｎ型高濃度領域２１と同様である。ｎ型高濃度領域２１の不純物濃度を４．５×１０¹⁵／ｃｍ³とした。ｎ型領域１の第１主面側の不純物濃度を３．０×１０¹⁵／ｃｍ³とした。ｐ型高濃度領域２３の不純物濃度を９．０×１０¹⁵／ｃｍ³とし、ｐ型低濃度領域２４の不純物濃度を６．０×１０¹⁵／ｃｍ³とした。それ以外の構成は、実施例６と同様である。また、第１１実施例〜第１７実施例の変形例として、濃度変更深さ（ｎ型高濃度領域２１の厚さ）を１μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍとし、ｎ型高濃度領域２１の不純物濃度を７．５×１０¹⁵／ｃｍ³とし、ｎ型領域１の第１主面側の不純物濃度を３．０×１０¹⁵／ｃｍ³とし、ｐ型高濃度領域２３の不純物濃度を１．５×１０¹⁶／ｃｍ³とし、ｐ型低濃度領域２４の不純物濃度を６．０×１０¹⁵／ｃｍ³とした濃度差２倍の７つのプレーナ型ＭＯＳＦＥＴを準備した（以下、第１１−１実施例〜第１７−１実施例とする）。比較として、実施例１と同様に、従来例を準備した。そして、各試料において、耐圧およびオン抵抗を測定した。また、各試料において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。

図２８−１と図２８−２に示す結果より、第１１実施例〜第１７実施例および第１１−１実施例〜第１７−１実施例では、従来例に比べて、オン抵抗を低減することができることがわかった。また、濃度変更深さを深くするほど、オン抵抗を低くすることができることがわかった。それに対して、第１１実施例〜第１７実施例および第１１−１実施例〜第１７−１実施例では、従来例に比べて、耐圧が低減してしまうことがわかった。また、濃度変更深さを深くするほど、耐圧は低減してしまうことがわかった。また、図２９−１と図２９−２に示す結果より、濃度変更深さを深くするほど、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができることがわかった。しかし、濃度変更深さが深すぎる場合、従来例よりも、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係が悪化してしまうことがわかった。具体的には、第１５実施例と第１５−１実施例の場合に、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を従来例と同程度に実現し、かつ従来例よりも悪化させないことがわかる。このため、濃度変更深さは、ｐ型領域２の厚さの１／２以下とする必要があることがわかった。また、図２８−１と図２８−２および図２９−１と図２９−２に示す結果より、第１２実施例と第１２−１実施例および第１３実施例と第１３−１実施例の場合に、オン抵抗と耐圧とのトレードオフ関係と、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係の両方を、ともに従来例よりもよく改善することができることがわかる。このため、濃度変更深さは、ｐ型領域２の厚さの１／３以下とするのがよい（第１３実施例と第１３−１実施例参照）。望ましくは、ｐ型領域２の厚さの１／８以上１／４以下とするのがよい（第１２実施例と第１２−１実施例参照）。

（実施例８）
図３０は、実施例８にかかる半導体装置におけるターンオフ時の電気的特性を示す特性図である。まず、実施の形態６に従い、ｎ型高濃度領域２１の不純物濃度をｎ型低濃度領域２２の不純物濃度の１．３３倍、１．６７倍、２倍、２．３３倍とした、４つのプレーナ型ＭＯＳＦＥＴを準備した（以下、第１８実施例〜第２１実施例とする）。また、実施例６と同様に、ｎ型高濃度領域２１の不純物濃度をｎ型低濃度領域２２の不純物濃度の２．５倍とした第１０実施例を準備した。そして、各試料において、ターンオフ損失およびターンオフｄｖ／ｄｔを測定した。図３０に示す結果より、ｎ型高濃度領域２１の不純物濃度の、ｎ型低濃度領域２２の不純物濃度に対する割合が高いほど、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができることがわかった。また、第１８実施例〜第２１実施例では、ターンオフ損失とターンオフｄｖ／ｄｔとのトレードオフ関係をほぼ同様に改善することができる。また、第１０実施例において、不純物濃度比を３倍とし、ｐ型低濃度領域２４の不純物濃度を、第１主面側から第２主面側にかけて０．４５×１０¹⁵／ｃｍ³ずつ減少する不純物濃度分布とした実施例で６００Ｖの耐圧を確認した。これらより、ｎ型高濃度領域２１の不純物濃度の、ｎ型低濃度領域２２の不純物濃度に対する割合は、１．２倍以上３倍以下好ましくは２．５倍以下とすることがよいことがわかる。

（実施の形態７）
ＳＪ−ＭＯＳＦＥＴを製造する主な方法としては多段エピ方式とトレンチ埋め込み方式とがある。トレンチ埋め込み方式ではｎエピ層に深掘りトレンチを１回形成してｐ型エピ層を埋め込むだけで並列ｐｎ構造をつくることができるので、多段エピ方式よりも簡便である。

その一方、ＳＪ−ＭＯＳＦＥＴは、導通状態からオフ状態になると並列ｐｎ部が急激に空乏化するため、ターンオフ時のドレイン電圧の時間変化率（ｄｖ／ｄｔ）が大きくなってしまう。つまり、Ｅｏｆｆとｄｖ／ｄｔとのトレードオフは従来ＭＯＳＦＥＴと比較して更なる改善の余地がある。

また、耐圧がピークとなるチャージバランス条件ではアバランシェ時の電流−電圧特性が負性となるためアバランシェ耐量が弱い。これらのことは、多段エピ方式とトレンチ埋め込み方式の製造方式によらず共通する課題である。

以降の実施の形態の製造工程を用いることで、Ｅｏｆｆ−ｄｖ／ｄｔトレードオフを改善できるデバイスを多段エピ方式よりも簡便なトレンチ埋め込み方式でつくることができる。

図３１および図３２は、実施の形態７にかかる半導体装置の製造工程を順に示した断面図である。まず、図３１（ａ）のように、ｎ⁺ドレイン領域４１にｎ型低濃度領域４２と高濃度のｎ型表面領域４３を順に堆積し、表面のマスク酸化膜４４にレジスト４５のパターニングを施す。次に、図３１（ｂ）に示すようにマスク酸化膜４４をエッチングしてｎ型表面領域４３の表面を開口し、さらに図３１（ｃ）に示すように深掘りトレンチエッチングを行い、深掘りトレンチ４６を形成する。次に、図３１（ｄ）に示すように深掘りトレンチ４６内部に低濃度ｐエピ層４７をエピタキシャル成長させ埋め込む。

続いて、図３２（ａ）の工程で低濃度ｐエピ層４７表面をプラズマエッチングなどでエッチバックし、低濃度ｐエピ層４７とｎ型低濃度領域４２の高さとが概ね等しくなるようにする。さらに、図３２（ｂ）に示すように、深掘りトレンチ４６内部に高濃度ｐ層４８をエピタキシャル成長で埋め込み、低濃度ｐエピ層４７表面に高濃度ｐ層４８を形成する。次に、図３２（ｃ）に示すように化学機械研磨（ＣＭＰ）などで表面の平坦化を行う。これより後の工程である図３２（ｄ）は前記実施の形態１のプレーナＭＯＳ構造を形成する工程と同じ工程に従い、最終デバイス形状が得られる。なお、４９がｐベース領域、５０がｎ⁺ソース領域、５１がゲート絶縁膜、５２がゲート電極、５３が層間絶縁膜、５４がソース電極である。図３２（ｄ）の構造では、低濃度ｐエピ層４７とｎ型低濃度領域４２が概ねチャージバランスとなり、ｎ型表面領域４３と高濃度ｐ層４８とが概ねチャージバランスとなっている。第１主面を基準とした全並列ｐｎ層部分の深さに対してｎ型表面領域４３と高濃度ｐ層４８の深さはその１／８以上１／２以下となっている。

以上、説明したように、実施の形態７によれば、Ｅｏｆｆ−ｄｖ／ｄｔトレードオフの改善できるデバイスを埋め込みエピ方式でつくることができるので、多段エピ方式において同様なデバイスを製造した場合よりもプロセスを簡便にすることができる。

（実施の形態８）
図３３は、実施の形態８にかかる半導体装置の製造工程を順に示した断面図である。まず、図３１（ａ）〜（ｄ）と同様な手順で製造を行う。ただし、続く工程ではまず、低濃度ｐエピ層４７表面はエッチバックせずに、図３３（ａ）に示すように深掘りトレンチ４６内部に埋め込んだ低濃度ｐエピ層４７の上に高濃度ｐ層５５を形成する。続いて、図３３（ｂ）に示すように化学機械研磨（ＣＭＰ）などで表面の平坦化を行う。これより後の工程である図３３（ｃ）は前記実施の形態１のプレーナＭＯＳ構造を形成する工程と同じ工程に従い、最終デバイス形状が得られる。つまり、実施の形態８は、実施の形態７において図３２（ａ）に示した低濃度ｐエピ層４７のエッチバックを省いた製造方法であるので、実施の形態７よりも工程を簡便化することができる。

図３３（ｃ）の構造では、低濃度ｐエピ層４７とｎ型低濃度領域４２が概ねチャージバランスとなり、ｎ型表面領域４３と高濃度ｐ層５５とが概ねチャージバランスとなっている。第１主面を基準とした全並列ｐｎ層部分の深さに対してｎ型表面領域４３と高濃度ｐ層５５の深さはその１／８以上１／２以下となっている。

以上、説明したように、実施の形態８によれば、Ｅｏｆｆ−ｄｖ／ｄｔトレードオフの改善できるデバイスを埋め込みエピ方式でつくることができるので、多段エピ方式において同様なデバイスを製造した場合よりもプロセスを簡便にすることができる。

（実施の形態９）
実施の形態７と実施の形態８ではｎ型表面領域４３と高濃度ｐ層４８，５５の深さが概ね等しかったが、アバランシェ耐量を上げるためには高濃度ｐ層４８，５５がｎ型表面領域４３よりも深くなるように形成すればよい。

図３４は、実施の形態９にかかる半導体装置の製造工程を順に示した断面図である。まず、図３１（ａ）〜（ｃ）と同様な手順で製造を行う。続く工程ではまず、図３４（ａ）に示すように深掘りトレンチ４６内部に低濃度ｐエピ層４７をエピタキシャル成長で埋め込む。低濃度ｐエピ層４７は、図３１（ｄ）に比べて埋め込み量を減らしておくのが望ましい。なぜならば、後の工程でのエッチバック量を減らすことができるからである。続く図３４（ｂ）で低濃度ｐエピ層４７表面をプラズマエッチングなどでエッチバックするが、低濃度ｐエピ層４７がｎ型表面領域４３の下端よりも高さが低くなるよう深くエッチバックする。続く図３４（ｃ）では、深掘りトレンチ４６内部に高濃度ｐ層４８をエピタキシャル成長で埋め込み、低濃度ｐエピ層４７表面に高濃度ｐ層４８を形成する。その後、図３４（ｄ）に示すようにＣＭＰなどで表面の平坦化を行う。最終デバイス形状として図３４（ｅ）の構造を得る。

以上、説明したように、実施の形態９では、低濃度ｐエピ層４７とｎ型低濃度領域４２が概ねチャージバランスとなり、ｎ型表面領域４３が対向する高濃度ｐ層４８と概ねチャージバランスとなっている。ただし、実施の形態７とは異なり高濃度ｐ層４８の下端がｎ型表面領域４３の下端よりも深く形成されているため、高濃度ｐ層４８とｎ型低濃度領域４２とが対向している部分がｐリッチとなる。第１主面を基準とした全並列ｐｎ層部分の深さに対してｎ型表面領域４３と高濃度ｐ層４８の深さはその１／８以上１／２以下となっている。このようにすることで、実施の形態７と同様なＥｏｆｆ−ｄｖ／ｄｔトレードオフ改善のみならず、ｐリッチ領域を設けたことによるアバランシェ耐量改善を達成できるデバイスを埋め込みエピ方式でつくることができる。ここで、ある領域に対向する領域とは、ある領域とほぼ同じ深さに位置し、ある領域が隣接している部分をいう（以下、実施の形態１０〜１２においても同様）。

（実施の形態１０）
なお、実施の形態９にかかる半導体装置の製造工程を、実施の形態２にかかる半導体装置を作製する製造方法に当てはめた場合の製造工程の断面図は図３５のようになる。図３５は、実施の形態１０にかかる半導体装置の製造工程を順に示した断面図である。まず、図３１（ａ）〜（ｃ）と同様な手順で製造を行う。次に、図３５（ａ）では図３４（ａ）と同様に、深掘りトレンチ４６内部に低濃度ｐエピ層４７をエピタキシャル成長で埋め込む。続く図３５（ｂ）の工程では低濃度ｐエピ層４７のエッチバックは行わず、低濃度ｐエピ層４７の上に高濃度ｐ層５５を形成する。その後、図３５（ｃ）に示すようにＣＭＰなどで表面の平坦化を行う。最終デバイス形状は図３５（ｄ）のようになる。

以上、説明したように、実施の形態１０は実施の形態９と異なり、第１主面側のｎ型表面領域４３が対向する低濃度ｐエピ層４７と高濃度ｐ層５５の平均濃度と概ねチャージバランスとなっているが、その他は実施の形態９と共通している。実施の形態１０では第１主面を基準とした全並列ｐｎ層部分の深さに対してｎ型表面領域４３と高濃度ｐ層５５の深さはその１／８以上１／２以下となっている。

（実施の形態１１）
実施の形態９において高濃度ｐ層４８を深くする代わりにｎ型表面領域４３と高濃度ｐ層５７の深さが概ね同じになるようにし、高濃度ｐ層５７と低濃度ｐエピ層４７との間に中濃度ｐ層５６を設けてもかまわない。このような構造としたのが、実施の形態１１である。

図３６および図３７は、実施の形態１１にかかる半導体装置の製造工程を順に示した断面図である。まず、図３１（ａ）〜（ｃ）と同様な手順で製造を行う。次に、図３６（ａ）では図３５（ａ）と同様に、深掘りトレンチ４６内部に低濃度ｐエピ層４７をエピタキシャル成長で埋め込む。続く図３６（ｂ）に示すように低濃度ｐエピ層４７のエッチバックを行った後、図３６（ｃ）のように中濃度ｐ層５６をエピタキシャル成長で埋め込む。そして、図３６（ｄ）に示すように中濃度ｐ層５６をエッチバックし、中濃度ｐ層５６上面とｎ型低濃度領域４２の上面とがほぼ同じ高さになるようにする。その後、図３７（ａ）に示すように、深掘りトレンチ４６内部に高濃度ｐ層５７をエピタキシャル成長で埋め込み、中濃度ｐ層５６表面に高濃度ｐ層５７を形成する。そして、図３７（ｂ）に示すようにＣＭＰなどで表面の平坦化を行う。最終デバイス形状は図３７（ｃ）のようになる。

図３７（ｃ）の最終デバイス形状では、低濃度ｐエピ層４７とそれに対向するｎ型低濃度領域４２とが概ねチャージバランスとなり、第１主面側ではｎ型表面領域４３が高濃度ｐ層５７と概ねチャージバランスとなっている。ただし、中濃度ｐ層５６とそれに対向するｎ型低濃度領域４２とが対向している部分がｐリッチとなり、負性抵抗回避によりアバランシェ耐量が改善できるようになっている。第１主面を基準とした全並列ｐｎ層部分の深さに対してｎ型表面領域４３の深さはその１／８以上１／２以下となっている。また、高濃度ｐ層５７と中濃度ｐ層５６の深さは全並列ｐｎ層部分の深さの１／８以上１／２以下となっている。実施の形態９で高濃度ｐ層４８とｎ型低濃度領域４２とが対向している部分は実施の形態１１では中濃度ｐ層５６とｎ型低濃度領域４２とが対向している部分に置き換えられるので、実施の形態１１のｐリッチ化の度合いは実施の形態９よりも低くなり、Ｅｏｆｆ−ｄｖ／ｄｔトレードオフは改善する。

以上、説明したように、実施の形態１１の製造方法では、Ｅｏｆｆ−ｄｖ／ｄｔトレードオフとアバランシェ耐量改善とを同時に達成するデバイスを簡便に製造できる。

（実施の形態１２）
実施の形態１０にかかる半導体装置の製造工程を、実施の形態８にかかる半導体装置の製造工程に用いた場合の製造工程の主要断面図は図３８のようになる。図３８は、実施の形態１２にかかる半導体装置の製造工程を順に示した断面図である。まず、図３１（ａ）〜（ｃ）と同様な手順で製造を行う。次に、図３８（ａ）のように深掘りトレンチ４６内部に低濃度ｐエピ層４７をエピタキシャル成長で埋め込む。さらに、図３８（ｂ）に示すように、低濃度ｐエピ層４７の内部に中濃度ｐ層５８をエピタキシャル成長で埋め込む。続いて、図３８（ｃ）に示すように、低濃度ｐエピ層４７の内部に高濃度ｐ層５９をエピタキシャル成長で埋め込む。その後、図３８（ｄ）に示すようにＣＭＰなどで表面の平坦化を行う。最終デバイス形状は図３８（ｅ）のようになる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ、フリーホイールダイオード）またはショットキーダイオード等にも適用可能である。また、実施の形態３〜実施の形態１２において、実施の形態２と同様に、プレーナゲート構造に代えてトレンチゲート構造を有する構成としてもよい。

以上のように、本発明にかかる半導体装置は、大電力用半導体装置に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。

１ ｎ型領域
２ ｐ型領域
３ ｐベース領域
４ ｎ型表面領域
５ ｐ⁺コンタクト領域
６ ｎ⁺ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ ｎ⁺ドレイン領域
１２ ドレイン電極
２０ 並列ｐｎ層
２１ ｎ型高濃度領域
２２ ｎ型低濃度領域

Claims (20)

1. 第１主面側に設けられた素子活性部と、
   第２主面側に設けられた低抵抗層と、
   前記素子活性部と前記低抵抗層との間に設けられ、第１導電型領域および第２導電型領域が交互に配置された並列ｐｎ層と、
   前記第２導電型領域の前記第１主面側に設けられ、当該第２導電型領域よりも高い不純物濃度を有する第２導電型ベース領域と、
   前記第１導電型領域の前記第１主面側に設けられ、前記第２導電型ベース領域の前記第２主面側の端部よりも当該第２主面側に位置し、当該第１導電型領域の当該第２主面側の不純物濃度よりも高い不純物濃度を有する第１導電型高濃度領域と、
   を備えることを特徴とする半導体装置。
2. 前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域のうち、当該第１導電型高濃度領域を除く領域の１．２倍以上３倍以下の不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１導電型領域の前記第１主面側に設けられ、前記第１導電型高濃度領域の前記第１主面側の端部に接する第１導電型表面領域を、さらに備えることを特徴とする請求項１に記載の半導体装置。
4. 前記第１導電型表面領域は、前記第２導電型ベース領域と同じ深さ、または前記第２導電型ベース領域よりも前記第１主面側に浅く設けられていることを特徴とする請求項３に記載の半導体装置。
5. 前記第１導電型表面領域は、前記第１導電型高濃度領域よりも高い不純物濃度を有することを特徴とする請求項３に記載の半導体装置。
6. 前記第１導電型高濃度領域は、前記第１導電型表面領域も含めて、前記第２導電型ベース領域の第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域のうち、当該第１導電型高濃度領域を除く領域の１．２倍以上３倍以下の不純物濃度を有することを特徴とする請求項３に記載の半導体装置。
7. 前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域の厚さの１／３以下の厚さを有することを特徴とする請求項１に記載の半導体装置。
8. 前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域の厚さの１／８以上１／４以下の厚さを有することを特徴とする請求項１に記載の半導体装置。
9. 前記第１導電型高濃度領域は、前記第２導電型領域のうち当該第１導電型高濃度領域の隣接する領域の１．２倍以上３倍以下の不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
10. 前記第２導電型領域のうち、前記第２主面側の不純物濃度よりも高い不純物濃度を有する前記第１主面側の第２導電型高濃度領域を、さらに備えることを特徴とする請求項１に記載の半導体装置。
11. 前記第１導電型高濃度領域は、前記第２導電型ベース領域の前記第２主面側の端部から前記第２導電型領域の第２主面側の端部までの深さに位置する前記第１導電型領域のうち、当該第１導電型高濃度領域を除く領域の１．５倍以上３倍以下の不純物濃度を有することを特徴とする請求項１０に記載の半導体装置。
12. 前記第２導電型高濃度領域は、前記第２導電型領域の厚さの１／８以上１／２以下の厚さを有することを特徴とする請求項１０に記載の半導体装置。
13. 前記第２導電型高濃度領域は、前記第１導電型高濃度領域と同じ厚さを有することを特徴とする請求項１０に記載の半導体装置。
14. 前記第２導電型領域のうち前記第２導電型高濃度領域を除く領域は、前記第１導電型領域のうち前記第１導電型高濃度領域を除く領域と同じ不純物量を有することを特徴とする請求項１０に記載の半導体装置。
15. 前記第２導電型領域のうち前記第２導電型高濃度領域を除く領域は、前記第１主面側から前記第２主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする請求項１０に記載の半導体装置。
16. 前記第１導電型高濃度領域および前記第２導電型高濃度領域が、前記第１主面側から前記第２主面側にかけて、不純物濃度が徐々に低くなっていることを特徴とする請求項１０に記載の半導体装置。
17. 前記第２導電型高濃度領域は、前記第１導電型高濃度領域の前記第２主面側の端部よりも当該第２主面側に深く設けられていることを特徴とする請求項１０に記載の半導体装置。
18. 前記第２導電型高濃度領域のうち、前記第１導電型高濃度領域の前記第２主面側の端部よりも当該第２主面側に深く設けられている領域は、当該領域の隣接する前記第１導電型領域よりも高い不純物濃度を有し、かつ当該第２導電型高濃度領域よりも低い不純物濃度を有することを特徴とする請求項１７に記載の半導体装置。
19. 前記第２導電型高濃度領域のうち、前記第１導電型高濃度領域の前記第２主面側の端部よりも当該第２主面側に深く設けられている領域は、当該領域の隣接する前記第１導電型領域の１．２倍以上の不純物濃度を有することを特徴とする請求項１７に記載の半導体装置。
20. 前記第１導電型領域および前記第２導電型領域の平面形状は、ストライプ状、六方格子状または正方状であることを特徴とする請求項１〜１９のいずれか一つに記載の半導体装置。

Images