KR100378917B1 - 반도체장치 - Google Patents

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Abstract

반도체장치(X1)는, 반도체 칩(3)과, 이 반도체 칩(3)의 한 쪽의 극에 접속된 제1리드(1)와, 상기 반도체 칩(3)의 다른 쪽의 극에 접속된 제2리드(2)와, 상기 반도체 칩(3)과 제1리드(1)의 내부단자(10) 및 제2리드(2)의 내부단자(20)를 봉입하는 수지패키지(4)를 포함하고 있다. 상기 수지패키지(4)는, 제1∼제4의 측면(41∼44)과, 상면(47)과, 저면(45)을 가진다. 상기 제1 및 제2리드(1, 2)의 각각은, 상기 수지패키지(4)의 제1의 측면(41) 및 저면(45)을 따라 뻗은 절곡된 적어도 1개의 외부단자(11, 21)를 가지고 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
첨부하는 도면 중, 도 29 및 도 30은, 종래의 전형적인 수지패키지형의 반도체장치를 나타낸다.
이 반도체장치(Y)는, 금속판을 펀칭하여 얻어지는 리드프레임으로 제조된, 이른바 프레임형의 발광다이오드(LED)로서 구성된 것이다.
구체적으로는, 상기 발광다이오드(Y)는, 내부단자(10, 20)와 외부단자(11, 21)를 각각 갖는 리드(1, 2)와, 한 쪽 리드(1)의 내부단자(10)에 탑재한 반도체 칩(발광소자)(3)과, 이 발광소자(3)의 상면(30)을 다른 쪽의 리드(20)에 접속시키기 위한 와이어(W)와, 상기 양 리드(1, 2)의 내부단자(10, 20), 발광소자(3) 및 와이어(W)를 봉입(封入)하기 위한 수지패키지(4)를 구비하고 있다.
수지패키지(4)는, 발광소자(3)의 바로 위가 반구형의 볼록렌즈(46)가 되도록 형성되어 있다.
각 외부단자(11, 21)는, 각각이 크랭크 형상으로 굴곡 되며, 그 선단부(11a,21a)가 수지패키지(4)의 저면(45)과 동일한 높이의 면이 되도록 구성되어 있다.
이와 같이 구성된 발광다이오드(Y)는, 회로기판 등의 실장대상(5)에 면 실장 되어 각종의 광원, 예를 들면 광센서의 발광부 등으로서 사용된다.
상기 발광다이오드(Y)를 면 실장하는 경우에는, 이른바 땜납 리플로우법(re-flow method)이 일반적으로 채용되고 있다.
이 땜납 리플로우법에 의한 발광다이오드(Y)의 실장은, 예를 들면 각 외부단자(11, 21)의 선단부(11a, 21a)에 크림(cream)땜납을 미리 도포 해 두고, 각 선단부(11a, 21a)와 실장대상(5)의 단자패드(50)를 대응시켜서 발광다이오드(Y)를 실장대상(5)에 위치 결정하여 탑재시킨 상태로 리플로우 로(re-flow furnace)에 반입하는 것에 의해 실행된다.
이 리플로우 로에서는, 땜납 페이스트가 200℃정도까지 가열되어 재용융 되는 바, 용융된 땜납을 고화(固化)시키면 발광다이오드(Y)가 실장대상(5)에 실장 고정된다.
그러나, 상기한 발광다이오드(Y)에서는, 이것을 실장대상(5)에 실장 할 때의 실장 개소가 각 외부단자(11, 21)의 선단부(11a, 21a)만이기 때문에, 발광다이오드(Y)의 실장자세가 일의적(一義的)으로 정해져 버린다.
즉, 발광소자(3)의 상면(30)이 발광 면으로 되어 있는 경우에는, 실장대상(5)의 상방을 향해 광을 발사하도록 하는 방법밖에는 발광다이오드(Y)를 실장할 수가 없고, 실장대상(5)에 대하여 평행으로 광을 발사하도록 발광다이오드(Y)를 실장할 수가 없다.
따라서, 실장대상(5)에 대하여 평행으로 광을 발사하도록 하기 위해서는, 발광면이 수지패키지(4)의 저면(45)에 대하여 수직형상으로 된 별개의 발광다이오드가 필요하게 된다.
이와 같이, 종래의 발광다이오드에 있어서는, 광을 발사해야할 방향에 따라, 발광다이오드를 구분 사용할 필요가 있어 불편하다.
이와 같은 문제는, 반도체 칩(3)으로서 수광소자가 채용되어 포토다이오드나 포토트랜지스터로서 구성된 반도체장치에 있어서도 동일하게 발생할 수가 있다.
본 발명은, 회로기판 등의 실장 대상에 대하여 면(面)실장 가능하게 된 수지패키지형의 반도체장치에 관하고, 더욱 상세하게는 광센서의 발광부 또는 수광부로서 매우 적당하게 사용되는 반도체장치에 관한 것이다.
도 1은, 본 발명의 제1의 실시예의 반도체장치를 나타내는 사시도.
도 2는, 도 1의 Ⅱ-Ⅱ선을 따라서 절단한 단면도.
도 3은, 상기 반도체장치의 평면투시도.
도 4는, 상기 반도체장치의 저면도.
도 5는, 상기 반도체장치의 제조에 사용되는 리드프레임의 평면도.
도 6은, 와이어본딩 공정을 설명하기 위한 도면.
도 7은, 수지패키지 공정을 설명하기 위한 단면도.
도 8은, 상기 반도체장치의 외부단자를 절곡하고 있지 않은 중간품의 상태를 나타내는 사시도.
도 9는, 도 8의 반도체장치의 외부단자가 될 부위를 아래쪽으로 절곡시킨 상태를 나타내는 사시도.
도 10은, 도 9의 반도체장치의 외부단자가 될 부위를 다시 한번 더 절곡시킨 상태를 나타내는 사시도.
도 11은, 도 10의 반도체장치의 외부단자가 될 부위를 다시 한번 더 절곡 시킨 상태를 나타내는 사시도.
도 12는, 도 1의 반도체장치를 회로기판에 실장한 상태를 나타내는 측면도.
도 13은, 본 발명의 제2 실시예의 반도체장치를 나타내는 사시도.
도 14는, 도 13에 나타낸 반도체장치를, 실장대상(회로기판 등)에 실장한 상태를 나타내는 측면도.
도 15는, 도 14의 XV-XV선에 따라 절단한 단면도.
도 16은, 본 발명의 제3 실시예의 반도체장치를 나타내는 사시도.
도 17은, 본 발명의 제4 실시예의 반도체장치를 나타내는 사시도.
도 18은, 도 17에 나타낸 반도체장치의 평면투시도.
도 19는, 본 발명의 제5 실시예의 반도체장치를 나타내는 사시도.
도 20은, 본 발명의 제6 실시예의 반도체장치를 나타내는 사시도.
도 21은, 도 20에 나타낸 반도체장치의 평면투시도.
도 22는, 본 발명의 제7 실시예의 반도체장치를 나타내는 사시도.
도 23은, 도 21에 나타낸 반도체장치의 변형예를 나타내는 사시도.
도 24는, 본 발명의 제8 실시예의 반도체장치를 나타내는 사시도.
도 25는, 본 발명의 제9 실시예의 반도체장치를 나타내는 사시도.
도 26은, 본 발명의 제10 실시예의 반도체장치를 나타내는 사시도.
도 27은, 도 26에 나타낸 반도체장치의 평면투시도.
도 28은, 본 발명의 제11 실시예의 반도체장치를 나타내는 사시도.
도 29는, 종래의 반도체장치의 일예를 나타내는 사시도.
도 30은, 종래의 반도체장치를 회로기판 등의 실장대상물에 실장한 상태의 단면도.
본 발명의 목적은, 상기한 문제를 해결할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 제1의 측면에 의하면, 반도체 칩과, 이 반도체 칩의 한 쪽의 극에 접속된 제1리드와, 상기 반도체 칩의 다른 쪽의 극에 접속된 제2리드와, 상기 반도체 칩과 제1리드의 내부단자 및 제2리드의 내부단자를 봉입하는 수지패키지를 구비하며, 상기 수지패키지는, 제1∼제4의 측면과, 상면과, 저면을 가지고 있으며, 상기 제1 및 제2리드의 각각은, 상기 수지패키지의 제1∼제4의 측면 중 동일한 측면 및 저면에 따라 적어도 1개의 외부단자를 가지고 있는 반도체장치가 제공된다.
이상의 구성에 의하면, 수지패키지의 적어도 하나의 측면과 저면에 각각 양극/음극 쌍이 형성되게 된다.
이 때문에, 회로기판 등의 실장대상에 반도체장치를 실장 할 때에, 상기 측면 및 저면의 어느 곳에도, 실장 면으로서 선택할 수 있다.
본 발명의 한 실시형태에 의하면, 상기 제1리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면을 따라 뻗는 드롭(drop)부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면을 따라 뻗는 라이저(riser)부를 가지고 있으며, 상기 제2리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면을 따라 뻗는 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 패키지의 제3의 측면과는 반대의 제4의 측면을 따라 뻗는 라이저부를 가지고 있다.
본 발명의 다른 실시형태에 의하면, 상기 제1리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면을 따라 뻗는 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면을 따라 뻗는 라이저부를 가지고 있으며, 상기 제2리드의 외부단자는 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면과는 반대의 제2의 측면을 따라 뻗는 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면을 따라 뻗는 라이저부를 가지고 있다.
본 발명의 또 다른 실시형태에 의하면, 상기 제1리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제3의 측면을 따라 뻗는 드롭(drop)부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면을 따라 뻗는 라이저부를 가지고 있으며, 상기제2리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제3의 측면을 따라 뻗는 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 수지패키지의 제1의 측면과는 반대의 제2의 측면을 따라 뻗는 라이저부를 가지고 있다.
본 발명의 또 다른 실시형태에 의하면, 상기 제1리드의 외부단자는 두 개의 분기부를 가지고 있으며, 그 가운데의 한쪽의 분기부는 상기 수지패키지의 제1의 측면과 저면을 따라 절곡되어 있고, 상기 제2리드의 외부단자는 두 개의 분기부를 가지고 있으며, 그 중의 한쪽의 분기부는 상기 수지패키지의 제1의 측면과 저면을 따라 절곡되어 있다.
이 경우, 상기 제1리드의 외부단자의 다른 쪽의 분기부는, 상기 수지패키지의 제1의 측면을 따라 뻗으며, 제3의 측면을 넘어 돌출하고 있고, 상기 제2리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면을 따라 뻗으며, 제3의 측면과 반대의 제4의 측면을 넘어서 돌출하고 있다.
혹은, 상기 제1리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면과 제3의 측면을 따라 절곡되어 있으며, 상기 제2리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면을 따름과 동시에, 제3의 측면과는 반대의 제4의 측면을 따라 절곡되어 있다.
본 발명의 또 다른 실시형태에 의하면, 상기 제1리드의 외부단자는 두 개의 분기부를 가지고 있으며, 그 중 한쪽의 분기부는 상기 수지패키지의 제1의 측면과 저면을 따라 절곡되어 있고, 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면과제3의 측면을 따라 절곡되어 있으며, 상기 제2리드의 외부단자는 두 개의 분기부를 가지고 있고, 그 중 한 쪽의 분기부는 상기 수지패키지의 제1의 측면과는 반대의 제2의 측면과 저면을 따라 절곡되어 있으며, 다른 쪽의 분기부는 상기 수지패키지의 제2의 측면과 제3의 측면을 따라 절곡되어 있다.
본 발명의 또 다른 실시형태에 의하면, 상기 제1리드의 외부단자는 두 개의 분기부를 가지고 있으며, 그 중 한 쪽의 분기부는 상기 수지패키지의 제3의 측면과 저면을 따라 절곡되어 있고, 상기 제2리드의 외부단자는 두 개의 분기부를 가지고 있으며, 그 중 한쪽의 분기부는 상기 수지패키지의 제3의 측면과 저면을 따라 절곡 되어 있다.
이 경우, 상기 제1리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제3의 측면을 따라 뻗으며, 제1의 측면을 넘어서 돌출하고 있고, 상기 제2리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제3의 측면을 따라 뻗어 제1의 측면과 반대의 제2의 측면을 넘어서 돌출하고 있다.
혹은, 상기 제1리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제3의 측면과 제1의 측면을 따라 절곡되어 있으며, 상기 제2리드의 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 제3의 측면을 따름과 동시에, 제1의 측면과는 반대의 제2의 측면을 따라 절곡되어 있다.
바람직하게는, 상기 반도체 칩은, 상기 제1리드의 내부단자 위에 탑재되어 있으며, 상기 제2리드의 내부단자는 와이어를 통해서 상기 반도체 칩에 접속되어 있다.
또한, 상기 제2리드의 내부단자와 상기 와이어의 접속 개소를 상기 수지패키지의 길이방향의 대략 중앙에 위치하도록 하면 특히 유리하다.
또, 상기 반도체 칩이 발광소자 또는 수광소자인 경우는, 상기 수지패키지의 상면은 상기 반도체 칩에 대응하는 개소에 볼록렌즈부를 구비하고 있어도 좋다.
본 발명의 제2의 측면에 의하면, 반도체 칩과, 이 반도체 칩을 봉입시키는 수지패키지와, 상기 수지패키지의 외부에 있어서 상기 반도체 칩에 전기적으로 접속된 4개의 외부단자를 구비하며, 상기 수지패키지는, 4개의 측면과, 상면과, 저면을 갖고, 상기 외부단자는 상기 수지패키지의 저면측의 4개의 모서리부에 각각 배치되어 있으며, 상기 각 외부단자는, 상기 수지패키지의 선택된 측면 및 저면을 따라 뻗어 있는 반도체장치가 제공된다.
본 발명의 제2 측면의 한 실시형태에서는, 상기의 각 외부단자는, 상기 수지패키지의 상기 선택된 측면을 따라 뻗는 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면을 따라 뻗는 저면부와, 상기 저면부로부터 상기 선택된 측면에 인접하는 상기 수지패키지의 다른 측면을 따라 뻗는 라이저부를 가지고 있다.
본 발명의 제2의 측면의 다른 실시형태에서는, 상기 각 외부단자는 2개의 분기부를 가지고 있으며, 그 중 한 쪽의 분기부는 상기 수지패키지의 상기 선택된 측면과 저면을 따라 절곡되어 있다.
이 경우, 상기 각 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 상기 선택된 측면을 따라 뻗으며, 그 선택된 측면에 인접하는 측면을 넘어서 돌출하고 있다. 혹은, 상기 각 외부단자의 다른 쪽의 분기부는 상기 수지패키지의 상기 선택된 측면과 그것에 인접하는 측면을 따라 절곡되어 있다.
바람직하게는, 상기 4개의 외부단자 중 2개는 제1의 내부단자에 의해 접속되어 있으며, 나머지 2개의 외부단자는 제2의 내부단자에 의해 접속되어 있고, 상기 반도체 칩은 상기 제1의 내부단자 위에 탑재되어 있으며, 상기 제2의 내부단자는 와이어를 통해서 상기 반도체 칩에 접속되어 있다.
또, 상기 제2의 내부단자와 상기 와이어의 접속 개소를 상기 수지패키지의 길이방향의 대략 중앙에 위치시키는 것이 특히 유리하다.
또한, 상기 반도체 칩이 발광소자 또는 수광소자인 경우, 상기 수지패키지의 상면은 상기 반도체 칩에 대응하는 개소에 볼록렌즈를 구비하고 있어도 좋다.
본 발명의 제3의 측면에 의하면, 반도체 칩과, 이 반도체 칩의 한 쪽의 극에 접속된 제1리드와, 상기 반도체 칩의 다른 쪽의 극에 접속된 제2리드와, 상기 반도체 칩, 제1리드의 내부단자 및 제2리드의 내부단자를 봉입하는 수지패키지를 구비하며, 상기 수지패키지는, 상기 반도체 칩은 상기 제1리드의 내부단자 위에 탑재되어 있으며, 상기 제2리드의 내부단자는 와이어를 통해 상기 반도체 칩에 접속되어 있으며, 상기 와이어는, 상기 수지패키지의 1개의 측면에 평행으로 뻗어있으며, 상기 제1 및 제2리드의 각각은, 각각의 내부단자로부터 상기 1개의 측면을 통해 상기 수지패키지의 외부로 도출된 적어도 1개의 외부단자를 가지고 있으며, 상기 제2리드의 내부단자와 상기 와이어와의 접속 개소는 상기 수지패키지의 평면으로 보아 거의 중앙에 위치하고 있는 반도체장치가 제공된다.
본 발명의 제3의 측면의 매우 적당한 실시형태에서는, 상기 반도체 칩은, 발광소자 또는 수광소자이며, 상기 수지패키지의 상면은 상기 반도체 칩에 대응하는 개소에 볼록렌즈부를 구비하고 있다.
또, 상기 제1리드의 내부단자는 상기 반도체 칩을 탑재하기 위해 상기 제2리드를 향해서 돌출하는 귀(耳)부를 구비하고 있으며, 상기 제2리드의 내부단자는 상기 와이어와의 접속을 행하기 위해 상기 제1리드를 향해 돌출하는 귀부를 구비하고 있다.
본 발명의 다른 목적, 특징 및 이점은, 다음에 첨부도면을 기초로 하여 설명하는 적당한 실시예에 의하여 명백해 질 것이다.
다음에, 본 발명에 적절한 실시예를, 첨부도면을 참조하여 구체적으로 설명한다.
도 1∼4는, 본 발명의 제1의 실시예에 있어서의 반도체장치를 나타내고 있다.
또한, 이들 도면(및 도5∼28)에 있어서, 종래의 반도체장치(도29 및 30 참조)와 동일하거나 유사한 요소에는 동일한 부호를 부여하고 있다.
도 1∼4에 나타내는 바와 같이, 상기 반도체장치(X1)는, 금속판을 펀칭 등으로 형성하여 얻어지는 리드프레임으로 제조된 것이며, 본 실시예에서는, 발광다이오드로서 구성되어 있다.
상기 반도체장치(X1)는, 반도체 칩으로서의 발광소자(3)가 실장되는 제1리드(1)(도3 및 도4참조)와, 상기 발광소자(3)의 상면(30)과 와이어(W)를 통해 전기적으로 도통되는 제2리드(2)와, 상기 발광소자(3) 및 와이어(W)를 봉입하도록 하여 직방체 형상으로 형성된 수지패키지(4)를 구비하여 대략 구성되어 있다.
상기 제1리드(1)는, 상기 수지패키지(4)내에 봉입된 내부단자(10)와, 상기수지패키지(4)의 외부에 있어서 굴곡 형성된 외부단자(11, 12)를 갖고 있다.
상기 내부단자(10)는, 상기 수지패키지(4)의 제1의 측면(41) 및 제2의 측면(42) 사이에 있어서, 상기 수지패키지(4)의 저면(45)에 대하여 평행으로 뻗는 본체부(10a)를 가지고 있다.
이 본체부의 중앙부로부터 상기 수지패키지(4)의 중심을 향해 돌출하도록 하여 귀부(10b)가 형성되어 있다.
이 귀부(10b)와 상기 본체부(10a)의 일부에 의해 다이본딩 영역이 구성되어 있다.
이 다이본딩 영역은 상기 수지패키지(4)의 제3의 측면(43)측으로 편위된 위치에 설치되어 있다.
그 결과, 상기 다이본딩 영역에 실장되는 상기 발광소자(3)도 상기 제3의 측면(43)측으로 치우쳐 위치하게 되는 것이다.
상기 각 외부단자(11, 12)는, 상기 내부단자(10)의 양 단부에서 각각 연속하여 형성되어 있다.
상기 각 외부단자(11, 12)는, 상기 수지패키지(4)의 제1의 측면(41) 또는 제2의 측면(42)을 따라 각각 아래쪽으로 뻗는 드롭부(11a, 12a)와, 이 드롭부(11a, 12a)로부터 연속하여 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(11b, 12b)와, 이 저면부(11b, 12b)로부터 제3의 측면(43)을 따라 상방으로 뻗는 라이저부(11c, 12c)를 구비하고 있다.
즉, 상기 외부단자(11, 12)에 의해, 상기 수지패키지(4)의 저면(45)측의 2개의 모서리부를 에워싸고 있다.
상기 제2리드(2)는, 상기 수지패키지(4)내에 봉입된 내부단자(20)와, 상기 수지패키지(4)의 외부에 있어서 굴곡 형성된 외부단자(21, 22)를 가지고 있다.
상기 내부단자(20)는, 상기 수지패키지(4)의 제1의 측면(41) 및 제2의 측면(42) 사이에 있어서, 상기 수지패키지(4)의 저면(45)에 대하여 평행으로 뻗도록 하며, 또한 상기 제1리드(1)의 내부단자(10)와 평행이 된 본체부((20a)를 가지고 있다.
이 본체부(20a)의 중앙부로부터는, 상기 제1리드(1)의 내부단자(10)측으로 돌출하도록 귀부(20b)가 형성되어 있으며, 이 귀부(20b)는, 예를 들면, 금 등으로 이루어지는 와이어(W)를 통해 상기 발광소자(3)의 상면과 연계시키기 위한 와이어본딩 영역으로 되어있다.
이 와이어본딩 영역은, 상기 수지패키지(4)의 폭 방향 중앙부에 위치하고 있다.
또, 상기 와이어(W)와 상기 귀부(20b)의 접속부위는, 상기 수지패키지(4)의 폭 방향 및 길이방향의 대략 중앙부에 위치한다.
상기 각 외부단자(21, 22)는, 상기 제2의 내부단자(20)의 각 단부로부터 연속하여 형성되어 있다.
또, 상기 각 외부단자(21, 22)는, 상기 수지패키지(4)의 제1의 측면(41) 또는 제2의 측면(42)을 따라 각각 아래쪽으로 뻗는 드롭부(21a, 22a)와, 이 드롭부(21a, 22a)로부터 상기 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(21b,22b)와, 이 저면부(21b, 22b)로부터 제4의 측면(44)을 따라 상방으로 뻗는 라이저부(21c, 22c)를 구비하고 있다.
상기 제2리드(2)의 외부단자(21, 22)에 의해, 상기 수지패키지(4)의 저면(45)측의 나머지 2개의 모서리부가 에워싸인 구성으로 되어 있다.
이와 같이, 상기 수지패키지(4)에 있어서의 저면(45)측의 모든 모서리부는, 상기 제1 및 제2리드(1, 2)의 외부단자(11, 12, 21, 22)에 의해 실질적으로 보호되어 있다.
상기 수지패키지(4)는, 후술하는 금형의 성형 등에 의해 전체적으로는 직방체 형상으로 형성되어 있으나, 상방으로 돌출하는 반구형상의 볼록렌즈부(46)를 가지고 있다.
이 볼록렌즈부(46)는, 그 정상부가 발광소자(3)의 직상에 위치하도록 하여 형성되어 있으며, 발광소자로부터 발사된 광이 사방으로 확산되지 않도록 이루어져 있다.
상기 발광소자(3)는, 상기 수지패키지(4)의 중심으로부터 제3의 측면(43)측으로 편위되어 형성되어 있다.
이 때문에, 상기 발광소자(3)의 직상에 설치된 볼록렌즈(46)도 상기 수지패키지(4)의 제3의 측면(43)측으로 편위되게 위치하고, 상기 수지패키지(4)의 상면에 있어서의 제4의 측면(44)측에는 비교적 큰 평탄한 면이 확보되어 있다.
이와 같이 구성된 반도체장치(X1)에서는, 도 1에 잘 나타내고 있는 바와 같이, 상기 수지패키지(4)의 제1의 측면(41)에는, 제1리드(1)에 있어서의외부단자(11)의 드롭부(11a)와 제2리드(2)에 있어서의 외부단자(21)의 드롭부(21a)가 위치하고 있다.
이 때문에, 상기 제1의 측면(41)을 회로기판 등의 실장대상에 대한 실장면으로 할 수가 있다.
또, 도 3 및 도 4에 잘 나타내고 있는 바와 같이, 상기 수지패키지(4)의 제2의 측면(42)에도, 제1리드(1)에 있어서의 외부단자(12)의 드롭부(12a)와 제2리드(2)에 있어서의 외부단자(22)의 드롭부(22a)가 위치하고 있기 때문에, 제2의 측면(42)도 실장면으로 할 수가 있다.
또한, 도 4에 잘 나타내고 있는 바와 같이, 상기 수지패키지(4)의 저면(45)에는, 상기 외부단자(11, 12, 21, 22)의 저면부(11b, 12b, 21b, 22b)가 각각 형성되어 있기 때문에, 저면(45)도 실장면으로 할 수가 있다.
다음에, 상기 구성의 반도체장치(X1)의 제조방법에 관하여, 도 5∼11을 참조하면서 간단하게 설명한다.
반도체장치(X1)의 제조에는, 도 5에 나타내는 바와 같은 리드프레임(6)이 사용된다.
이 리드프레임(6)은, 동이나 철 혹은 니켈 등의 금속판의 펀칭 등에 의해 얻어지는 것이며, 평행으로 뻗는 한 쌍의 사이드밴드(60)를 가지고 있다.
이들 사이드밴드(60)를 걸치게 하여 제1 및 제2의 크로스부재(61a, 61b)로 이루어지는 크로스부재 쌍(61)이 등거리 간격마다 형성되어 있으며, 각 쌍의 크로스부재(61a, 61b)는 상기 각 사이드밴드(60)쪽의 부위에 있어서 서포트부재(62)에의해 연결되어 있다.
또, 각 크로스부재 쌍(61)에 있어서의 제1의 크로스부재(61a)는, 인접하는 크로스부재 쌍(61)의 제2의 크로스부재(61b)와 2개의 타이바(tie bar)(63)에 의해 각각 연결되어 있다.
상기 크로스부재 쌍(61) 및 상기 서포트부재(62)에 의해 에워싸이는 직사각형 영역에는, 제1의 크로스부재(61a)측으로부터 제2의 크로스부재(61b)측으로 돌출하도록 하여 귀부(10b)가, 또한, 이 귀부(10b)에 대치하도록 하여 제2의 크로스부재(61b)측으로부터 제1의 크로스부재(61a)측으로 돌출하는 귀부(20b)가 각각 펀칭으로 형성되어 있다.
반도체장치(X1)의 제조에 있어서는, 상기 리드프레임(6)의 각 제1의 크로스부재(61a)에 있어서의 상기 귀부(10b)에 도전성 페이스트 등을 통해 반도체 칩(3)(가상선으로 에워싼 영역 H로 나타내는)이 실장된다.
상술한 바와 같이 상기 반도체장치(X1)가 발광다이오드로서 구성되는 경우에는, 반도체 칩(3)으로서는 발광다이오드 칩 등의 발광소자가 사용된다.
또, 상기 반도체장치(X1)가 포토다이오드로서 구성되는 경우에는, 상기 반도체 칩(3)으로서는 포토다이오드 칩 등의 수광소자 등이 사용된다.
물론, 용도에 따라 예시한 것 이외의 반도체 칩을 적절하게 실장하여도 좋다.
다음으로, 상기 반도체 칩(3)의 상면(30)(도 2참조)과 제2의 크로스부재(61b)를 와이어(w)에 의해 접속시킨다.
이 와이어(W)에 의한 접속은, 상기 반도체 칩(3)의 상면(30)에 대하여 행해지는 1차 본딩과 제2의 크로스부재(61b)에 대하여 행해지는 2차 본딩으로 이루어진다.
도 6에 나타내는 바와 같이, 1차 본딩은, 모세관(7)의 선단부로부터 와이어(W)의 선단부를 돌출시켜 놓고, 이 부위를 용융시켜 볼 상태로 하고, 이것을 상기 반도체 칩(3)의 상면에 압박하는 것에 의해 행해진다.
2차 본딩은, 상기 모세관(7)의 선단부로부터 와이어(W)를 끌어내면서 다른 쪽의 크로스부재(61b)의 귀부(20b)(와이어본딩 영역)까지 상기 모세관(7)을 이동시켜 와이어(W)를 압착시키는 것에 의해 행해진다.
또한, 와이어본딩을 실시함에 있어서, 상기 리드프레임(6)을 지지대(8) 위에서 가열시켜도 좋고, 또, 2차 본딩을 실시할 때에 초음파를 공급하여도 좋다.
이어서, 소정의 금형을 사용하여 상기 리드프레임(6)에 있어서, 수지패키지(4)(도 5에 있어서, 가상선으로 에워싸인 영역 P로 표시)를 형성한다.
즉, 도 7에 나타내는 바와 같이, 먼저, 상하의 각 금형(9A, 9B)에 의해 형성되는 캐버티(cavity)(90)내에 상기 반도체 칩(3)을 수용한 상태로 상기 리드프레임(6)을 끼워 지지하도록 금형을 체결한다.
그리고, 상기 캐버티(90)에 용융한 에폭시수지 등의 열경화성수지를 주입하며, 주입수지가 경화한 후에 금형을 틀 개방하는 것에 의하여 수지패키지(4)가 형성된다. 이때, 볼록렌즈부(46)도 동시에 형성된다.
상기 반도체장치(X1)가 발광다이오드로서 구성되는 경우에는, 상기 수지패키지(4)를 형성하는 재료로서는 투명성이 높은 수지, 예를 들면, 에폭시수지 등이 적절히 채용된다.
또, 반도체 칩(3)으로서 포토다이오드 칩이나 포토트랜지스터 칩 등의 수광소자를 채용하는 경우에도, 상기 수지패키지(4)를 형성하는 재료로서는, 투명성이 높은 에폭시수지 등이 적당하게 채용된다.
그러나, 발광이나 수광을 하지 않는 반도체장치의 경우에는, 반드시 투명성이 높은 수지에 의해 상기 수지패키지(4)를 형성할 필요는 없으며, 상기 볼록렌즈부(46)를 설치할 필요도 없다.
또, 수광소자로서 적외광을 선택적으로 수광할 수 있는 것을 사용하는 경우에는, 적외광을 선택적으로 투과시키는 흑색의 수지에 의해 상기 수지패키지(4)를 형성하는 것이 바람직하다.
수지패키지(4)가 형성된 후에, 리드프레임(6)을 소정의 절단선(도 5에 있어서, 1점 사슬선으로 나타내는)을 따라서 절단함으로서, 도 8에 나타내는 바와 같은 반도체장치의 중간품(Y)을 얻게된다.
이 중간품(Y)은, 상기 수지패키지(4)의 제1의 측면(41) 및 제2의 측면(42)으로부터 외부단자(11, 12, 21, 22)가 될 부위(11A, 12A, 21A, 22A)가 각각 L자 형상으로 돌출한 것과 같은 구성을 하고 있다.
그리고, 이 중간품(Y)에 있어서의 상기 각 L자형상의 부위(11A, 12A, 21A, 22A)가 절곡되어, 도 1에 나타낸 바와 같은 반도체장치(X1)로 된다.
구체적으로는, 먼저 도 9에 나타내는 바와 같이, 상기 각 L자형상의부위(11A, 12A, 21A, 22A)를 상기 수지패키지(4)의 제1 및 제2의 측면(41, 42)을 따라서 아래쪽으로 절곡시킨다.
이에 의해, 각 외부단자(11, 12, 21, 22)의 드롭부(11a, 12a, 21a, 22a)가 형성된다.
다음으로, 도 10에 나타내는 바와 같이, 상기 각 부위(11A, 12A, 21A, 22A)를 상기 수지패키지(4)의 저면(45)을 따라 다시 절곡하여, 각 외부단자(11, 12, 21, 22)의 저면부(11b, 12b, 21b, 22b)를 형성한다.
이때, 각 부위(11A, 12A, 21A, 22A)의 선단부는, 상기 수지패키지(4)의 제3 및 제4의 측면(43, 44)으로부터 비어져 나온다.
이어서, 도 11에 나타내는 바와 같이, 각 부위(11A, 12A, 21A, 22A)의 비어져 나온 선단부를 상방을 향해 절곡시켜, 상기 수지패키지(4)의 상기 제3 또는 제4의 측면(43, 44)에 위치하도록 한다.
이에 의해, 상기 각 부위(11A, 12A, 21A, 22A)의 선단부가 상기 각 외부단자(11, 12, 21, 22)의 라이저부(11b, 12c, 21c, 22c)를 구성하여, 도 1에 나타내는 바와 같은 반도체장치(X1)를 얻을 수 있다.
이와 같이 제조된 반도체장치(X1)는, 회로기판 등에 실장되어 사용된다.
상기 반도체 칩(3)으로서 발광소자가 채용된 반도체장치(X1)는, 회로기판에 탑재되어 각종의 광원, 예를 들면, 광센서의 발광부로서 이용될 수가 있다.
또, 상기 반도체장치(X1)에 있어서의 적당한 실장면[본 실시예에서는, 수지패키지(4)의 제1의 측면(41), 제2의 측면(42), 및 저면(45)의 어느 것인가]을 선택하는 것에 의하여, 회로기판 등의 실장 대상에 수직으로 광을 발사할 수 있는 실장상태와, 실장대상에 대하여 평행으로 광을 발사할 수 있는 실장상태를 선택할 수 있게 된다.
예를 들면, 상기 반도체장치(X1)에 있어서의 발광소자(3)의 상면(30)이 발광 면으로 되어 있는 경우에는, 도 12에 나타내는 바와 같이, 상기 수지패키지(4)의 저면(45)을 실장면으로 하면, 실장대상(5)에 수직으로 광을 발사하도록 구성할 수가 있으며, 제1 또는 제2의 측면(41, 42)을 실장면으로 하면, 실장대상에 대하여 평행으로 광을 발사하도록 구성할 수가 있다.
또한, 상기 반도체 칩(3)으로서 수광소자를 사용한 경우에는, 광센서의 수광부 등으로서 사용할 수가 있다.
상기 반도체장치(X1)의 실장에는, 예를 들면, 땜납리플로우 수법이 적합하게 채용된다.
이 땜납리플로우 수법에서는, 미리 상기 반도체장치(X1)의 외부단자(1, 12, 21, 22)의 표면, 혹은 회로기판 등의 실장대상(5)에 형성된 단자패드(50)의 표면에 크림땜납을 도포해 두고, 상기 외부단자(11, 12, 21, 22)와 상기 단자패드(50)를 위치맞춤을 시킨 후에, 반도체장치(X1)를 상기 회로기판과 함께 리플로우 로에 반입하여 가열시킨다.
그리고, 땜납 페이스트를 200℃정도까지 가열시켜 재용융 시킨 후에, 리플로우 로에서 반출하여 땜납 페이스트를 냉각 고화시키는 것에 의하여, 발광다이오드(X)가 회로기판(5)에 실장된다.
상기 회로기판(5)에 대하여 반도체장치(X1)를 탑재시키는 데에는, 예를 들면, 적당한 트레이(tray) 등에 복수개의 반도체장치(X1)를 수용해 두고, 이것을 장착기 등을 사용하여 자동적으로 실시할 수가 있다.
도 2에 잘 나타내고 있는 바와 같이, 상기 반도체장치(X1)에 있어서의 볼록렌즈부(46)는 상기 수지패키지(4)의 제3의 측면(43)측으로 치우쳐 위치하고 있기 때문에, 상기 수지패키지(4)의 상면에 있어서의 제4의 측면(44)측에는 비교적 큰 평탄면이 확보되어 있다.
따라서, 상기 반도체장치(X1)를 장착기에 의해 이동·탑재시키는 경우에는, 기존의 평면흡착용 콜릿(collet)(90)을 사용할 수가 있으므로, 구형상의 표면을 흡착할 수 있는 특수한 콜릿을 사용할 필요가 없다.
반도체장치(X1)를 회로기판(5)에 실장하는데 있어서는, 수지패키지(4)의 열 팽창이나 열수축을 수반한다.
그러나, 상술한 바와 같이, 2차 본딩 부위가 상기 수지패키지(4)의 평면으로 보아 중앙부에 위치하고 있기 때문에, 그 2차 본딩 부위에 작용하는 응력이 극히 억제되어 있다.
즉, 가열·냉각시에 있어서의 상기 수지패키지(4)의 열 팽창 혹은 열 수축에 수반하는, 회로기판(5)상의 단자패드(50)에 대한 변위량은, 상기 수지패키지(4)의 평면으로 보아 중심부에 있어서 최소이기 때문에, 상기 수지패키지(4)가 열 팽창이나 열 수축을 하여도, 거의 중앙부에 위치하는 상기 2차 본딩 부위는 거의 변위하지 않는다.
따라서, 2차 본딩 부위에 작용하는 응력이 억제되어 있으며, 반도체장치(X1)의 실장시에 와이어(W)가 2차 본딩 부위에 있어서 단선되는 것이 어려운 것이다.
다음에, 본 발명의 제2 실시예에 있어서의 반도체장치에 대해, 도 13∼15를 참조하면서 설명한다.
도 13에 나타내는 바와 같이, 본 실시예의 반도체장치(X2)는, 상술한 제1 실시예의 반도체장치(X1)와 유사하지만, 다음과 같은 점에서 상이하다.
먼저, 반도체 칩(3)은, 수지패키지(4)의 폭 방향 및 길이방향의 거의 중앙부에 위치하고 있으며, 이에 따라서, 수지패키지(4)에 있어서의 볼록렌즈부(46)도 거의 폭 방향 및 길이방향의 중앙부에 위치하고 있다.
또, 제2리드(2)의 내부단자(20)는, 귀부를 갖고 있지 않다.
다음에, 제1리드 및 제2리드(2)의 각 외부단자(11, 12, 21, 22)의 형태가 제1의 실시예의 것과는 다르다.
즉, 제2 실시예에 있어서는, 각 외부단자(11, 12, 21, 22)가 2개의 분기부(11A, 11B, 12A, 12B, 21A, 22B)를 가지고 있다.
그리고, 한 쪽의 분기부(11A, 12A, 21A, 22A)는, 수지패키지(4)의 제1 또는 제2의 측면(41, 42)을 따라 뻗어 있으나, 절곡되어 있지 않으며, 제3 및 제4의 측면(43, 44)을 넘어 돌출하고 있다.
이에 대하여, 각 외부단자(11, 12, 21, 22)의 다른 쪽 분기부(11B, 12B, 21B, 22B)는, 수지패키지(4)의 제1 또는 제2의 측면(41, 42)과 저면(45)을 따라 절곡되어 있다.
이와 같이 구성된 반도체장치(X2)에서는, 제1의 측면(41) 및 제2의 측면(42)의 각각에 1개의 양극/음극 쌍이 형성되어 있으며, 저면(45)에는 2개의 양극/음극 쌍이 형성되어 있다.
따라서, 본 실시예의 반도체장치(X2)에서는, 제1의 측면(41), 제2의 측면(42) 및 저면(45)의 어느 것에도 실장면으로서 선택하여 회로기판 등의 실장대상에 실장할 수가 있다.
도 14에는, 제1 또는 제2의 측면(41, 42)을 실장면으로 하여 실장대상(5)(회로기판)에 실장한 예를 나타낸다.
이 경우, 각 분기부(11A, 12A, 21A, 22A)는, 제3 또는 제4의 측면(43, 44)으로부터 돌출되어 있으므로, 접합면적을 그 만큼 크게 할 수가 있다.
이 결과, 반도체장치(X2)를 안정적으로 실장대상(5)에 실장할 수 있게 된다.
상술한 바와 같이, 실장대상(5)으로의 반도체장치(X2)의 실장에는, 땜납리플로우 수법이 채용되며, 실장시에 각 외부단자(11, 12, 21, 22)에 도포된 크림땜납이 재용융된다.
이 때문에, 외부단자(11, 12, 21, 22)의 각 분기부(11A, 12A, 21A, 22A)가 수지패키지(4)의 제3 또는 제4의 측면(43, 44)으로부터 돌출하는 구성에서는, 도 15에 나타내는 바와 같이 그 상면에까지 재용융한 땜납(Ha)이 올라앉는다.
그리고, 이 상태에서 땜납(Ha)이 고화하여 반도체장치(X2)가 회로기판 등의 실장대상(5)에 실장되기 때문에, 강고한 접속상태를 달성할 수가 있다.
또, 상기 구성의 반도체장치(X2)에서는, 도 14에 나타내고 있는 바와 같이,외부단자(11, 12, 21, 22)의 분기부(11B, 12B, 21B, 22B)가 저면(45)의 네 곳의 코너(4코너)에 이산된 상태로 배치되어 있다.
이 때문에, 저면(45)을 실장면으로 할 경우에는, 실장대상(5)과의 접속개소가 4개소로 되어, 보다 안정된 상태로 반도체장치(X2)를 실장할 수 있을 뿐 아니라, 땜납 리플로우 실시시의 4방향의 인장(끌어당김)에 의한 자동중심조정효과(self-aligning effect)를 발휘시켜, 정밀도 좋게 반도체장치(X2)를 실장할 수가 있다.
도 16은, 본 발명의 제3 실시예에 있어서의 반도체장치(X3)를 나타낸다.
이 실시예의 반도체장치(X3)는, 제2 실시예의 반도체 장치에 유사한 것이지만, 각 외부단자(11, 12, 21, 22)의 한쪽의 분기부(11A, 12A, 21A, 22A)가 제1 또는 제2의 측면(41, 42)과 그에 인접하는 측면[제3 또는 제4의 측면(43, 44)]을 따라 절곡되어 있는 점에 있어서 제2 실시예와는 상이하다.
이 구성의 반도체장치(X3)에서는, 수지패키지(4)의 저면(45)에 있어서의 4코너부가, 각 외부단자(11, 12, 21, 22)에 의해 에워싸여 보강된다는 이점을 얻는다.
도 17 및 도 18은, 본 발명의 제4 실시예의 반도체장치를 나타내고 있다.
이 실시예의 반도체장치(X4)는, 제1리드(1)의 양쪽의 외부단자(11, 12)가 수지패키지(4)의 제1의 측면(41)측에 형성되며, 제2리드(2)의 양쪽의 외부단자(21, 22)가 제2의 측면(42)측에 형성되어 있는 점에 있어서, 제1 실시예의 반도체장치(X1)와는 상이하게 되어 있다.
제1리드(1)의 각 외부단자(11, 12)는, 수지패키지(4)의 제1의 측면(41)을 따라 뻗는 드롭부(11a, 12a)와, 이 드롭부(11a, 12a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(11b, 12b)와, 이 저면부(11b, 12b)로부터 제3 또는 제4의 측면(43, 44)을 따라 뻗는 라이저부(11c, 12c)를 갖도록 절곡되어 있다.
동일하게, 제2리드(2)의 각 외부단자(21, 22)는, 수지패키지(4)의 제2의 측면(42)을 따라 뻗는 드롭부(21a, 22a)와, 이 드롭부(21a, 22a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(21b, 22b)와, 이 저면부(21b, 22b)로부터 제3 또는 제4의 측면(43, 44)을 따라 뻗는 라이저부(21c, 22c)를 갖도록 절곡되어 있다.
이와 같은 구성에서는, 수지패키지(4)의 저면(45)에 2개의 양극/음극이 형성되며, 제3 및 제4의 측면(43, 44)의 각각에는, 1개의 양극/음극 쌍이 형성되어 있다.
이 때문에, 본 실시예의 반도체장치(X4)에서는, 수지패키지(4)의 저면(45) 및 제3 및 제4의 측면(43, 44)의 어느 것이나 실장면으로서 선택할 수가 있다.
더욱이, 수지패키지(4)의 저면(45)측의 네 곳의 코너부는 각 외부단자(11, 12, 21, 22)에 의해 각각 에워싸여 보강된다.
도 19는, 본 발명의 제5 실시예의 반도체장치(X5)를 나타내고 있다.
본 실시예에 의하면, 상기 제4의 실시예(도 17 및 18)와 동일하게, 제1리드(1)의 양쪽의 외부단자(11, 12)가 수지패키지(4)의 제1의 측면(41)측에 형성되며, 제2리드(2)의 양쪽의 외부단자(21, 22)가 제2의 측면(42)측에 형성되어 있다.
또, 제3 실시예(16)와 동일하게, 각 외부단자(11, 12, 21, 22)가 2개의 분기부(11A, 11B, 12A, 12B, 21A, 21B, 22A, 22B)를 가지고 있다.
한 쪽의 분기부(11A, 12A, 21A, 22A)는, 수지패키지(45)의 제1 또는 제2의 측면(41, 42)과 제3 또는 제4의 측면(43, 44)을 따라 뻗도록 절곡되어 있다.
또, 각 외부단자(11, 12, 21, 22)의 다른 쪽의 분기부(11B, 12B, 21B, 22B)는, 수지패키지(4)의 제1 또는 제2의 측면(41, 42)과 저면(45)을 따라 절곡되어 있다.
이와 같이 구성된 반도체장치(X5)에서는, 제3의 측면(43) 및 제4의 측면(44)의 각각에 1개의 양극/음극 쌍이 형성되어 있으며, 저면(45)에는 2개의 양극/음극 쌍이 형성되어 있다.
따라서, 본 실시예의 반도체장치(X5)에서는, 제3의 측면(43), 제4의 측면(44) 및 저면(45)의 어느 것에도 실장면으로서 선택하여 회로기판 등의 실장대상에 실장할 수가 있다.
도 20 및 도 21은, 본 발명의 제6 실시예의 반도체장치(X6)를 나타내고 있다.
본 실시예에서는, 제1 및 제2리드(1, 2)가 각각 단일의 외부단자(11, 12)를 갖는 점에서 제1∼5의 실시예의 반도체장치(X1)∼(X5)와는 상이하게 되어 있다.
제1리드(1)의 외부단자(11)는, 그 리드의 내부단자(10)로부터 수지패키지(4)의 제3의 측면(43)을 따라 뻗는 드롭부(11a)와, 이 드롭부(11a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(11b)와, 이 저면부(11b)로부터 수지패키지(4)의 제1의 측면(41)을 따라 뻗는 라이저부(11c)를 갖도록 절곡되어 있다.
동일하게, 제2리드(2)의 외부단자(21)는, 그 리드의 내부단자(20)로부터 수지패키지(4)의 제3의 측면(43)을 따라 뻗는 드롭부(21a)와, 이 드롭부(21a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(21b)와, 이 저면부(21b)로부터 수지패키지(4)의 제2의 측면(41)을 따라 뻗는 라이저부(21c)를 갖도록 절곡되어 있다.
이와 같은 구성의 반도체장치(X5)에서는, 수지패키지(4)의 제3의 측면(43) 및 저면(45)의 각각에 1개의 양극/음극 쌍이 형성되어 있다.
따라서, 제3의 측면(43) 및 저면(45)의 어느 것이라도 실장면으로서 선택 할 수가 있다.
도 22는, 본 발명의 제7 실시예의 반도체장치(X7)를 나타낸다.
본 실시예의 반도체장치(X7)에서는, 제1 및 제2리드(1, 2)가 각각 단일의 외부단자(11, 21)를 가지고 있으며, 각 외부단자(11, 21)가 각각 2개의 분기부(11A, 11B, 12A, 12B)를 가지고 있다.
그리고, 각 외부단자(11, 21)의 한 쪽의 분기부(11A, 21A)는 각각 절곡되지 않고 수지패키지(4)의 제3의 측면(43)을 따라 뻗으며, 제1 또는 제2의 측면(41, 42)을 넘어 돌출되어 있다.
한편, 각 외부단자(11, 21)의 다른 쪽의 분기부(11B, 21B)는, 수지패키지(4)의 제3의 측면(43)과 저면(45)을 따라 절곡되어 있다.
이 구성의 반도체장치(X7)에서는, 수지패키지(4)의 제3의 측면(43) 및 저면(45)의 각각에, 1개의 양극/음극 쌍이 형성되어 있다.
따라서, 제3의 측면(43) 및 저면(45)의 어느 것이라도 회로기판 등의 실장대상에 대한 실장면으로서 선택할 수가 있다.
도 23은, 본 발명의 제8의 실시예의 반도체장치(X8)를 나타낸다.
이 실시예의 반도체장치(X8)는, 제7의 실시예의 반도체장치(X7)와 유사한 것이지만, 각 외부단자(11, 21)의 한 쪽의 분기(11A, 21A)가 제3의 측면(43)과 제1 또는 제2의 측면(41, 42)을 따라 절곡되어 있는 점에 있어서 제7의 실시예의 것과는 다르게 되어 있다.
이 구성의 반도체장치(X8)에서는, 수지패키지(4)의 저면(45)에 있어서의 2개의 모서리부가 각 외부단자(11, 21)에 의해 에워싸여 보강된다는 이점을 얻을 수 있다.
도 24는, 본 발명의 제9 실시예에 있어서의 반도체장치(X9)를 나타낸다.
본 실시예에서는, 제1 및 제2리드(1, 2)가 각각 단일의 외부단자(11, 21)를 갖는 점에 있어서, 제6의 실시예와 동일하지만, 그 외부단자의 형태에 있어서 약간의 상이점이 있다.
즉, 제1리드(1)의 외부단자(11)는, 그 리드의 내부단자(10)로부터 수지패키지(4)의 제1의 측면(41)을 따라 뻗는 드롭부(11a)와, 이 드롭부(11a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(11b)와, 이 저면부(11b)로부터 수지패키지(4)의 제3의 측면(43)을 따라 뻗는 라이저부(11c)를 갖도록 절곡되어 있다.
동일하게, 제2리드(2)의 외부단자(21)는, 그 리드의 내부단자(20)로부터 수지패키지(4)의 제2의 측면(42)을 따라 뻗는 드롭부(21a)와, 이 드롭부(21a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(21b)와, 이 저면부(21b)로부터 수지패키지(4)의 제3의 측면(43)을 따라 뻗는 라이저부(21c)를 갖도록 절곡되어 있다.
이와 같은 구성의 반도체장치(X9)에서는, 수지패키지(4)의 제3의 측면(43) 및 저면(45)의 각각에 1개의 양극/음극 쌍이 형성되어 있다.
따라서, 제3의 측면(43) 및 저면(45)의 어느 것이라도 실장면으로서 선택 할 수가 있다.
도 25는 본 발명의 제10 실시예에 있어서의 반도체장치(X10)를 나타내고 있다.
본 실시예에 있어서도, 제8의 실시예(도 23)와 동일하게, 제1 및 제2리드(1, 2)가 각각 단일의 외부단자(11, 21)를 가지고 있으며, 각 외부단자(11, 21)가 각각 2개의 분기부(11A, 11B, 12A, 12B)를 가지고 있다.
그리고, 제1리드(1)의 외부단자(11)에 있어서의 한 쪽의 분기부(11A)는 수지패키지(4)의 제1의 측면(41)과 제3의 측면(43)을 따라서 절곡되어 있으며, 다른 쪽의 분기부(11B)는 수지패키지(4)의 제1의 측면(41)과 저면(45)을 따라서 절곡되어 있다.
한편, 제2리드(2)의 외부단자(21)에 있어서의 한 쪽의 분기부(21A)는, 수지패키지(4)의 제2의 측면(42)과 제3의 측면(43)을 따라서 절곡되어 있으며, 다른 쪽의 분기부(21B)는, 수지패키지(4)의 제2의 측면(42)과 저면(45)을 따라 절곡되어 있다.
이 구성의 반도체장치(X10)에서도, 수지패키지(4)의 제3의 측면(43) 및 저면(45)의 각각에, 1개의 양극/음극 쌍이 형성되어 있다.
따라서, 제3의 측면(43) 및 저면(45)의 어느 것에도 실장면으로서 선택할 수가 있다.
도 26 및 도 27은, 본 발명의 제11 실시예의 반도체장치(X11)를 나타낸다.
본 실시예에서도, 제1 및 제2리드(1, 2)가 각각 단일의 외부단자(11, 12)를 가지고 있으나, 양 외부단자(11, 12)는 수지패키지(4)의 대각선 방향으로 이격되어 배치되어 있다.
제1리드(1)의 외부단자(11)는, 그 리드의 내부단자(10)로부터 수지패키지(4)의 제1의 측면(41)을 따라 뻗는 드롭부(11a)와, 이 드롭부(11a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(11b)와, 이 저면부(11b)로부터 수지패키지(4)의 제3의 측면(43)을 따라 뻗는 라이저부(11c)를 갖도록 절곡되어 있다.
동일하게, 제2리드(2)의 외부단자(21)는, 그 리드의 내부단자(20)로부터 수지패키지(4)의 제2의 측면(42)을 따라 뻗는 드롭부(21a)와, 이 드롭부(21a)로부터 수지패키지(4)의 저면(45)을 따라 뻗는 저면부(21b)와, 이 저면부(21b)로부터 수지패키지(4)의 제4의 측면(44)을 따라 뻗는 라이저부(21c)를 갖도록 절곡되어 있다.
도 28은, 본 발명의 제12 실시예의 반도체장치(X12)를 나타낸다.
본 실시예에서도, 제1 및 제2리드(1, 2)가 각각 단일의 외부단자(11, 12)를 가지고 있으며, 제11의 실시예와 동일하게, 양 외부단자(11, 12)는 수지패키지(4)의 대각선 방향으로 이격되어 배치되어 있다.
그리고, 제1리드(1)의 외부단자(11)에 있어서의 한 쪽의 분기부(11A)는 수지패키지(4)의 제1의 측면(41)과 제3의 측면(43)을 따라 절곡되어 있으며, 다른 쪽의 분기부(11B)는 수지패키지(4)의 제1의 측면(41)과 저면(45)을 따라 절곡되어 있다.
한편, 제2리드(2)의 외부단자(21)에 있어서의 한 쪽의 분기부(21A)는, 수지패키지(4)의 제2의 측면(42)과 제4의 측면(44)을 따라서 절곡 되어 있으며, 다른 쪽의 분기부(21B)는 수지패키지(4)의 제2의 측면(42)과 저면(45)을 따라 절곡되어있다.
이상, 본 발명의 기술적 범위에 속하는 여러 가지 종류의 반도체장치에 대하여 설명하였지만, 본 발명의 기술적 범위는, 상술한 각 실시예에 한정되는 것은 아니다.

Claims (25)

  1. 반도체 칩과,
    상기 반도체 칩의 한 쪽의 극에 접속된 제1리드와,
    상기 반도체 칩의 다른 쪽의 극에 접속된 제2리드와,
    상기 반도체 칩과 제1리드의 내부단자 및 제2리드의 내부단자를 봉입하는 수지패키지를 구비하고,
    상기 수지패키지는, 제1∼제4의 측면과, 상면과, 저면을 가지고 있으며,
    상기 제1 및 제2리드의 각각은, 상기 수지패키지의 어느 것인가의 모서리부의 근방에 있어서, 상기 수지패키지의 제1∼제4의 측면 중의 동일한 측면과, 상기 동일한 측면에 인접하는 다른 측면 및 저면에 따른 적어도 1개의 외부단자를 가지고 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면에 따르도록 뻗은 라이저부를 가지고 있으며,
    상기 제2리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면과는반대의 제4의 측면에 따르도록 뻗은 라이저부를 가지고 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서,
    상기 제1리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면에 따르도록 뻗은 라이저부를 가지고 있으며,
    상기 제2리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제1의 측면과는 반대의 제2의 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 수지패키지의 제3의 측면에 따르도록 뻗은 라이저부를 가지고 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서,
    상기 제1리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제3의 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 수지패키지의 제1의 측면에 따르도록 뻗은 라이저부를 가지고 있으며,
    상기 제2리드의 외부단자는, 대응하는 내부단자로부터 상기 수지패키지의 제3의 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 수지패키지의 제1의 측면과는 반대의 제2의 측면에 따르도록 뻗은 라이저부를 가지고 있는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서,
    상기 제1리드의 외부단자는 2개의 분기부를 가지고 있으며, 그 중의 한 쪽의 분기부는 상기 수지패키지의 제1의 측면과 저면에 따르도록 절곡되어 있고, 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면과 제3의 측면에 따르도록 절곡되어 있으며,
    상기 제2리드의 외부단자는 2개의 분기부를 가지고 있으며, 그 중의 한 쪽의 분기부는 상기 수지패키지의 제1의 측면과 저면에 따르도록 절곡되어 있고, 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면에 따름과 동시에, 제3의 측면과는 반대의 제4의 측면에 따르도록 절곡되어 있는 것을 특징으로 하는 반도체장치.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1리드의 외부단자는 2개의 분기부를 가지고 있으며, 그 중의 한 쪽의 분기부는 상기 수지패키지의 제1의 측면과 저면에 따르도록 절곡되어 있고, 다른 쪽의 분기부는 상기 수지패키지의 제1의 측면과 제3의 측면에 따르도록 절곡되어 있으며,
    상기 제2리드의 외부단자는 2개의 분기부를 가지고 있고, 그 중의 한 쪽의 분기부는 상기 수지패키지의 제1의 측면과는 반대의 제2의 측면과 저면에 따르도록 절곡되어 있으며, 다른 쪽의 분기부는 상기 수지패키지의 제2의 측면과 제3의 측면에 따르도록 절곡되어 있는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서,
    상기 제1리드의 외부단자는 2개의 분기부를 가지고 있으며, 그 중의 한 쪽의 분기부는 상기 수지패키지의 제3의 측면과 저면에 따르도록 절곡되어 있고, 다른 쪽의 분기부는 상기 수지패키지의 제3의 측면과 제1의 측면에 따르도록 절곡되어 있으며,
    상기 제2리드의 외부단자는 2개의 분기부를 가지고 있으며, 그 중의 한 쪽의 분기부는 상기 수지패키지의 제3의 측면과 저면에 따르도록 절곡되어 있고, 다른 쪽의 분기부는 상기 수지패키지의 제3의 측면에 따름과 동시에, 제1의 측면과는 반대의 제2의 측면에 따르도록 절곡되어 있는 것을 특징으로 하는 반도체장치.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 반도체 칩은, 상기 제1리드의 내부단자 위에 탑재되어 있으며, 상기 제2리드의 내부단자는 와이어를 통해 상기 반도체 칩에 접속되어 있는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서,
    상기 제2리드의 내부단자와 상기 와이어의 접속 개소는 상기 수지패키지의 길이방향 중앙부에 위치하고 있는 것을 특징으로 하는 반도체장치.
  14. 제1항에 있어서,
    상기 반도체 칩은 발광소자 또는 수광소자이며, 상기 수지패키지의 상면은 상기 반도체 칩에 대응하는 개소에 볼록 렌즈부를 구비하고 있는 것을 특징으로 하는 반도체장치.
  15. 반도체 칩과,
    상기 반도체 칩을 봉입하는 수지패키지와,
    상기 수지패키지의 외부에 있어서, 상기 반도체 칩에 전기적으로 접속된 4개의 외부단자를 구비하고 있으며,
    상기 수지패키지는, 4개의 측면과, 상면과, 저면을 가지고 있고,
    상기 외부단자는 상기 수지패키지의 저면측의 4개의 모서리부에 각각 배치되어 있으며,
    상기 각 외부단자는, 상기 수지패키지의 선택된 측면과, 상기 선택된 측면에 인접하는 다른 측면 및 저면에 따르도록 뻗어 있는 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서,
    상기 각 외부단자는, 상기 수지패키지의 상기 선택된 측면에 따르도록 뻗은 드롭부와, 상기 드롭부로부터 상기 수지패키지의 저면에 따르도록 뻗은 저면부와, 상기 저면부로부터 상기 선택된 측면에 인접하는 상기 수지패키지의 다른 측면에 따르도록 뻗은 라이저부를 가지고 있는 것을 특징으로 하는 반도체장치.
  17. 제15항에 있어서,
    상기 각 외부단자는 2개의 분기부를 가지고 있으며, 그 중의 한 쪽의 분기부는 상기 수지패키지의 상기 선택된 측면과 저면에 따르도록 절곡되어 있으며, 다른 쪽의 분기부는 상기 수지패키지의 상기 선택된 측면과 그에 인접하는 측면에 따르도록 절곡되어 있는 것을 특징으로 하는 반도체장치.
  18. 삭제
  19. 삭제
  20. 제15항에 있어서,
    상기 4개의 외부단자 중의 2개는 제1의 내부단자에 의해 접속되어 있으며, 나머지 2개의 외부단자는 제2의 내부단자에 의해 접속되어 있고, 상기 반도체 칩은 상기 제1의 내부단자 위에 탑재되어 있으며, 상기 제2의 내부단자는 와이어를 통해 상기 반도체 칩에 접속되어 있는 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서,
    상기 제2의 내부단자와 상기 와이어의 접속 개소는 상기 수지패키지의 길이방향 중앙부에 위치하고 있는 것을 특징으로 하는 반도체장치.
  22. 제15항에 있어서,
    상기 반도체 칩은 발광소자 또는 수광소자이며, 상기 수지패키지의 상면은 상기 반도체 칩에 대응하는 개소에 볼록렌즈부를 구비하고 있는 것을 특징으로 하는 반도체장치.
  23. 반도체 칩과,
    상기 반도체 칩의 한 쪽의 극에 접속된 제1리드와,
    상기 반도체 칩의 다른 쪽의 극에 접속된 제2리드와,
    상기 반도체 칩과 제1리드의 내부단자 및 제2리드의 내부단자를 봉입하는 수지패키지를 구비하며,
    상기 수지패키지는, 상기 반도체 칩은 상기 제1리드의 내부단자 위에 탑재되어 있어 있고,
    상기 제2리드의 내부단자는 와이어를 통해 상기 반도체 칩에 접속되어 있으며,
    상기 와이어는, 상기 수지패키지의 1개의 측면에 평행으로 뻗어있고,
    상기 제1 및 제2리드의 각각은, 각각의 내부단자로부터 상기 1개의 측면을 통해 상기 수지패키지의 외부로 도출된 적어도 1개의 외부단자를 가지고 있으며,
    상기 외부단자는, 상기 수지패키지의 모서리부 근방에 있어서, 상기 1개의 측면과, 상기 1개의 측면에 인접하는 다른 측면 및 저면에 따르도록 뻗어 있고,
    상기 제2리드의 내부단자와 상기 와이어의 접속 개소는 상기 수지패키지의 평면으로 보아 중앙부에 위치하고 있는 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서,
    상기 반도체 칩은 발광소자 또는 수광소자이며, 상기 수지패키지의 상면은 상기 반도체 칩에 대응하는 개소에 볼록렌즈부를 구비하고 있는 것을 특징으로 하는 반도체장치.
  25. 제23항에 있어서,
    상기 제1리드의 내부단자는 상기 반도체 칩을 탑재하기 위해 상기 제2리드를 향해 돌출된 귀부를 구비하고 있으며, 상기 제2리드의 내부단자는 상기 와이어와의접속을 행하기 위해 상기 제1리드를 향해 돌출된 귀부를 구비하고 있는 것을 특징으로 하는 반도체장치.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3930710B2 (ja) * 2000-09-13 2007-06-13 シチズン電子株式会社 チップ型発光ダイオード及びその製造方法
EP1211735B1 (en) * 2000-12-04 2006-04-26 Mu-Chin Yu Light emitting diode with improved heat dissipation
US20020070387A1 (en) * 2000-12-07 2002-06-13 Bily Wang Focusing cup on a folded frame for surface mount optoelectric semiconductor package
TW523942B (en) * 2002-03-05 2003-03-11 Hsiu-Hen Chang package socket and package legs structure for LED and manufacturing of the same
US7242033B2 (en) * 2002-03-08 2007-07-10 Rohm Co., Ltd. Semiconductor device using LED chip
KR100457380B1 (ko) * 2002-05-06 2004-11-16 삼성전기주식회사 광마우스용 칩 온 보드 리드 패키지 및 그에 사용되는렌즈커버
USD494938S1 (en) 2002-05-13 2004-08-24 Nichia Corporation Light emitting diode
USD509196S1 (en) 2002-05-13 2005-09-06 Nichia Corporation Light emitting diode
CN100533723C (zh) * 2002-08-05 2009-08-26 奥斯兰姆奥普托半导体有限责任公司 电引线架的制造方法,表面安装的半导体器件的制造方法和引线架带
DE10237084A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements
JP2005079329A (ja) * 2003-08-29 2005-03-24 Stanley Electric Co Ltd 表面実装型発光ダイオード
JP2005183531A (ja) * 2003-12-17 2005-07-07 Sharp Corp 半導体発光装置
US8174036B2 (en) * 2003-12-30 2012-05-08 Osram Opto Semiconductors Gmbh Lighting device
JP4698234B2 (ja) * 2005-01-21 2011-06-08 スタンレー電気株式会社 表面実装型半導体素子
USD515519S1 (en) * 2005-02-16 2006-02-21 Kabushiki Kaisha Toshiba Light emitting semiconductor device
US7385227B2 (en) * 2005-04-12 2008-06-10 Avago Technologies Ecbu Ip Pte Ltd Compact light emitting device package with enhanced heat dissipation and method for making the package
US7329942B2 (en) * 2005-05-18 2008-02-12 Ching-Fu Tsou Array-type modularized light-emitting diode structure and a method for packaging the structure
DE102006032416A1 (de) * 2005-09-29 2007-04-05 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Bauelement
KR100735325B1 (ko) * 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
JP2007294615A (ja) * 2006-04-24 2007-11-08 Rohm Co Ltd 光通信モジュール
JP4922663B2 (ja) * 2006-05-18 2012-04-25 スタンレー電気株式会社 半導体光学装置
KR20090104860A (ko) * 2007-02-15 2009-10-06 파나소닉 전공 주식회사 Led 패키지 및 입체회로부품의 설치구조
US7993038B2 (en) * 2007-03-06 2011-08-09 Toyoda Gosei Co., Ltd. Light-emitting device
JP4689637B2 (ja) * 2007-03-23 2011-05-25 シャープ株式会社 半導体発光装置
TWI330415B (en) * 2007-04-02 2010-09-11 Chimei Innolux Corp Light emitting diode and a backlight module using the same
JP5368982B2 (ja) * 2007-06-14 2013-12-18 ローム株式会社 半導体発光装置
US7524087B1 (en) * 2007-11-16 2009-04-28 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Optical device
TWM337834U (en) * 2007-12-10 2008-08-01 Everlight Electronics Co Ltd Package structure for light emitting diode
EP2244310B1 (en) * 2008-02-08 2016-06-29 Nichia Corporation Light emitting device
JP5236406B2 (ja) * 2008-03-28 2013-07-17 ローム株式会社 半導体発光モジュールおよびその製造方法
DE202008005708U1 (de) 2008-04-24 2008-07-10 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
USD605611S1 (en) * 2008-06-25 2009-12-08 Seoul Semiconductor Co., Ltd. Light emitting diode
KR101488453B1 (ko) * 2008-06-30 2015-02-02 서울반도체 주식회사 다면 리드단자를 갖는 ｌｅｄ 패키지 및 그의 표면실장용리드프레임 구조체
EP2312660B1 (en) * 2008-07-03 2018-03-21 Samsung Electronics Co., Ltd. An led package and a backlight unit comprising said led package
CN101420007B (zh) * 2008-10-23 2010-12-29 旭丽电子(广州)有限公司 一种led晶片的封装结构和封装方法
KR100888236B1 (ko) * 2008-11-18 2009-03-12 서울반도체 주식회사 발광 장치
TWD139992S1 (zh) * 2009-03-13 2011-04-11 日亞化學工業股份有限公司 發光二極體
US8101955B2 (en) * 2009-04-17 2012-01-24 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. PLCC package with a reflector cup surrounded by an encapsulant
US8089075B2 (en) * 2009-04-17 2012-01-03 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. LFCC package with a reflector cup surrounded by a single encapsulant
JP5351065B2 (ja) * 2010-01-25 2013-11-27 矢崎総業株式会社 Ｌｅｄランプユニット
KR101705700B1 (ko) * 2010-07-01 2017-02-10 엘지이노텍 주식회사 발광 소자
JP2012080026A (ja) * 2010-10-06 2012-04-19 Toshiba Corp Ｌｅｄパッケージ
KR101852388B1 (ko) * 2011-04-28 2018-04-26 엘지이노텍 주식회사 발광 소자 패키지
CN103178191B (zh) * 2011-12-24 2015-10-28 展晶科技(深圳)有限公司 发光二极管
TW201330332A (zh) * 2012-01-02 2013-07-16 隆達電子股份有限公司 固態發光元件及其固態發光封裝體
US10026676B2 (en) * 2012-12-11 2018-07-17 Advanced Semiconductor Engineering, Inc. Semiconductor lead frame package and LED package
JP6476567B2 (ja) 2013-03-29 2019-03-06 日亜化学工業株式会社 発光装置
DE102013226721A1 (de) * 2013-12-19 2015-06-25 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit asymmetrischen Trägerarmen
JP6592902B2 (ja) 2014-03-28 2019-10-23 日亜化学工業株式会社 発光装置
USD762184S1 (en) * 2014-11-13 2016-07-26 Mitsubishi Electric Corporation Light emitting diode
USD758977S1 (en) * 2015-06-05 2016-06-14 Kingbright Electronics Co. Ltd. LED component
US10823355B2 (en) * 2016-01-27 2020-11-03 Lite-On Electronics (Guangzhou) Limited Light-emitting module for vehicle lamp
CN106711135A (zh) * 2017-01-09 2017-05-24 丽智电子(昆山)有限公司 一种模组化的光电二极管封装器件
CN109952641B (zh) * 2019-01-15 2023-01-10 泉州三安半导体科技有限公司 发光二极管封装器件及发光装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291038A (en) * 1990-12-19 1994-03-01 Sharp Kabushiki Kaisha Reflective type photointerrupter
JPH05243442A (ja) 1992-02-27 1993-09-21 Nec Corp 表面実装型ダイオード
JPH0799277A (ja) 1993-09-28 1995-04-11 Sharp Corp 半導体装置
DE4446566A1 (de) * 1994-12-24 1996-06-27 Telefunken Microelectron Mehrpoliges, oberflächenmontierbares, elektronisches Bauelement
JP3596689B2 (ja) 1995-05-31 2004-12-02 ローム株式会社 電子部品の樹脂封止装置およびこれを用いた樹脂封止方法
KR100264424B1 (ko) 1995-06-21 2000-08-16 사토 게니치로 발광 다이오드칩 및 이를 사용한 발광 다이오드
DE19638667C2 (de) * 1996-09-20 2001-05-17 Osram Opto Semiconductors Gmbh Mischfarbiges Licht abstrahlendes Halbleiterbauelement mit Lumineszenzkonversionselement
JPH1051034A (ja) 1996-08-01 1998-02-20 Rohm Co Ltd 面実装型電子部品、その製造方法、これを回路基板上に実装する方法、およびこれを実装した回路基板
JP4198284B2 (ja) * 1999-10-07 2008-12-17 ローム株式会社 面実装用光半導体装置

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