KR100802461B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100802461B1
KR100802461B1 KR1020060077067A KR20060077067A KR100802461B1 KR 100802461 B1 KR100802461 B1 KR 100802461B1 KR 1020060077067 A KR1020060077067 A KR 1020060077067A KR 20060077067 A KR20060077067 A KR 20060077067A KR 100802461 B1 KR100802461 B1 KR 100802461B1
Authority
KR
South Korea
Prior art keywords
region
type
semiconductor device
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020060077067A
Other languages
English (en)
Other versions
KR20070033875A (ko
Inventor
토모히데 테라시마
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20070033875A publication Critical patent/KR20070033875A/ko
Application granted granted Critical
Publication of KR100802461B1 publication Critical patent/KR100802461B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

불필요한 전류로의 형성을 방지할 수 있고, 정상적인 신호 전달이 가능한 반도체장치를 제공한다. 한쪽 주 표면의 표면영역에 N-영역과, 그 N-영역의 일부 또는 그 N-영역에 인접하여 설치된 P영역을 가지는 P형 기판에 설치된 반도체장치이며, 그 반도체장치는, P영역의 표층부의 일부에 서로 분리하여 설치된 제1N형 영역 및 제2N형 영역과, 제1N형 영역 위에 설치된 제1전극과, 제2N형 영역 위에 설치된 제2전극과, 제1N형 영역과 제2N형 영역 사이의 P영역의 표면에 설치된 게이트 전극을 가지고 이루어지는 반도체소자를 포함하고, 제1N형 영역 및 제2N형 영역이 P영역에 의해 둘러싸이고, N-영역과 분리되어 있다.
NMOSFET, 반도체장치, 반도체소자, P형 기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 실시예 1의 반도체장치의 단면도,
도 2는 도 1의 반도체장치에 있어서, 플로팅 전원전극에 높은 전압이 인가되었을 경우에 형성되는 공핍층을 나타내는 단면도,
도 3a는 실시예 1의 반도체장치에 있어서 2개의 NMOSFET간의 소스 전위를 공통으로 했을 경우의 평면도,
도 3b는 실시예 1의 반도체장치의 평면도,
도 4는 실시예 1의 반도체장치의 회로도,
도 5a는 실시예 1의 변형예 1에 따른 반도체장치에 있어서 2개의 NMOSFET간의 소스 전위를 공통으로 구성했을 경우의 평면도,
도 5b는 실시예 1의 변형예 1에 따른 반도체장치의 평면도,
도 6a은 실시예 1의 변형예 1에 따른 반도체장치에 있어서 2개의 NMOSFET간의 소스 전위를 공통으로 구성했을 경우의 평면도,
도 6b는 실시예 1의 변형예 1에 따른 반도체장치의 평면도,
도 7은 본 발명에 따른 실시예 2의 반도체장치의 평면도,
도 8은 본 발명에 따른 실시예 3의 반도체장치의 평면도,
도 9는 본 발명에 따른 실시예 4의 반도체장치의 단면도,
도 10a는 본 발명에 따른 실시예 5의 반도체장치의 단면도,
도 10b는 실시예 5의 변형예에 따른 반도체장치의 단면도,
도 11은 실시예 1의 P형층 4b의 일 형성예를 나타내는 모식적인 단면도,
도 12는 본 발명에 따른 실시예 6의 반도체장치의 단면도,
도 13a는 본 발명에 따른 실시예 7의 반도체장치의 단면도,
도 13b는 실시예 7의 반도체장치에 있어서, 역 바이어스를 강하게 했을 때 형성되는 공핍층의 모양을 나타내는 단면도,
도 14a는 본 발명에 따른 실시예 8의 반도체장치의 단면도,
도 14b는 시예 8의 반도체장치에 있어서, 역 바이어스를 강하게 했을 때 형성되는 공핍층의 모양을 나타내는 단면도,
도 15는 본 발명에 따른 실시예 9의 반도체장치의 단면도,
도 16은 종래예의 반도체장치의 단면도,
도 17은 종래예의 반도체장치에 있어서, 플로팅 전원전극이 낮은 전압일 경우에 형성되는 공핍층을 나타내는 단면도,
도 18은 종래예의 반도체장치의 평면도,
도 19는 종래예의 반도체장치의 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : P형 기판 2 : N-에피택셜층
3 : P+영역 4 : P영역
4a : P영역 4b : P-영역
4c : P-영역 4d : P-영역
5 : N+영역 6 : N-영역
6a : N-영역 7a : N+영역
7c : N+영역 8 : P+영역
9 : 기판 전극 10 : 소스 전극
11 : 게이트 전극 12 : 드레인 전극
13 : 플로팅 전원전극 14 : N+매립 영역
15 : P-층 16 : N-매립 영역
17 : N층 18 : N영역
19 : P+영역 20 : N-확산층
29 : P영역 31 : NMOSFET
51 : 하이 사이드 제어 로직 52 : 로 사이드 제어 로직
61,62 : 절연 게이트 바이폴러 트랜지스터
R : 저항
[기술분야]
본 발명은, 예를 들면 레벨 시프트 회로에 이용되는 NMOSFET를 포함하는 반도체장치에 관한 것이다.
[배경기술]
예를 들면 절연 게이트 바이폴러 트랜지스터의 하이 사이드측의 게이트의 구동회로는, 반도체기판(1)을 사용하여, 예를 들면 도 16, 도 18에 나타나 있는 바와 같이 구성되어 있다.
이 구동회로는, 도 19에 나타나 있는 바와 같이 각각 NMOSFET(131)(또는132)와 저항 R으로 이루어지는 2개의 레벨 시프트 회로와, 각각 CMOS로직으로 이루어지는 하이 사이드 제어 로직(51)과 로 사이드 제어 로직(52)을 포함하고, 절연 게이트 바이폴러 트랜지스터(61,62)의 게이트의 구동회로로서 작용한다. 이러한 시프트된 레벨의 신호를 출력하는 레벨 시프트 회로를 포함하는 고압전력용 집적회로는, 종래부터 이용되고 있으며(예를 들면 특허문헌 1), 전형적으로는 도 19에 나타나 있는 바와 같이, IGBT에 의한 하프 브리지 접속에서의 하이 사이드측 IGBT의 게이트의 구동회로를 구성하는 CMOS로직 등에 이용된다. 한편, 도 16등에 나타내는 CMOS는 플로팅 전원 상에서 동작하는 구성예이다.
도 16, 도 18에 있어서, 1은 P-기판, 2는 N-에피택셜층, 3은 N-에피택셜층(2)의 표면에서 P-기판(1)에 이르도록 형성된 P영역, 104a는 N-에피택셜층(2)의 표면에 형성된 P영역, 104b는 P영역(104a)으로부터 벗어나 형성된 P-영역이며, P+영역(3)에 통하고 있다(도 18 참조).
또한 5는 상기 P영역(104a)의 표면상에 형성된 N+영역, 107a는 P-영역(104b)으로 둘러싸이고, N-에피택셜층(2)의 표면에 형성된 N+영역, 107b은 P-영역(104b)의 외부에 형성된 N+영역, 8은 P영역(104a)의 표면에 형성된 P+영역, 9는 P+영역(3)에 접하여 형성된 기판 전극, 10은 N+영역(5)과 P+영역(8)에 접하여 형성된 소스 전극, 11은 N+영역(5)과 N-에피택셜 영역(2)에 끼워진 P영역(104a)의 표면상의 절연막 위에 형성된 게이트 전극, 12는 N+영역(107a)에 접하여 형성된 드레인 전극, 13은 N+영역(107b)의 표면상에 형성된 플로팅 전원전극이다.
도 16에는, 표면전계를 균일화하는 더블 리서프(Double-RESURF)기술을 적용한 예를 나타내고 있으며, 도 16에는 Vout가 가장 높은 전위(≒Vh)가 되었을 경우의 공핍층의 확장(2개의 점선 사이에 끼워진 부분)도 나타내고 있으며, 여기에서는, 전압인가와 동시에 N-층(2)과 P-영역(4b)이 동시에 공핍화되는 한편, 전술의 CMOS영역에는 공핍층이 도달하지 않고, 기판전위에 대하여 고전위를 유지한 상태에 서 정상동작할 수 있는 것을 나타내고 있다.
도 19에 나타내는 회로 구성에서는, 일반적인 기판전위 기준의 로직 신호를 플로팅 전위의 로직 회로에 전달하는 NMOS(131) 또는 NMOS(132)가 필수이고, 도 18 에 나타나 있는 바와 같은 평면구성이 되고 있으며, 각각 도 16에 나타내는 단면구조를 가지는 NMOS가 구성되어 있다. 이와 같이 구성된 구동회로에 있어서, NMOS(131)를 온 상태로 하면 저항 R에 전류가 흘러, V1과 Vd 사이에 전위차가 발생한다.
여기에서, N+영역(107a, 107b) 사이는 N-에피택셜층(2)으로 연결되고 있지만, N-에피택셜층(2)이 공핍화되어 공핍층의 전위장벽에 의해 전자 전류는 차단된다.
[특허문헌 1] 미국 특허 제5801418호
[발명의 개시]
그러나, 도 16에 나타내는 종래의 구성에서는, V1에 인가하는 전압이 저하하면 N-에피택셜층(2)에 공핍화하지 않는 영역이 발생하고, 그 공핍화하지 않는 부분에 전류로가 형성된다는 문제가 있었다(도 17에 있어서 저항 Rp로 나타내고 있는 부분이 전류로).
이 때문에, 실효적인 R이 저하하게 되어, 정상적인 신호 전달이 불가능하다 는 문제가 있었다.
이 문제는, NMOS가 복수형성되어 있을 경우(상면도는 도 18, 회로는 도 19)는 더 심각하고, 이 JFET는 복수의 NMOS상호간에도 형성되기 때문에, 대책이 상당히 곤란했다.
그래서, 본 발명은, 불필요한 전류로의 형성을 방지할 수 있고, 정상적인 신호 전달이 가능한 반도체장치를 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
이상의 목적을 달성하기 위하여, 본 발명에 따른 반도체장치는, 한쪽 주 표면의 표면영역에 N-영역과, 그 N-영역의 일부 또는 그 N-영역에 인접하여 설치된 P영역을 가지는 P형 기판에 설치된 반도체장치이며, 상기 반도체장치는, 상기 P영역의 표층부의 일부에 서로 분리하여 설치된 제1N형 영역 및 제2N형 영역과, 상기 제1N형 영역 위에 설치된 제1전극과, 상기 제2N형 영역 위에 설치된 제2전극과, 상기 제1N형 영역과 상기 제2N형 영역 사이의 상기 P영역의 표면에 설치된 게이트 전극을 가지고 이루어지는 반도체소자를 포함하고, 상기 제1N형 영역 및 상기 제2N형 영역이 상기 P영역에 의해 둘러싸여, 상기 N-영역과 분리되어 있는 것을 특징으로 한다.
[발명을 실시하기 위한 최선의 형태]
이하, 도면을 참조하면서, 본 발명에 따른 실시예의 반도체장치에 관하여 설명한다.
실시예 1
본 실시예 1의 반도체장치는, 한쪽 면에 N-에피택셜층(2)이 형성된 P형 기판(1)에 설치된 IGBT의 게이트의 구동회로이며, 도 4에 나타나 있는 바와 같이 절연 게이트 바이폴러 트랜지스터(IGBT)(61,62)의 게이트에 접속되는 하이 사이드 제어 로직(51) 및 로 사이드 제어 로직(52)과, 각각 NMOSFET(31)와 저항 R으로 이루어지는 2개의 레벨 시프트 회로로 구성된다.
구체적으로는, 도 3b에 나타나 있는 바와 같이, 하이 사이드 제어 로직(51) 및 로 사이드 제어 로직(52)이 P형 기판(1)의 CMOS영역에 설치되고, P영역(4)에 의해 분리되도록 2개의 NMOSFET(31)가 나란히 설치되며, 각 NMOSFET(31)와 CMOS영역의 하이 사이드 제어 로직(51) 사이에 저항 R이 설치된다.
이 CMOS영역의 CMOS는, 플로팅 전원 상에서 동작하는 CMOS이며, 전형적으로는, 도 4에 나타나 있는 바와 같이 IGBT에 의한 하프 브리지 접속에서의 하이 사이드측 IGBT의 게이트의 구동회로를 구성하는 CMOS로직 등에 이용되는 것이다.
여기에서, 특히 본 실시예 1의 반도체 장치에서는, 레벨 시프트 회로를 구성하는 NMOSFET(31)가, P영역에 의해 둘러싸여 N-에피택셜층(2)과 분리되고 있는 것을 특징으로 하고, NMOSFET(31)와 다른 회로 요소 사이의 불필요한 접속을 방지하고 있다.
이하, NMOSFET(31)의 단면과 CMOS영역의 모식적인 단면을 나타내는 도 1을 참조하면서, 실시예 1의 반도체장치에 대해서 더 구체적으로 설명한다.
본 실시예 1의 반도체장치는, 상기한 바와 같이, 한쪽 면에 N-에피택셜층(2)이 형성된 P형 기판(1)을 사용하여 구성되고 있다.
구체적으로는, 우선, N-에피택셜층(2)의 일부에, NMOSFET를 형성하기 위한 P영역(4)이 설치된다. 이 P영역(4)은, 예를 들면 P영역(4a)과 P-영역(4b)으로 이루어지고, N-에피택셜층(2)의 표면에서 P형 기판(1)까지 이르지 않는 깊이로 형성되며, P영역(4a) 및 P-영역(4b)과 P형 기판(1) 사이에, N-에피택셜층(2)이 끼워지는 구조로 되어 있다.
한편, 실시예 1에서는, 바람직한 형태로서, 이 P영역(4)을, 캐리어 농도가 다른 P영역(4a)과 P-영역(4b)으로 구성했지만, 본 발명은 이에 한정되는 것은 아니고, 1개의 P형층으로 구성해도 좋다.
그리고, P영역(4a)에 NMOSFET의 소스 영역이 되는 N+영역(5)이 설치되고, N+영역(5)으로부터 소정의 간격을 사이에 두고 N-영역(6)이 P-영역(4b)에 설치된다. 또한, N-영역(6)에 있어서 N+영역(5)으로부터 떨어진 측에 드레인 영역이 되는 N+영역(7a)이 설치된다. 한편, P영역(4a)에는, N+영역(5)에 인접하여 P+영역(8)이 설치 된다. 이상과 같이 하여, NMOSFET의 소스 영역(N+영역(5)), 드레인 영역(N+영역(7a)) 및 N+영역(5)과 N-영역(6) 사이의 영역인 채널 영역이 구성되고, 소스 영역(N+영역(5))과 P+영역(8)에 걸쳐 소스 전극이 설치되며, 드레인 영역(N+영역(7a))위에 드레인 전극(12)이 설치되고, 채널 영역 위에 게이트 산화막(도시하지 않음)을 통해 게이트 전극(11)이 설치된다.
한편, N+영역(5)과 N+영역(7a) 사이의 N-영역(6)의 캐리어 농도는 표면의 전계가 균일하게 되도록 (리서프 조건을 만족하도록) 설정되어 있는 것이 바람직하다.
여기에서, 본 실시예 1에 있어서, P영역(4)에 있어서, N+영역(5), N-영역(6) 및 N+영역(7a)은, N-에피택셜층(2)까지 이르지 않는 깊이로 형성되고, N+영역(5), N-영역(6) 및 N+영역(7a)과 N-에피택셜층(2) 사이에는, 반드시 P영역(4)이 존재하도록 되어 있다. 이것에 의해, NMOSFET의 N형의 소스 및 드레인이 P영역(4)에 의한 전위장벽에 의해 둘러싸이게 되고, 이 전위장벽에 의해 P영역(4)의 외측에 설치되는 플로팅 전원전극(13)이나 CMOS영역의 MOSFET로부터 분리된다.
그리고, 실시예 1에서는, 상기의 MOSFET에 접속되는 저항 R과 플로팅 전원전극이 아래와 같이 설치되어 레벨 시프트 회로가 구성된다.
구체적으로는, P영역(4)의 외측에 N-에피택셜층(2)에 접속되는 플로팅 전원 전극(13)을 형성한다. 이 플로팅 전원전극(13)은, 예를 들면 도 1에 나타나 있는 바와 같이 P영역(4)의 외측의 N-에피택셜층(2)에 설치된 CMOS로직 회로에 접속되도록, PMOSFET의 소스 또는 드레인인 P+영역과 그것에 인접하는 N+영역(7b)에 걸쳐 설치된다. 그리고, 드레인 전극(12)과 플로팅 전원전극(13) 사이에 저항 R이 접속된다.
이상과 같이 하여, MOSFET와, 저항 R과 플로팅 전원전극(13)이 접속되어 이루어지는 실시예 1의 레벨 시프트 회로가 구성된다.
한편, 부호 3은, N-에피택셜층(2)의 표면에서 P-기판(1)에 이르도록 형성된 P+영역이며, 4c는 P+영역(3)에 접하여 형성된 P-영역이며, 9는 P+영역(3)에 접하여 형성된 기판 전극이며, 그 기판 전극(9)은 접지된다.
이상과 같이, 실시예 1의 구동회로에 있어서, 일반적인 기판전위 기준의 로직 신호를 플로팅 전위의 로직 회로에 전달하는 2개의 NMOSFET(31)가 구성된다. 즉, NMOSFET(31)를 온 상태로 하면 저항 R에 전류가 흘러, V1과 Vd1(Vd2) 사이의 전위차가 생기는 것을 이용하고 있다(도 4의 회로를 참조).
다음에 플로팅 전원전극(13)에 인가되는 전압 V1에 따라 형성되는 공핍층에 관하여 설명한다.
우선, 본 실시예 1에서는, 플로팅 전원전극(13)에 인가되는 전압 V1이 높을 경우에, 도 2에 나타나 있는 바와 같이 전압이 인가됨과 동시에 N-에피택셜층(2), P-영역(4b) 및 N-영역(6)이 동시에 공핍화하고, 표면전계가 균일화되는 트리플 리서프 구조를 적용하고 있다.
트리플 리서프 구조라 함은, 세로방향에 교대로 N확산층, P확산층이 겹치고(여기에서는, P형 기판(1), N-에피택셜층(2), P-영역(4b) 및 N-영역(6)이 적층되어 있는 것을 가리킨다), 역 바이어스 인가시에 서로 공핍화하고, 최종적으로 최하층의 영역 이외는 서로 완전히 공핍화 시키는 것에 의해, 표면전계를 균일화하여 최대 전계를 억제하는 구조를 말한다. 이 공핍화시에 애벌란시가 발생하기 전에 이 동작을 완료시키는 것이 제1의 동작조건이 되고 있다.
Si공핍층에 있어서 애벌란시를 일으키지 않는 최대의 적분 전하량은, 대략 1 X 1012/cm2이다. 실시예 1의 트리플 리서프 구조에서는, 세로방향에 3겹으로 적층되고 있기 때문에, 이 3배의 3 X 1012/cm2가 토털 적분 전하량이다.
본 실시예 1에서는, N-에피택셜층(2)은 상하로부터 공핍화하기 때문에 적분 전하량은 2 X 1012/cm2이며, N-층(6)은 밑에서부터만 공핍화하기 때문에 적분 전하량은 1 X 1012/cm2이며, 토털 3 X 1012/cm2이다.
이상과 같이 구성된 실시예 1에서는, 이 도 2에 나타나 있는 바와 같이 상기의 CMOS영역에는 공핍층이 도달하고 있지 있으므로, 기판 전위에 대하여 고전위를 유지한 상태에서 정상동작시킬 수 있다.
이에 대하여 플로팅 전원전극(13)에 인가되는 전압 V1이 저하하여, P-영역(4b)이 공핍화되지 않는다(도 1). 이러한 경우, 종래기술의 란에서 설명한 바와 같이, 종래의 구동회로에서는, NMOSFET에 흐르는 전류가 N-에피택셜층(2)으로 흘러 들어오게 된다.
한편, 도 1 및 도 2에 있어서, 공핍층은, 파선 V1과 파선V2 사이에 끼워진 영역이다. 다른 단면도에 대해서도 동일하다.
이에 대하여 본 발명(본 실시예1)의 구동회로에서는, 플로팅 전원전극(13)에 인가되는 전압 V1이 저하한 경우라도, P-영역(4b)에 의한 전위장벽에 의해 NMOS에 흐르는 전류가 N-에피택셜층(2)으로 도달하는 경우는 없다.
따라서, 본 실시예 1의 구동회로에서는, 종래예와 같이 저항 R의 실효값이 변화되거나, NMOS간에 있어서 상호간섭이 발생하는 경우는 없으며, 안정된 구동을 실현할 수 있다.
또한 본 실시예 1의 구동회로에서는, 도 3b와 같이, 각각 P영역(4a), P-영역(4b)으로 이루어지는 2개의 P영역(4)을 서로 분리하고, P영역(4)을 P영역(3)에 접속된 P-영역(4c)으로부터도 분리하고 있다. 즉, 2개의 P영역(4) 사이 및 P영역(4)과 P영역(3) 사이에 N-에피택셜층(2)이 설치되도록 하면, N-에피택셜층(2)의 전위장벽에 의해 2개의 NMOSFET의 소스 전위를 독립하여 유지하는 것이 가능하게 되며, 소스측에서 디바이스에 흐르는 전류를 NMOSFET마다 검출하는 것도 가능하다.
그러나, 본 발명에서는, 도 3a에 나타나 있는 바와 같이, NMOS간의 소스 전위를 공통으로 하고, 또한 P영역(4a)과 P영역(3)을 접하도록 형성해도 된다.
변형예 1
이상의 실시예 1의 설명에서는, NMOSFET가 구성되는 부분에 트리플 리서프 구조를 적용하는 것이 바람직함을 나타냈지만, NMOSFET가 구성되는 부분 이외의 곳은, 예를들면 더블 리서프 구조로 해도 된다.
그러나, NMOSFET가 구성되는 부분에 트리플 리서프 구조를 적용할 경우에는, NMOSFET가 구성되는 부분 이외의 곳도, 트리플 리서프 구조를 적용하는 것이 바람직하다.
구체적으로는, NMOSFET가 구성되는 부분 이외의 부분에 인접하여, P형 기판(1)위에, 기판(1)측으로부터 순차적으로 N형층, P형층, N형층으로 이루어지는 적층구조를 형성하고, 그 적층구조의 N형층, P형층, N형층의 불순물 농도를 표면의 전계가 균일하게 되도록 설정한다. 이와 같이, NMOSFET가 구성되는 부분 이외의 곳에 트리플 리서프 구조를 적용한 예는, 예를 들면 도 5a 또는 도 5b의 평면도에 나타나는 바와 같이 된다. 한편, 도 5a는 도 3a에 나타내는 예에 있어서 NMOSFET가 구성되는 부분 이외의 곳에 트리플 리서프 구조를 적용한 예를 나타내고, 도 5b는 도 3b에 나타내는 예에 있어서 NMOSFET가 구성되는 부분 이외의 곳에 트리플 리서프 구조를 적용한 예를 나타내고 있다.
즉, NMOSFET를 형성하지 않은 영역을 더블 리서프 구조로 하면, 트리플 리서 프 구조를 구성하는 P-영역(4b)과 더블 리서프 구조를 구성하는 P-영역(4c)은 적분농도를 바꾸지 않으면 각각의 영역에서의 전계 완화를 최적화할 수 없지만, NMOSFET의 외부도 트리플 리서프 구조로 하면, P-영역(4c)을 별도로 설치할 필요가 없어, 프로세스 비용을 낮출 수 있다.
변형예 2
또한 실시예 1에서는, NMOSFET가 형성되는 부분의 양측을 P-영역(4b) 또는 P-영역(4c)으로 했지만, 본 발명에서는, NMOSFET가 형성되는 부분의 양측의 P-영역(4b) 또는 P-영역(4c)대신에 N-에피택셜층(2)이 노출하도록 해도 된다.
이와 같이 하면, NMOSFET가 형성되는 영역에서는 트리플 리서프 구조가 되고, 형성 영역 외에서는 일반적인 리서프 구조가 되므로, N-층(2)은 일반적인 리서프 조건에 합치하도록 형성하고, P-층(4b)과 N-층(6)은 가능한 한 얇게 하여, NMOSFET영역에 있어서의 트리플 리서프 조건에서 크게 벗어나지 않도록 할 필요가 있다.
그러나, 리서프 조건에서는 적분농도의 상한을 규정하고 있기 때문에, 본 구조에서는 적분농도가 저하하는 방향으로만 이탈이 생기므로, 치명적인 문제는 되지 않으며, 또한 N-영역(6)의 길이(리서프 길이)를 디바이스 형성 부분만 길게 함으로써 내압 마진을 얻을 수 있는 등의 대책도 있어 큰 문제가 되지는 않는다.
이에 대하여 트리플 리서프 조건은 최적범위가 일반적인 리서프보다 좁아, 정확한 프로세스 컨트롤이 필요하게 되지만, 도 6a등의 구조에서는, 트리플 리서프 구조를 될 수 있는 한 만들지 않아도 되므로, 제조가 쉽다는 이점이 있다.
한편, 도 6a는 도 3a에 대응하고, 도 6b는 도 3b에 대응한다.
이상의 실시예 1에 있어서, NMOSFET가 형성되는 영역과 N-영역(2)을 분리하는 P-영역(4b)은, 예를 들면 도 11에 나타나 있는 바와 같이 SiO2마스크 M1와 레지스트 S1를 이용해서 용이하게 형성할 수 있다. 즉, N-영역(6) 밑에 매립된 P-영역(4b)을 고에너지 주입으로 형성하지만, 그때의 마스크 M1를 형성한 영역의 주입 깊이를 N-에피택셜층(2)의 Si표면에 맞출 수 있는 것으로, 사발 형상의 P-영역(4b)을 형성할 수 있다. 이와 같이 하면, 1회의 이온주입공정으로 N-영역(6)을 N-영역(2)으로부터 분리하는 P-영역(4b)을 형성하는 것이 가능하게 되고, 프로세스 비용을 억제할 수 있다.
실시예 2
실시예 2의 반도체장치는, 실시예 1에서 설명한 도 3a에 나타내는 반도체장치에 있어서, 2개의 NMOSFET 사이에, 도 7에 나타나 있는 바와 같이, N-영역(6a) 및 N+영역(7c)으로 이루어지는 N형 분리층을 설치한 이외는, 도 3a와 마찬가지로 구성 된다. 여기에서, N-영역(6a) 및 N+영역(7c)은 각각, NMOSFET의 N-영역(6) 및 N+영역(7a)과 분리되어서 설치되고, N-영역(6a)과 N-영역(6) 사이 및 N+영역(7c)과 N+영역(7a) 사이에는 각각 P-(4b)영역이 끼워져서 존재한다.
이상과 같이 구성된 실시예 2의 반도체 장치에서는, 2개의 NMOSFET간에 설치된 독립된 N-영역(6a)이나 N+영역(7c)의 존재에 의해 접합 용량에 기인한 상호의 용량결합이 없어지고, 과도특성에 있어서 상호간섭을 방지할 수 있어, 보다 정확한 동작이 가능하게 된다.
실시예 3
실시예 3의 반도체장치는, 실시예 1에서 설명한 도 3b에 나타내는 반도체장치에 있어서, 2개의 NMOSFET 사이에, 도 8에 나타나 있는 바와 같이 P-영역(4d)으로 이루어지는 P형 분리층을 설치한 이외는, 도 3b와 같이 구성된다. 여기에서, P-영역(4d)은 각각, NMOSFET를 형성하기 위한 P영역(4)과 분리되어 설치되고, P-영역(4d)과 P영역(4)의 사이에는 각각 N-에피택셜층(2)이 끼워져서 존재한다.
이상과 같이 구성된 실시예 3의 반도체 장치에서는, 2개의 NMOSFET 사이에 설치된 독립한 P-영역(4d)의 존재에 의해, 접합 용량에 기인한 상호의 용량결합이 없어지고, 과도특성에 있어서 상호간섭을 방지할 수 있으며, 보다 정확한 동작이 가능하게 된다.
또한, 도 6b에 나타낸 구조에서는, NMOSFET마다 P영역(4)을 형성하고, 서로 거리를 취함으로써, 접합 용량에 기인한 상호의 용량결합을 작게할 수 있지만, 본 실시예 3에서는, P영역(4)사이에 P-영역(4d)를 설치함으로써, 2개의 P영역(4)사이의 거리를 크게 하지 않고 상호의 결합을 작게 할 수 있다.
실시예 4
실시예 4의 반도체장치는, 도 9에 나타나 있는 바와 같이 실시예 1의 반도체장치(도 1)에 있어서, P-영역(4b)을 N-에피택셜층(2)의 내부에 매립된 매립층으로서 형성하고, N+영역(7a)과 N+영역(7b) 사이에 P영역(29)을 추가해서 형성한 이외는, 실시예 1과 마찬가지로 구성된다. 한편, N-에피택셜층(2)의 내부에 매립된 P-영역(4b)은, P-영역(4b)을 형성하기 위한 이온주입을 행한 후, 다시 N-에피택셜층(2)을 에피택셜 성장을 행하도록 하여 형성해도 좋고, 고에너지 주입으로 P-영역(4b)을 직접 형성하도록 해도 된다.
여기에서, N+영역 7a과 7b의 사이는 P형의 영역으로 차단할 필요가 있기 때문에, P영역(29)을 추가하고 있지만, P-영역(4b)이 공핍화하면 N-에피택셜층(2)으로의 전류 리크는 없기 때문에, 역 바이어스 인가시에 도 9와 같이 P영역(29)은 공핍화되지 않고 플로팅 상태가 되는 것이라도 된다.
실시예 1의 바람직한 형태에서는, N-에피택셜층(2)과 P-영역(4b)과 N-영역(6)의 농도 밸런스를 취할 필요가 있었지만, 이 실시예 4의 구성에 의하면 N-에피택셜층(2)과 P-영역(4b)의 관계만 최적화하면 되므로, 프로세스 최적화를 보다 간편하게 행할 수 있다.
실시예 5
실시예 5의 반도체장치는, 도 10a에 나타나 있는 바와 같이 실시예 4의 반도체장치에 있어서, P영역(29)을 P영역(3)과 같은 방법으로 하여 P형 기판(1)의 P-층에 이르도록 확산으로 형성하고, 또한, P-기판(1)과의 사이의 내압을 유지하기 위해서 N+매립 영역(14)을 추가한 이외는, 실시예 4와 마찬가지로 구성된다.
이상의 실시예 5의 반도체 장치에서는, 역 바이어스 인가시에는 도 9에 나타나 있는 바와 같이 P영역(29)은 P-영역(4b)이 공핍화될 때까지 전위가 저하하여, 플로팅 상태가 된다. 이상의 실시예 5에 의하면, 예를 들면 P영역(29)을 P영역(3)과 동일 공정으로 형성할 수 있으므로, 프로세스 비용의 저감이 가능하게 된다.
한편, 본 실시예 5의 구성은, P영역(3)이 P매립 영역(3a)과 P영역(3b)으로 구성되고 있을 경우라도 적용하는 것이 가능하다.
실시예 6
실시예 6의 반도체장치는, 도 12에 나타나 있는 바와 같이 실시예 1의 N-에 피택셜층(2) 대신에, 확산에 의해 N-확산층(20)을 형성하고, 그 N-확산층(20)에 실시예 1과 같은 방법으로 NMOSFET 및 CMOS를 구성한 것이다.
이와 같이 구성된 실시예 6의 구동회로는, P영역(3)의 형성이 불필요하고, 프로세스 비용이 에피택셜 성장에 비해 쉬운 확산을 이용하고 있기 때문에, 프로세스 비용의 저감이 가능하게 된다. 이 방법은, 실시예 4등에도 적용할 수 있으며, 동일한 효과를 얻을 수 있다.
실시예 7
실시예 7의 반도체 장치에서는, 도 13a에 나타나 있는 바와 같이, P형 기판(1) 위에 리서프 조건을 만족하도록 농도 조정된 N-매립 영역(16)을 설치하고, 그 위에 NMOSFET를 형성하기 위한 P-층(15)과, CMOS를 형성하는 영역으로서 N층(17)을 형성하고, P-층(15)에 NMOSFET를 형성하며, N층(17)에 CMOS에 접속된 플로팅 전원전극(13)을 형성하고 있다. 이 실시예 7의 구동회로에 있어서도, 실시예 1과 마찬가지로 P-층(15)에 형성된 NMOSFET는, P-층(15)에 의해 둘러싸여 있어 플로팅 전원전극(13)과는 완전하게 분리되고 있으며, 실시예 1과 같은 작용 효과를 얻을 수 있다.
또한 이상과 같이 구성된 실시예 7의 구동회로에서는, 역 바이어스를 강화했을 때, 도 13b에 나타나 있는 바와 같이 공핍화하여 고내압을 얻을 수 있고, 본 구 성에서는 N-영역(6)이 P-층(15)에 직접 형성되므로 리서프 조건을 최적화하기 위한 농도조정이 실시예 1보다 용이하다는 이점이 있다.
실시예 8
실시예 8의 반도체장치는, 도 14a에 나타나 있는 바와 같이 실시예 7의 반도체장치에 있어서, N-매립 영역(16)에 이르는 N영역(18)을 부가한 이외는, 실시예 7과 마찬가지로 구성된다. 이 실시예 8에 있어서, 복수의 NMOS를 내장할 경우에는, 도 3a에 나타낸 구조와 같이 소스 전극이 공통이 되는 구성이지만, N영역(18)에 의해 P영역(4a)과 P-기판(1)을 분리하는 것이 가능하다. 그러나, 실시예 8의 구동회로에서는, 역 바이어스를 강화한 상태에서는, 도 14b에 나타나 있는 바와 같이 N-영역(6), P-층(15), N-매립 영역(16)이 각각 공핍화하고, N영역(18)은 공핍화 혹은 플로팅 상태(도 14b는 플로팅 상태를 나타낸다)가 된다. 이에 따라 복수의 NMOSFET의 소스 전위를 각각 독립하여 유지하는 것이 가능하게 되고, 소스측에서 디바이스에 흐르는 전류를 NMOS마다 검출하는 것이 가능해 진다.
실시예 9
실시예 9의 반도체장치는, 도 15에 나타나 있는 바와 같이 실시예 1의 N+영역(7a)의 내부에 P+영역(19)을 형성함으로써, NMOSFET대신에, 절연 게이트 바이폴러 트랜지스터(IGBT)로 한 이외는 실시예 1과 마찬가지로 구성된다.
이와 같이, NMOSFET를 절연 게이트 바이폴러 트랜지스터로 함으로써, P+영역(19)으로부터의 홀 전류주입에 의한 온 전류를, 실시예 1에 비교하여 대폭 증가시키는 것이 가능하다. 또한 이 IGBT는 온 상태에 있어서 P+영역(19)으로부터 홀이 주입되지만 이 홀은 P-영역(4b)에 의한 전위장벽에 의해 P-영역(4b) 밖으로 흘러나가는 경우는 없다.
또한, 도 3b와 같이 P-영역(4b)을 독립하여 구성하면 복수의 IGBT간의 상호 리크도 발생하지 않기 때문에, 도 4의 2개의 NMOS(31)를 각각 본 구조의 IGBT로 치환할 수 있다. 또한 이상의 설명은 실시예 1을 바탕으로 설명했지만, 실시예 4∼8에 있어서, NMOSFET를 절연 게이트 바이폴러 트랜지스터로 변경하는 것이 가능하며, 실시예 1에 있어서 치환한 경우와 같은 작용 효과를 얻을 수 있다.
이상과 같이 구성된 본 발명에 따른 반도체장치에 의하면, 상기 제1N형 영역 및 상기 제2N형 영역이 상기 P영역에 의해 둘러싸이고, 상기 N-영역과 분리되어 있으므로, 반도체소자와 다른 회로 소자의 사이의 불필요한 전류로의 형성을 방지할 수 있고, 정상적인 신호 전달이 가능한 반도체장치를 제공할 수 있다.

Claims (16)

  1. 한쪽 주 표면의 표면영역에 N-영역과, 그 N-영역의 일부 또는 그 N-영역에 인접하여 설치된 P영역을 가지는 P형 기판에 설치된 반도체장치이며,
    상기 반도체장치는,
    상기 P영역의 표층부의 일부에 서로 분리하여 설치된 제1N형 영역 및 제2N형 영역과,
    상기 제1N형 영역 위에 설치된 제1전극과, 상기 제2N형 영역 위에 설치된 제2전극과,
    상기 제1N형 영역과 상기 제2N형 영역 사이의 상기 P영역의 표면에 설치된 게이트 전극을 가지고 이루어지는 반도체소자를 포함하고,
    상기 제1N형 영역 및 상기 제2N형 영역이 상기 P영역에 의해 둘러싸이고, 상기 N-영역과 분리되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 반도체소자와,
    상기 N-영역의 표면에 상기 P영역으로부터 분리되어 설치된 플로팅 전원전극과,
    상기 제2전극과 상기 플로팅 전원전극과의 사이에 접속된 저항을 가지고 이루어지는 레벨 시프트 회로를 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 레벨 시프트 회로를 복수개 포함하는 것을 특징으로 하는 반도체장치.
  4. 제 3항에 있어서,
    상기 각 레벨 시프트 회로에 있어서의 각 반도체소자에 대응하는 상기 P영역이 각각 상기 N-영역에 있어서 서로 분리되어 설치된 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 P영역은, 상기 제1N형 영역이 설치되는 제1P영역과 상기 제2N형 영역이 설치되는 제2P영역을 가지고 이루어지는 것을 특징으로 하는 반도체장치.
  6. 제 5항에 있어서,
    상기 P영역은, 상기 제2전극과 상기 플로팅 전원전극 사이에 설치되고, 상기 제2P영역이 접속된 제3P영역을 더 가지고 이루어지는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 P형 기판과 상기 N-영역 사이에, 상기 제3P영역에 접합된 N+층을 설치한 것을 특징으로 하는 반도체장치.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 N-영역은, 상기 P형 기판의 상기 한쪽의 주 표면으로부터 N형 불순물이 확산되어 이루어지는 N형 확산층이며, 상기 P영역은 상기 P형 기판의 표면영역으로 이루어지는 것을 특징으로 하는 반도체장치.
  9. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 N-영역 및 상기 P영역과 상기 P형 기판 사이에, N-매립 영역을 가지는 것을 특징으로 하는 반도체장치.
  10. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제2N형 영역의 일부에 P+영역을 설치하고, 상기 제2전극 대신에 상기 P+영역에 접속된 제3전극을 가지는 것을 특징으로 하는 반도체장치.
  11. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제2N형 영역과 상기 게이트 전극이 형성된 상기 P영역 사이에, N-리서프 영역을 가지고, 상기 N-리서프 영역과 상기 P형 기판 사이에는, 상기 P형 기판측에서 순차적으로 상기 N-영역과 상기 P영역이 위치하고 있으며, 그 상기 P형 기판위에 겹쳐진 상기 N-영역, 상기 P영역, 상기 N-리서프 영역의 불순물 농도가 표면의 전계가 균일하게 되도록 설정되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 11항에 있어서,
    상기 반도체소자가 형성되는 영역에 인접하고, 상기 P형 기판 위에, 상기 기판으로부터 순차적으로 겹쳐진 제1N형층, P형층, 제2N형층으로 이루어지는 적층구조를 가지며, 상기 제1N형층, 상기 P형층, 상기 제2N형층의 불순물 농도가 표면의 전계가 균일하게 되도록 설정되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 11항에 있어서,
    상기 반도체소자가 형성되는 P영역에 인접하여, 상기 N-영역의 표면이 노출하고 있는 것을 특징으로 하는 반도체장치.
  14. 제 3항에 있어서,
    상기 P영역에 2개의 상기 반도체소자가 설치되고, 상기 2개의 상기 반도체소자 사이의 상기 P영역에, N형 분리층을 설치한 것을 특징으로 하는 반도체장치.
  15. 제 4항에 있어서,
    2개의 상기 반도체소자를 포함하고, 상기 2개의 반도체소자는 상기 N-영역에 있어서 서로 분리하여 설치된 상기 P영역에 설치되어 있고, 그 분리된 P영역 사이 에 위치하는 상기 N-영역에 P형 분리층을 설치한 것을 특징으로 하는 반도체장치.
  16. 제 9항에 있어서,
    상기 N-매립 영역에 접합하는 N형 영역을 설치하고, 상기 N-매립 영역과 상기 N형 영역에 의하여 상기 P형 기판과 상기 P영역을 분리한 것을 특징으로 하는 반도체장치.
KR1020060077067A 2005-09-22 2006-08-16 반도체 장치 Active KR100802461B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005274992A JP4832841B2 (ja) 2005-09-22 2005-09-22 半導体装置
JPJP-P-2005-00274992 2005-09-22

Publications (2)

Publication Number Publication Date
KR20070033875A KR20070033875A (ko) 2007-03-27
KR100802461B1 true KR100802461B1 (ko) 2008-02-14

Family

ID=37832778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060077067A Active KR100802461B1 (ko) 2005-09-22 2006-08-16 반도체 장치

Country Status (6)

Country Link
US (1) US7595536B2 (ko)
JP (1) JP4832841B2 (ko)
KR (1) KR100802461B1 (ko)
CN (1) CN100539186C (ko)
DE (1) DE102006038860B4 (ko)
TW (1) TWI305416B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5047653B2 (ja) * 2007-03-13 2012-10-10 三菱電機株式会社 半導体装置
JP5092174B2 (ja) * 2007-04-12 2012-12-05 三菱電機株式会社 半導体装置
US7687891B2 (en) * 2007-05-14 2010-03-30 Infineon Technologies Ag Diode having one or more zones of a first conductivity type and one or more zones of a second conductivity type each located within a layer of the second conductivity type
US8558307B2 (en) * 2007-12-18 2013-10-15 Sanyo Semiconductor Co., Ltd. Semiconductor device with diffused MOS transistor and manufacturing method of the same
JP5505499B2 (ja) * 2010-06-04 2014-05-28 富士電機株式会社 半導体装置および駆動回路
JP5496826B2 (ja) * 2010-08-25 2014-05-21 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP5502152B2 (ja) * 2012-07-05 2014-05-28 三菱電機株式会社 半導体装置
JP5996969B2 (ja) * 2012-08-24 2016-09-21 新電元工業株式会社 高耐圧半導体装置
JP5947151B2 (ja) * 2012-08-24 2016-07-06 新電元工業株式会社 高耐圧半導体装置
US9252260B2 (en) * 2013-07-11 2016-02-02 Analog Devices Global Semiconductor device, and a method of improving breakdown voltage of a semiconductor device
CN107359194B (zh) * 2017-07-31 2020-03-31 电子科技大学 一种消除高电场的器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112496A (ja) * 1992-09-30 1994-04-22 Toshiba Corp 絶縁ゲート型半導体装置
JPH09283716A (ja) * 1996-04-15 1997-10-31 Mitsubishi Electric Corp 半導体装置
KR20010030181A (ko) * 1999-08-31 2001-04-16 모리 가즈히로 고내압 에스오아이형 반도체장치
KR20050083340A (ko) * 2004-02-23 2005-08-26 재단법인서울대학교산학협력재단 이중 게이트 트랜지스터

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313082A (en) 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance
JP3952967B2 (ja) * 1995-04-12 2007-08-01 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
JP3808116B2 (ja) 1995-04-12 2006-08-09 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
US5801418A (en) 1996-02-12 1998-09-01 International Rectifier Corporation High voltage power integrated circuit with level shift operation and without metal crossover
JP3893185B2 (ja) * 1996-05-14 2007-03-14 三菱電機株式会社 半導体装置
JP2000286391A (ja) * 1999-03-31 2000-10-13 Fuji Electric Co Ltd レベルシフタ
JP4622048B2 (ja) * 1999-12-13 2011-02-02 富士電機システムズ株式会社 半導体装置
JP2002064150A (ja) 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP4531276B2 (ja) * 2001-02-27 2010-08-25 三菱電機株式会社 半導体装置
JP4277496B2 (ja) * 2001-11-21 2009-06-10 富士電機デバイステクノロジー株式会社 半導体装置
JP4761691B2 (ja) * 2002-06-24 2011-08-31 富士電機株式会社 半導体装置
JP4190311B2 (ja) * 2003-03-10 2008-12-03 三菱電機株式会社 半導体装置
JP4423461B2 (ja) * 2003-08-18 2010-03-03 富士電機システムズ株式会社 半導体装置
JP4318511B2 (ja) 2003-08-26 2009-08-26 三洋電機株式会社 昇圧回路
JP4654574B2 (ja) * 2003-10-20 2011-03-23 トヨタ自動車株式会社 半導体装置
JP4593126B2 (ja) * 2004-02-18 2010-12-08 三菱電機株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112496A (ja) * 1992-09-30 1994-04-22 Toshiba Corp 絶縁ゲート型半導体装置
JPH09283716A (ja) * 1996-04-15 1997-10-31 Mitsubishi Electric Corp 半導体装置
KR20010030181A (ko) * 1999-08-31 2001-04-16 모리 가즈히로 고내압 에스오아이형 반도체장치
KR20050083340A (ko) * 2004-02-23 2005-08-26 재단법인서울대학교산학협력재단 이중 게이트 트랜지스터

Also Published As

Publication number Publication date
CN1937251A (zh) 2007-03-28
US7595536B2 (en) 2009-09-29
US20070063293A1 (en) 2007-03-22
DE102006038860A1 (de) 2007-03-29
TW200713576A (en) 2007-04-01
KR20070033875A (ko) 2007-03-27
JP4832841B2 (ja) 2011-12-07
DE102006038860B4 (de) 2011-02-24
JP2007088198A (ja) 2007-04-05
CN100539186C (zh) 2009-09-09
TWI305416B (en) 2009-01-11

Similar Documents

Publication Publication Date Title
US8304827B2 (en) Semiconductor device having on a substrate a diode formed by making use of a DMOS structure
KR101098397B1 (ko) 반도체장치
US7671423B2 (en) Resistor ballasted transistors
CN102446955B (zh) 高电压金属氧化半导体装置与制造该装置的方法
US7960222B1 (en) System and method for manufacturing double EPI N-type lateral diffusion metal oxide semiconductor transistors
US9748383B2 (en) Transistor
US20180033854A1 (en) Semiconductor device and manufacturing method thereof
KR20130085751A (ko) 수평형 디모스 트랜지스터 및 그 제조방법
JP2002124681A (ja) 半導体装置
US20100163990A1 (en) Lateral Double Diffused Metal Oxide Semiconductor Device
KR100802461B1 (ko) 반도체 장치
KR20080033361A (ko) 향상된 하이 사이드 효율을 갖는 고 전압 트랜지스터
US6924535B2 (en) Semiconductor device with high and low breakdown voltage transistors
JP2010258355A (ja) 半導体装置及びその製造方法
US10256340B2 (en) High-voltage semiconductor device and method for manufacturing the same
US20030178683A1 (en) Semiconductor device
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US8492233B2 (en) Configurable NP channel lateral drain extended MOS-based transistor
US10128331B1 (en) High-voltage semiconductor device and method for manufacturing the same
US7342283B2 (en) Semiconductor device
KR20150044803A (ko) 반도체 장치
US20200212171A1 (en) Semiconductor device
KR20080077052A (ko) 반도체 장치
US20240170480A1 (en) Semiconductor device
JP2004273793A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060816

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20070627

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20071227

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080201

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080204

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110126

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20120119

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130118

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20140117

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20150119

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20160105

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20160105

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20170103

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20170103

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20180119

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20180119

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20210119

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20230103

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20240103

Start annual number: 17

End annual number: 17