KR20000022830A - 반도체 디바이스 및 그 제조 공정 - Google Patents

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Abstract

전기적 저항의 증가와 범프 접속 계면에서의 접합 강도의 하락 및 접속 저항의 상승을 억제할 수 있고 수지 막에 의해서 범프의 베이스를 강화하는 방법을 사용하는 경우 접합의 신뢰성을 향상시킬 수 있는 반도체 디바이스의 제조 공정을 제공한다. 범프는 회로 패턴에 접속가능하도록 반도체 칩의 패턴 회로로 형성된 반도체 웨이퍼 상에 형성되고, 범프들 사이의 공간을 밀봉하는 동안 수지 막이 범프들의 높이보다 낮은 표면을 제공하는 두께로 반도체 웨이퍼의 범프 형성 영역 상에 형성되며, 범프의 면을 클리닝하고 활성화시키기 위해 플라스마 클리닝 등이 범프의 표면 부분 상에 퇴적된 밀봉 수지 성분 또는 천연 산화물 또는 다른 절연성 불순물들을 제거하는데 사용되며, 실장 기판 상에는 칩이 실장된다.

Description

반도체 디바이스 및 그 제조 공정{SEMICONDUCTOR APPARATUS AND PROCESS OF PRODUCTION THEREOF}
본 발명은 땜납 또는 다른 금속 범프를 사용하여 실장된 반도체 장치, 및 그 제조 공정에 관한 것이다.
최근에는, 디지털 비디오 카메라, 디지털 셀룰라 폰, 노트북형 개인용 컴퓨터, 및 다른 휴대용 전자 기기들이 폭넓게 확산되고 있다. 이들 휴대용 전자 기기들은 소형화, 두께의 박막화, 및 경량화가 요구되고 있다.
휴대용 전자 기기의 소형화, 박막화, 경량화를 실현하기 위해, 구성 소자들의 실장 밀도를 개선하는 것이 상당히 중요하다.
특히, 반도체 IC 및 다른 반도체 디바이스에서도, 종래의 패키지형 반도체 디바이스 대신에, 플립-칩형 반도체 디바이스를 이용하는 고밀도 실장 기술이 개발되어 실용화되고 있다.
종래에는, 반도체 장치의 패키징의 형태로, DIP(Dual Inline Package) 또는 PGA(Pin Grid Array), 및 인쇄 회로 기판에 홀을 통과하는 리드선을 삽입함으로써 인쇄 회로 기판 상에 실장시키는 스루홀 실장 장치(THD; Through Hole mounted Device) 또는 QFP[Quad Flat (L-Leaded) Package] 또는 TCP(Tape Carrier Package) 또는 리드선을 인쇄 회로 기판의 표면에 납땜하여 실장시킨 다른 표면 실장 장치(SMD)가 사용되었다.
크기를 보다 소형화하기 위해, 칩 사이즈 패키지 [CSP, 또는 FBGA(Fine-Pitch BGA)라고도 함]라고 불리우는 패키지에 의해서 실장 기판에 면하고 있는 패드 개구 표면을 이용하여, 패키지의 크기를 반도체 칩의 크기에 거의 근접하게 하여(플립-칩 실장) 보다 소형화하고 고밀도화하기 위한, 반도체 칩 실장 방법에 관심이 모아지고 있다. 새롭고 다양한 대안이 제시될 때까지 활발한 연구가 행해질 것이다.
이와 같은 플립-칩형 반도체 디바이스를 실장하기 위한 실장(플립-칩 실장) 방법들중 한 가지는 반도체 IC의 알루미늄(Al) 등으로 구성된 전극 패드 상에 예를 들면 구형(볼형) 땜납 범프 (땜납 볼 범프)를 형성하고 상기 땜납 볼 범프를 갖는 컨택 내에 반도체 IC의 접속 단자를 가져와 인쇄 회로 기판 상에 IC 칩을 직접 실장한다.
실장 기판 상에 실장된 CSP형 반도체 칩으로 구성된 반도체 장치를 도면을 참조하여 설명할 것이다.
Al 등으로 이루어진 전극 패드(11)가 형성된 반도체 디바이스(반도체 웨이퍼)(10)의 표면은, 예를 들면 질화 실리콘층으로 이루어진 제1 표면 보호막(12) 및 전극 패드(11) 부분만을 개구시킨 상태인 폴리이미드층으로 구성된 제2 표면 보호막(13)으로 도포된다. 또한, 크롬(Cr), 구리(Cu), 금(Au) 등의 적층막으로 이루어진 도전성 막(14)은 전극 패드(11)와 접속하고자 하는 전극 패드(11) 부분의 개구부에서 형성된다. 도전성 막은 BLM(Ball Limiting Metal) 막이라고 불리기도 한다.
또한, 예를 들어, 고융점 땜납 볼로 이루어진 땜납 범프(16b)는 도전성 막(BLM막)(14)과 접속하도록 형성된다.
CSP형 반도체 칩(1)은 이러한 방식으로 구성된다.
한편, 실장 기판(2)은, 예를 들면, 실장시키고자 하는 구리 등으로 구성된 반도체 칩(1)의 땜납 범프(16b)의 형성 위치에 대응하는 위치에 형성된 랜드(전극)(21)를 그 상부에 제공하는 유리 에폭시계 물질, 및 상기 랜드(21)에 접속되며 기판(20)의 전면이나 배면, 또는 전면과 배면 모두에 형성된 도시되지 않은 인쇄 회로를 포함하는 기판(20)이다. 랜드(21) 이외의 기판(20) 표면은 땜납 레지스트(23)로 도포된다.
상기 CSP형 반도체 칩(1)은 랜드(21)와 정렬된 범프(16b)를 갖는 실장 기판(2) 상에 실장된다. 범프(16b)와 랜드(21)는 공융 땜납층(19)에 의해서 기계적 그리고 전기적으로 접속되어 있다.
또한, CSP형 반도체 칩(1)과 실장 기판(2) 사이의 공간은 에폭시 수지 등을 포함하는 밀봉 수지(3)에 의해서 밀봉된다.
상기 반도체 장치에 있어서, 소정 위치에 범프를 형성하는 방법으로서, 예를 들어, 전해 도금법을 이용하는 방법이 공지되어 있다. 이 방법의 경우, 형성된 땜납 범프의 두께가 범프의 하부층을 형성하는 재료층의 표면 조건과 전기적 저항에 있어서의 작은 변화에 영향을 받으며, 반도체 칩에 동일한 높이의 균일한 땜납 범프를 형성하는 것이 매우 어렵다는 단점이 있다.
따라서, 포토레지스트 층의 진공 퇴적(vacuum deposition)과 리프트-오프(lift-off)에 의한 땜납막의 형성 방법을 이용하여 균일한 높이를 갖는 땜납 볼 범프를 형성하기 위한 방법이 개발되고 있다.
이 방법을 도면들을 참조하여 후술할 것이다.
먼저, 도 12a에 도시된 바와 같이, 알루미늄(Al)과 구리(Cu) 등의 합금으로 이루어진 전극 패드(11)가 예를 들면 스퍼터링 방법이나 에칭 등에 의해 반도체 칩의 회로 패턴이 형성된 반도체 웨이퍼(10) 상에 패터닝에 의해서 형성되고, 예를 들어 질화 실리콘층이나 폴리이미드층 등으로 이루어진 표면 보호막(13)이 그 상부의 전체 표면을 도포하도록 형성된다.
표면 보호층(13)의 전극 패드(11) 부분이 개구된 후, 예를 들면 스퍼터링 방법에 의해서 패턴이 형성되어, 상기 전극 패드(11)에 크롬, 구리 및 금의 적층막으로 이루어진 도전층(BLM막)(14)을 접속한다.
다음에는, 도 12b에 도시한 바와 같이, 포토리소그래피 단계에 의해서 도전성 막(BLM막)(14) 형성 영역에서 패터닝함으로써 패턴 개구부(P)를 갖는 레지스트 막(R2)이 형성된다.
다음에는, 도 12c에 도시된 바와 같이, 예를 들면 진공 기상법에 의해서 전체 표면 상에 땜납층을 형성함으로써 레지스트 막(R2)의 패턴 개구부(P) 내에 땜납층(16)이 형성된다. 이 때, 땜납층(16a)이 또한 레지스트 막(R2) 상에 형성된다.
그 다음은, 도 13a에 도시된 바와 같이, 레지스트 막(R2) 상에 형성된 땜납층(16a)과 레지스트 막(R2)이 리프트-오프법에 의해서 동시에 제거된다. 이로 인하여, 레지스트 막(R2)의 패턴 개구부(P) 내에 형성된 땜납층(16)만을 남길 수 있다.
다음은, 도 13b에 도시된 바와 같이, 열 처리가 행해져 땜납층(16)을 녹인다. 이들은 표면 장력으로 인하여 구를 형성한 상태에서 냉각되고 고체화되어 땜납 볼 범프(16b)를 형성한다.
상술한 바와 같이, 땜납 볼 범프(16b)는 반도체 웨이퍼 상태 (즉, 개개의 반도체 칩들로 절단되기 이전의 상태)로 형성된다.
이러한 방법에서 땜납 볼 범프(16b)로 형성된 반도체 웨이퍼는 디싱 등에 의해서 개개의 반도체 칩들로 절단되고, 이어서 도 11에 도시된 바와 같이, 땜납 볼 범프(16b)는 실장 기판(2)의 기판(20) 상에 형성된 Cu 등으로 이루어진 랜드(21)에 접속되게 된다.
여기서, 랜드(21)를 제외한 기판(20)의 전체 표면은 땜납 레지스트(23)로 도포되고, 랜드(21) 영역 또는 땜납 볼 범프(16b)의 표면은 공융 땜납층(19)으로 사전 코팅된다.
따라서, 리플로우 단계를 이용하여, 공융 땜납(19)을 용융시키고 용융된 공융 땜납을 땜납 볼 범프(16b)와 랜드(21) 사이에 진입시킨다. 이것을 냉각하여 경화시킴으로써 땜납 볼 범프(16b)가 랜드(21)에 납땜되어 전기적으로 접속된다.
열적 응력은 반도체 칩과 실장 기판(인쇄 회로 기판)의 열팽창 계수들에 있어서의 차이로 인하여 플립-칩 실장 후에 범프에 의한 결합의 신뢰성 면에서 주요 단점으로 작용한다.
실리콘의 열팽창 계수는 3.4 ppm/℃인 반면, 일반적으로 폭넓게 사용되고 있는 유리 에폭시계 실장 기판의 열 팽창 계수는 약 15 ppm/℃이다. 칩의 온/오프 동작에 의해 야기되는 온도 차에 의해서 범프 결합부로 열적 응력이 반복적으로 인가되는 경우, 상기 결합부에서 균열이 발생하고 또한 어떤 경우에는 파손이나 기능 장애가 일어난다.
상술한 문제점들을 처리하기 위해, 도 11에 도시된 바와 같이, 일반적으로, 반도체 칩(1)과 실장 기판(2) 사이에 밀봉 수지(3)의 주입하고, 열 팽창 응력이 유입되는 강도가 약한 범프 결합부에 인가되는 열적 응력을 상기 밀봉 수지에 의해 전체적으로 경감시키는 방법이 적용된다.
그러나, 종래 기술의 상기 플립-칩 실장 방법에 있어서, 반도체 칩과 실장 기판이 밀봉 수지에 의해서 보강되기 때문에, 디바이스 칩에서 결함이 발생되는 경우, 반도체 칩(1)이 외부로부터 화학적 또는 기계적인 힘을 받아서 이 반도체 칩이 강력하게 티어링되므로 전체 실장 기판(2)을 폐기시키는 방법 밖에 없다.
여기서, 반도체 칩(1)이 강력하게 티어링(tearing)되는 경우는 결과적으로 실장 기판(2)을 무용지물로 만들며, 전체 실장 보드(2)를 교체하는 경우는 비용이 상당히 증가한다는 문제가 있다.
따라서, 반도체 칩(1) 내에 결함이 발생된 경우 결함을 갖는 소자들을 교체하는 작업, 즉 소위 재생산이 어렵다. 이는 이후에 실장된 플립-칩의 고장을 광범위하게 유발시키는 한 요인이 된다.
또한, 반도체 디바이스의 소형화에 수반되는 피치(pitch)의 감소에 따라, 밀봉 수지를 주입할 때, 밀봉 수지(3)의 순환이 점점 약해져 더 이상 밀봉 수지(3)를 완전히 주입할 수 없게 되어, 열적 응력을 충분히 경감시킬 수 없다는 단점이 있다.
본 발명의 목적은 밀봉 수지를 사용하지 않고도 반도체 디바이스와 실장 기판간의 열적 응력이 확실하게 경감될 수 있게 해주고 또한 접속 저항을 저감시키고 접합 부분의 강도를 증가시킬 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.
본 발명의 제1 국면에 따르면, 반도체 디바이스의 회로 패턴에 접속되도록 형성된 금속 범프들, 및 상기 금속 범프들 간의 공간을 밀봉하고 상기 금속 범프들의 높이보다 얇아지도록 상기 반도체 디바이스의 표면을 형성하는 회로 패턴 상에 형성된 수지막을 포함하며, 상기 수지막으로부터 돌출한 상기 금속 범프들의 표면들이 클리닝되어 있는 것을 특징으로 하는 반도체 디바이스가 제공된다.
또한, 본 발명의 제1 국면에서는, 상기 수지막으로부터 돌출한 상기 금속 범프들의 표면들이 클리닝되어 적어도 접속 계면에서의 접합 강도의 하락 및 접속 저항의 상승을 초래하는 성분들이 제거된다.
또한, 본 발명의 제1 국면에서는, 상기 금속 범프들은 땜납 범프들이고 상기 땜납 범프들과 조성이 상이한 땜납층들이 상기 수지막으로부터 돌출한 상기 땜납 범프들의 표면에 형성된다.
또한, 본 발명의 제1 국면에서는, 상기 땜납 범프들은 고융점 땜납으로 이루어지고 상기 땜납층들은 공융 땜납으로 이루어진다.
본 발명의 제2 국면에 따르면, 반도체 디바이스의 회로 패턴에 접속되도록 금속 범프들을 형성하는 제1 단계, 상기 금속 범프들 간의 공간을 밀봉하고 상기 금속 범프들의 높이보다 얇아지도록 상기 반도체 디바이스의 표면을 형성하는 회로 패턴 상에 수지막을 형성하는 제2 단계, 및 상기 수지막으로부터 돌출한 상기 금속 범프들의 표면들을 클리닝하는 제3 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법이 제공된다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 적어도 접속 계면에서의 접합 강도의 하락 및 접속 저항의 상승을 초래하는 성분들을 제거함으로써 상기 표면들이 클리닝된다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝과 병행하여 상기 범프들의 표면이 활성화된다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프들 상에 퇴적된 상기 수지막 성분들이 제거된다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프 표면들 상의 산화물들이 제거된다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 플라스마 클리닝에 의해 행해진다.
또한, 본 발명의 제2 국면에서는, 상기 플라스마 클리닝은 적어도 불활성 가스의 방전 플라스마에 의한 스퍼터 에칭이다.
바람직하게는, 상기 플라스마 클리닝은 적어도 산소 플라스마 처리와 그에 이은 불활성 가스의 방전 플라스마에 의한 스퍼터 에칭이다.
바람직하게는, 상기 플라스마 클리닝은 적어도 산소 플라스마 처리에 이은 환원 가스의 방전 플라스마에 의한 스퍼터 에칭이다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 레이저빔을 조사함으로써 행해진다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 감압 분위기, 불활성 가스 분위기, 또는 환원 가스 분위기에서 행해진다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 상기 범프들에 가스를 분사하여 불필요한 성분들을 벗겨내고 이 불필요한 성분들이 흡입 제거되면서 행해진다.
또한, 본 발명의 제2 국면에서는, 바람직하게는 상기 제1 단계에서 형성된 금속 범프들은 땜납 범프들이고, 상기 제3 단계 후에, 상기 땜납 범프들의 표면 상에 상기 땜납 범프들과 조성이 상이한 땜납층들을 형성하는 제4 단계가 더 제공된다.
또한, 본 발명의 제2 국면에서는, 상기 땜납 범프들은 고융점 땜납이고 상기 땜납층들은 공융 땜납으로 이루어진다.
또한, 바람직하게는, 상기 제4 단계에서, 공융 땜납층들은 인쇄법, 도금법, 또는 전사법에 의해 형성된다.
또한, 본 발명의 제2 국면에서는, 적어도 상기 제3 단계까지의 단계들은 반도체 웨이퍼 상태의 반도체 기판 상에 형성된 반도체 디바이스 상에서 행해진다.
또한, 본 발명의 제2 국면에서는, 상기 제3 단계 후에, 상기 반도체 웨이퍼를 단위 반도체 칩들로 절단하는 제4 단계가 더 제공된다.
또한, 본 발명의 제2 국면에서는, 상기 반도체 웨이퍼를 단위 반도체 칩들로 절단하는 단계 후에, 반도체 칩을 범프 형성 표면 측으로부터 실장 기판 상에 실장하여 상기 범프들에서 접속하는 단계가 더 제공된다.
본 발명에 따르면, 비교적 약한 강도의 금속 범프들의 기반 주위의 영역들, 예를 들면, 구형 땜납 범프들 주위의 영역들은 수지에 의해 보강된다. 열적 응력은 이 수지에 의해 경감된다.
또한, 반도체 디바이스가 실장 기판 상에 실장되기 전에 수지막이 형성되기 때문에, 반도체 디바이스를 실장한 후에 실장 기판과 반도체 디바이스 사이에 밀봉 수지를 주입할 필요가 없으므로 생산성이 향상된다.
또한, 수지막은 금속 범프들의 높이보다 낮은 높이로 형성되기 때문에, 반도체 디바이스가 실장 보드 상에 실장되더라도, 수지막은 실장 보드와 접촉하지 않을 것이다.
그 결과, 실장 후에 반도체 디바이스에 결함이 발생하더라도, 실장 기판으로부터 반도체 디바이스를 용이하게 제거할 수 있게 된다.
또한, 본 발명에 따르면, 적어도 접속 계면에서의 접합 강도의 하락 및 접속 저항의 상승을 초래하는 성분들이 수지막으로부터 노출된 금속 범프들의 표면들에서 제거되고 노출된 표면들이 클리닝된다.
이 클리닝에서는, 예를 들면, 범프들 상에 퇴적된 수지막 성분들 또는 범프들의 표면에 있는 산화물들이 제거된다. 또한, 범프들의 표면의 클리닝과 병행하여 범프들의 표면이 활성화된다.
또한, 수지막으로부터 노출된 표면들은 플라스마 클리닝에 의해 클리닝된다. 따라서, 금속 범프들을 실장 기판의 랜드들에 접합하거나 범프들의 표면에 형성된 땜납층들에 접합할 때 접속 저항이 저감되고 접합 강도가 증가한다.
그 결과, 반도체 디바이스를 실장 기판에 실장할 때 열적 응력이 경감되고, 반도체 디바이스가 실장 기판에 실장된 때 전기적 특성이 향상되고 접합 강도가 증가하므로, 실장 결함이 대폭 저감된다.
또한, 플라스마 클리닝이 적어도 불활성 가스의 방전 플라스마에 의한 스퍼터 에칭일 때, 예를 들면 Ar 또는 다른 불활성 가스를 이용한 RF 방전 플라스마에 의해 스퍼터 에칭을 행함으로써, 금속 범프들의 표면 상에 잔류하는 수지가 스퍼터링에 의해 제거되고 클리닝된 금속 범프들의 표면이 노출된다. 또한, 물리적 이온 조사를 이용하여 표면층들을 화학적으로 활성화시킨다.
이렇게, 금속 범프들의 표면이 클리닝되고, 그들을 접합할 때의 접속 저항이 저감되고, 접합 강도가 증가하므로, 반도체 디바이스를 실장할 때의 전기적 특성이 향상된다.
또한, 상술한 플라스마 클리닝이 적어도 산소 플라스마 처리와 그에 이은 불활성 가스의 방전 플라스마에 의한 스퍼터 에칭일 때, 우선 산소 플라스마를 이용하여 주로 수지를 포함하는 유기 물질의 연소 반응으로 이루어지는 반응 시스템에 의해 금속 범프들의 표면 상에 잔류하는 수지를 태워 없앤 다음 Ar 또는 다른 불활성 가스를 이용한 RF 방전 플라스마를 이용하여 스퍼터 에칭을 행하여 스퍼터링에 의해 금속 범프들의 표면 상에 잔류하는 수지를 제거한다.
이 경우에는, 불활성 가스의 방전 플라스마만에 의한 클리닝에 비하여, 2단계 플라스마 클리닝이 화학 반응(연소 반응)을 이용하여 잔여 수지가 효과적으로 제거될 수 있게 해준다.
또한, 산소 플라스마 처리에 의한 클리닝 중에 금속 범프들의 표면 상에 형성된 약간의 산화막들은 스퍼터링에 의한 Ar 이온들에 의해 제거된다.
이 때문에, 금속 범프들의 표면을 더 많이 클리닝함으로써, 접합시의 접속 저항이 더욱 저감되고 접합 강도가 더욱 증가한다.
또한, 상술한 플라스마 클리닝이 적어도 산소 플라스마 처리와 그에 이은 환원 가스의 방전 플라스마에 의한 스퍼터 에칭일 때, 우선 산소 플라스마를 이용하여 금속 범프들의 표면 상에 잔류하는 수지를 태워 없앤 다음, HF 또는 다른 환원 가스를 이용하여 스퍼터 에칭을 행하여 금속 범프들의 표면 상에 잔류하는 수지를 더욱 철저히 제거한다.
이 때문에, 금속 범프들의 표면이 더 많이 클리닝되고, 접합시의 접속 저항이 더욱 저감되며, 접합 강도가 더욱 증가한다.
그러므로, 불활성 가스의 방전 플라스마만에 의한 플라스마 클리닝 또는 산소 플라스마 및 불활성 가스에 의한 방전 플라스마에 의한 플라스마 클리닝의 경우에 비하여, 반도체 디바이스의 실장시의 전기 특성이 더욱 향상된다.
또한, 본 발명에 따르면, 수지막으로부터 노출된 금속 범프들의 표면을 레이저빔 등으로 조사하여 범프들의 표면층들에서 극히 빠른 열팽창을 유발하여 밀봉 수지 성분들을 벗겨내고, 그런 다음 거기에 가스를 분사하여 상기 밀봉 수지 성분들을 제거하거나 또는 레이저빔의 에너지를 이용하여 범프들의 표면층들을 줄이고 산화물들을 자연스럽게 제거하여 범프들의 표면을 클리닝하고 활성화한다.
또한, 감압 분위기, 불활성 가스 분위기, 또는 환원 가스 분위기에서 범프들의 표면을 클리닝함으로써, 클리닝 후에 자연 산화의 진행을 억제할 수 있다.
또한, 바람직하게는, 범프들의 표면을 클리닝하는 단계에서, 수지막 성분을 제거하기 위하여 감압 분위기, 불활성 가스 분위기, 또는 환원 가스 분위기에서 예를 들면 범프들 가까이 배치된 가스 분사 노즐로부터 가스를 분사하고 레이저빔을 조사하면서 범프들 가까이 배치된 흡입 노즐에 의해 범프들 근처의 영역들에 흡입력을 가한다.
또한, 본 발명에 따르면, 금속 범프들로서 이용되는 예를 들면 고탄력 고융점 땜납으로 이루어진 땜납 범프들 상에 땜납 범프들을 형성하는 땜납과 조성이 상이한 땜납층들, 바람직하게는 실장 기판의 접속 랜드 상에 사전 코딩된 공융 땜납과 접촉하게 될 공융 땜납으로 이루어진 땜납층들을 형성함으로써, 예를 들면 반도체 디바이스의 반도체 기판을 구성하는 실리콘 칩과 실장 기판간에 열팽창 계수의 차이에 의해 야기되는 열적 응력이 발생하더라도 상기 고융점 땜납의 탄성 변형에 의해 열적 응력가 경감된다.
또한, 공융 땜납에 의해 땜납층들을 형성함으로써, 실장 기판의 접속 랜드들 상에 사전 코팅된 공융 땜납과의 가용성이 우수해지고 납땜에 의한 확실한 접합이 달성된다.
또한, 땜납 범프들의 표면은 플라스마 클리닝에 의해 클리닝되기 때문에, 땜납 범프들과 땜납층들의 접합부에서 접합 강도가 증가하고 접속 저항이 저감된다.
그러므로, 반도체 디바이스를 실장 기판에 실장할 때, 열적 응력이 경감되고 접속 저항이 저감되며 접합 강도가 증가하여, 실장 결함이 상당히 저감되고 금속 범프들에 의한 접합 부분의 신뢰도가 향상된다.
또한, 반도체 웨이퍼 상태의 반도체 기판 상에 형성된 반도체 디바이스 상에서 적어도 3개의 단계가 수행될 때 반도체 디바이스 상에서 금속 범프들의 형성과 수지막의 형성 및 플라스마 클리닝 또는 레이저빔 조사, 및 경우에 따라서는, 땜납층들의 형성이 수행되기 때문에, 각각의 반도체 디바이스들에 대해 이들 작업을 수행할 필요가 없고, 많은 수의 반도체 디바이스들에 대해 한 번에 이들 작업을 수행할 수 있으므로, 생산성이 훨씬 향상된다.
도 1은 일실시예에 따른 반도체 디바이스의 단면도.
도 2a 내지 도 2c는 일실시예에 따른 반도체 디바이스의 제조 공정중 제조 단계들을 도시한 단면도로서, 도 2a는 전극 패드들을 개구(opening)하는 단계를 도시한 도면, 도 2b는 도전성 막(BLM 막)을 형성하는 단계를 도시한 도면, 및 도 2c는 리프트-오프(lift-off)법에 의해서 레지스트 막 상에서 도전성 막을 제거하는 단계를 도시한 도면.
도 3a 내지 도 3c는 도 2a 내지 도 2c 이후의 단계를 도시한 도면으로서, 도 3a는 표면 보호막을 형성하는 단계를 도시한 도면, 도 3b는 땜납층을 퇴적시키는 단계를 도시한 도면, 및 도 3c는 리프트-오프법에 의해서 레지스트 막 상에서 땜납층을 제거하는 단계를 도시한 도면.
도 4a 내지 도 4c는 도 3a 내지 도 3c 이후의 단계를 도시한 도면으로서, 도 4a는 리플로우에 의해서 땜납 볼 범프를 형성하는 단계를 도시한 도면, 도 4b는 수지 피막을 형성하는 단계를 도시한 도면, 및 도 4c는 범프의 표면을 클리닝하는 단계를 도시한 도면.
도 5a 내지 도 5b는 도 4a 내지 도 4c 이후의 단계를 도시한 도면으로서, 도 5a는 공융 땜납층을 제공하는 단계를 도시한 도면, 및 도 5b는 실장 기판 상에 실장하는 단계를 도시한 도면.
도 6은 도 1의 제조 공정에서 플라스마 클리닝용 플라스마 처리 장치 구성의 제1 예를 도시한 개략적인 단면도.
도 7은 도 1의 제조 공정에서 플라스마 클리닝용 플라스마 처리 장치 구성의 제2 예를 도시한 개략적인 단면도.
도 8은 본 발명에 따른 반도체 디바이스의 제조 공정의 제2 실시예를 설명하기 위한 도면.
도 9는 제2 실시예에 따른 엑시머 레이저 빔 조사 장치(excimer laser beam irradiation device)의 개략도.
도 10은 제2 실시예에 따른 엑시머 레이저 빔 조사 장치의 개략도.
도 11은 종래 기술에 따른 반도체 디바이스의 개략도.
도 12a 내지 도 12c는 종래 기술의 일례에 따른 반도체 디바이스의 제조 고정의 제조 단계들의 단면도로서, 도 12a는 도전성 막(BLM 막)을 형성하는 단계를 도시한 도면, 도 12b는 레지스트 막을 형성하는 단계를 도시한 도면, 및 도 12c는 땜납층을 퇴적하는 단계를 도시한 도면.
도 13a 내지 도 13b는 도 12a 내지 도 12c의 이후의 단계들을 도시한 도면으로서, 도 13a는 리프팅-오프법에 의해서 레지스트 막 상에서 땜납층을 제거하는 단계를 도시한 도면, 및 도 13b는 리플로우에 의해서 땜납 볼을 형성하는 단계를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 칩
111 : 전극 패드
113 : 표면 보호막
114 : 도전성 막
116b : 범프
117 : 도전 피막
200 : 실장 기판
211 : 랜드
213 : 땜납 레지스트
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 설명할 것이다.
후술되는 실시예들은 본 발명의 바람직한 특정 예들로서, 다음의 상세한 설명 내에서 본 발명의 특징적인 기술적 한계에 벗어나지 않는 한 본 발명의 기술 범위 내에서 기술적으로 다양하게 적용될 수 있다.
제1 실시예
도 1은 본 실시예에 따른 반도체 장치의 제조 공정에 의해서 제조된 반도체 장치의 도면이다.
알루미늄 등으로 이루어진 전극 패드(11)를 형성하기 위한 반도체 칩(110)의 표면은 예를 들면 질화 실리콘층 또는 폴리이미드층으로 구성된 표면 보호막(113)으로 도포되고, 이어서 전극 패드(11) 부분이 개구된다.
크롬, 구리 및 금 등의 적층 막으로 구성된 도전성 막(114)은 전극 패드(111)에 접속된 개구부에 형성된다. 이 도전성 막은 BLM(Ball Limiting Metal) 막이라고도 한다. 또한, 예를 들어 폴리이미드로 이루어진 상부 표면 보호막이 도전성 막(BLM 막)(114) 상에 형성되고 범프 형성 영역들이 개구된다.
상기 범프 형성 영역 내에는, 예를 들면 고융점 땜납 볼들로 구성된 범프들(116b)이 형성되어 도전성 막(BLM 막)(114)에 접속된다. 이 때, 인접한 범프들과의 접촉을 방지하기 위해서, 범프(116b)의 형성 위치는 전극 패드(111)의 형성 위치에 대해 필요에 따라 이동되고 이에 대응하도록 도전성 막(BLM 막)(114)이 패터닝에 의해서 형성된다.
범프(116b)들 사이의 공간에 반도체 칩(110)의 표면 [사실상, 상부 표면 보호막(115) 등]이 에폭시 수지 등으로 이루어진 수지막(117)에 의해서 밀봉된다.
또한, 수지 피막(117)으로부터 돌출된 범프(116b)의 표면은 예를 들면 플라스마 클리닝에 의해서 클리닝된다.
이러한 방법으로 CSP형 반도체 칩(100)이 구성된다.
한편, 실장 기판(200)은, 예를 들면 실장시키고자 하는 구리 등으로 구성된 반도체 칩(100)의 땜납 범프(116b)의 형성 위치에 대응하는 위치에 형성된 랜드들(전극들)(211)을 그 상부에 제공하는 유리 에폭시계 물질, 및 랜드(211)에 접속되며 기판(210)의 전면이나 배면, 또는 전면과 배면 모두에 형성된 도시되지 않은 인쇄 회로를 포함하는 기판(210)이다. 랜드(211) 부분 이외의 기판(210) 표면은 땜납 레지스트(213)로 도포된다.
상기 CSP형 반도체 칩(100)은 랜드(211)와 정렬된 범프(116b)를 갖는 실장 기판(200) 상에 실장된다. 범프(116b)와 랜드(211)는 공융 땜납층(119)에 의해서 기계적 및 전기적으로 접속된다.
이제, 상기 반도체 장치의 제조 공정을 도면들을 참조하여 설명할 것이다.
먼저, 도 2a에 도시된 바와 같이, 알루미늄과 구리의 합금 등으로 이루어진 전극 패드(111)는 예를 들면 스퍼터링 법 또는 에칭 등에 의해 반도체 칩의 회로 패턴들로 형성된 반도체 웨이퍼(110) 상에 패터닝함으로써 형성되고, 그 상부 전체에 예를 들면 질화 실리콘층 또는 폴리이미드층 등으로 구성된 표면 보호막(113)이 도포되며, 이 표면 보호층(113)의 전극 패드(111) 부분이 개구된다.
그 다음, 도 2b에 도시된 바와 같이, 전극 패드(111)를 접속하는 도전성 막을 형성하기 위한 영역들과 이후 단계에서 형성되는 범프가 개구되는 레지스트 막(R1)과 포토리소그래피 단계에 의해서 패터닝함으로써 형성되고, 크롬, 구리 및 금의 적층막이 예를 들면 스퍼터링 법에 의해 전체 표면 상에 퇴적되어 레지스트 막(R1)의 패턴 개구부들 내에 전극 패드(111)를 접속할 수 있도록 도전성 막(BLM 막)(114)을 형성한다. 이 때, 도전성 막(114a)은 레지스트 막(R1)의 상부에 형성된다.
다음에는, 도 2c에 도시된 바와 같이, 레지스트 막(R1)이 리프트-오프법에 의해서 레지스트 막(R1) 상에 형성된 도전성 막(114a)과 동시에 제거한다. 이로 인하여, 레지스트 막(R1)의 패턴 개구부들 내에 형성된 도전성 막(BLM 막)만을 남길 수 있다.
다음에는, 도 3a에 도시된 바와 같이, 예를 들면 폴리이미드 층(115) 등으로 구성된 상부 표면 보호층(115)이 전체 표면을 도포하는 도전성 막(BLM 막)(114) 상에 형성되고 상부 표면 보호층(115)의 범프 형성 영역이 형성된다.
그 다음, 도 3b에 도시된 바와 같이, 패턴 개구부를 갖는 레지스트 막(R2)이 포토리소그래피 단계에 의해서 범프 형성 영역들에 패터닝함으로써 형성된다.
그 다음, 땜납층이, 레지스트 막(R2)의 패턴 개구부 내에 땜납층(116)을 형성할 수 있도록 예를 들면, 진공 기상법에 의해서 형성된다. 이 때, 땜납층(116a)이 또한 레지스트 막(R2) 상에 형성된다.
다음에는, 도 3c에 도시된 바와 같이, 레지스트 막(R2) 상에 형성된 땜납층(116a)과 레지스트 막(R2)이 리프트-오프법에 의해 동시에 제거된다. 이로 인하여, 레지스트 막(R2)의 패턴 개구부 내에 형성된 땜납층(116)만이 남게될 것이다.
다음에는, 도 4a에 도시된 바와 같이, 열처리가 행해져 땜납층(116)이 용융된다. 고융점 땜납 볼로 구성된 땜납 볼 범프(116b)를 형성하기 위해서는 표면 장력에 의해 구를 형성하는 상태에서 냉각하고 고형화한다.
땜납으로는 고융점 땜납이 사용된다는 사실을 알아두자.
고융점 땜납은 예를 들면 97% 정도의 Pb와 3% 정도의 Sn으로 구성된다. 이는 높은 융점과 비교적 높은 탄성을 갖는다.
다음에는, 도 4b에 도시된 바와 같이, 에폭시계 수지가 반도체 웨이퍼 수준에서 스핀 코트(spin coat) 등에 의해서 피복되고, 이어서 이 수지는 경화 처리, 예를 들면 수지(117)를 경화하기 위해서, 약 150℃에서 약 5분 동안 열 처리된다.
이로 인하여, 수지 막(117)은, 범프들(116) 사이의 공간을 밀봉하는 동안, 범프(116b)의 높이보다 낮은 면을 형성하는 두께로 반도체 웨이퍼(110)의 범프(116b)에 형성된다.
이 때, 수지 피막 성분이나 땜납 산화물 및 다른 절연성 불순물(117a)이 수지 피막 단계의 처리 조건에 따라 범프(116b)의 표면 상에 형성된다. 편의상, 도면에서는 실제 절연성 불순물보다 큰 두께로 도시하였다.
그 다음, 도 4c에 도시된 바와 같이, 수지 피막 성분이나 땜납 산화물를 제거하기 위해 플라스마 클리닝이 사용되고 수지 막(117) 표면으로부터 돌출한 범프(116b)의 표면을 클리닝하기 위해서 범프(116b)의 표면으로부터 다른 절연성 불순물(117a)을 사용한다.
여기서, 예를 들면 도 6 또는 도 7에 도시된 플라스마 처리 장치에 의해서 후술되는 바와 같이 플라스마 클리닝이 행해진다. 이에 의해서, 범프(116b) 표면이 스퍼터 에칭되고, 그 표면 상에 남아 있는 수지 피막 성분 또는 땜납 산화물 또는 다른 절연성 불순물(117a)이 제거된다.
다음에는, 도 5a에 도시된 바와 같이, 공융 땜납층(118)이 인쇄법, 도금법, 또는 전사법에 의해서 형성되어 범프(116b)에 접속된다. 공융 땜납층(118)을 형성함으로써, 범프의 높이가 증가되고 열적 응력으로 인한 저항이 개선되고, 실장 기판에 실장을 행할 때의 땜납의 가용성(wettability)이 개선되며, 접속에 있어서의 신뢰성이 보다 개선된다.
다음에는, 반도체 웨이퍼(110)가 디싱 단계에 의해 반도체 웨이퍼(110)의 절단부(D)를 따라 절단되어 개개의 CSP형 반도체 칩들로 분할된다.
상기 공융 땜납은 예를 들면 40% 정도의 Pb와 60% 정도의 Sn으로 구성된다. 고융점 땜납과 비교할 때, 이것은 예를 들면 200℃보다 크지 않은 낮은 용융점을 갖는다,
공융 땜납 만이 용융되고 고융점을 갖는 땜납은 용융되지 않는 온도 (예를 들면 200℃ 내지 250℃)로 열 처리가 행해짐으로써, 상기 공융 땜납 막이 용융되고, 도 5a에 도시된 바와 같이 범프(116b)의 클리닝된 표면과 결합할 수 있도록 표면 장력에 의해서 볼을 형성하여 경화된다.
이로 인해, 범프(116b)와 공융 땜납(118)의 적층 구조로된 땜납 범프가 형성된다.
그 다음, 도 5b에 도시된 바와 같이, CSP형 반도체칩(100)이 표면을 형성하는 범프(116b)로부터 실장 기판(200) 상에 장착된다.
실장 기판(200)은, 예를 들어 유리 에폭시계 재료로 구성되며, 그 상부에는 장착될 반도체 칩(100)의 땜납 범프(116b)가 형성된 위치에 대응하는 위치에 형성되며 구리등의 재료로 이루어진 랜드(전극), 및 랜드(211)에 접속되어 기판(210)의 전면 또는 후면 또는 두 표면 모두에 형성되는 도시되지 않은 인쇄 회로 기판이 있다.
공융 땜납으로 구성된 프리코팅된 땜납층(212)은 랜드(211) 상에 형성된다. 나아가, 랜드(211) 부분을 제외한 기판(210)의 표면은 땜납 레지스트(213)로 피복된다.
상기 CSP형 반도체 칩(100)은 랜드(211)에 정렬되어 있는 범프(116b)를 사용하여 상기 실장 기판(200) 상에 장착된다. 범프의 용융없이 공융 땜납을 리플로우시키기 위해 예를 들어 200 내지 250℃의 열처리가 사용된다. 공융 땜납층(119)은 범프(116b) 및 랜드(211)의 접합부에 형성되며, CSP형 반도체 칩(100)과 실장 기판(200)은 도 1에 도시된 반도체 디바이스를 생성하기 위해 기계적 및 전기적으로 접속된다.
이 경우에, 공융 땜납(118)은 공융 땜납막에 의해 구성되며, 랜드(211) 상에 준비되는 공융 땜납(118)과 공융 땜납 막(211)과의 가용성이 양호하므로, 공융 땜납(118)과 랜드(211)는 그 친화성으로 인해 서로 강하게 결합되어 땜납이 안정으로 이루어진다.
그 다음, 상기 언급한 플라스마 클리닝의 2개 예가 도 6 및 도 7을 참조하여 기술될 것이다.
우선, 플라스마 클리닝의 제1 실시예에서, 예를 들어 아르곤 가스와 같은 불활성 가스의 방전 플라스마에 의한 플라스마 클리닝을 위해 도 6에 도시된 플라스마 처리 장치가 사용된다.
도 6에서, 플라스마 처리 장치(300)는 이른바 3극 진공관형 RF 플라스마 처리 장치인데, 이 장치는 밀봉 플라스마 처리 챔버(301), 플라스마 처리 챔버(301)의 내부의 상부에 제공되는 애노드판(302), 하부에 제공되는 캐소드판으로서의 스테이지(303), 애노드판(302)과 스테이지(303) 사이에 제공되는 격자 전극(304), 플라스마 발생 전원이 애노드판(302)과 접속되기 위한 결합 커패시터(305), 기판 바이어스 전원(308)이 스테이지(303)와 접속하기 위한 결합 커패시터(307)로 구성되어 있다
이러한 구성의 플라스마 처리 장치(300)에 따르면, 처리 기판, 즉, 반도체 웨이퍼(110)는 스테이지(303) 상에 위치되고, 불활성 가스로서의 아르곤 가스가 내부에 도입된 상태에서 기판 바이어스 전원(308)에 의해 스테이지(303)와 격자 전극(304) 사이에 바이어스 전압이 인가된다.
이로 인해, 애노드 전극(302)과 격자 전극(304) 사이에 아르곤 가스의 방전 플라스마(309)가 생성되며, 아르곤 이온 Ar+가, 애노드판(302)으로부터 격자 전극(304)을 향해 비산하여 격자 전극(304)을 통과하고 스테이지(302) 상의 반도체 웨이퍼(110)를 타격한다.
따라서, 스퍼터링으로 인해, 반도체 웨이퍼(110)의 표면, 즉, 수지(117)의 표면과 범프(116b)의 돌출면이 에칭된다. 이렇게 하여 범프(116b)의 표면에 남아 있는 수지(117a)가 제거된다.
이 경우에, 상기 플라스마 처리 장치(300)의 동작 조건은 다음과 같이 설정된다.
아르곤 가스의 유속 : 25 sccm
스테이지(303)의 온도 : 실온
플라스마 전원 : 700W(2 MHz)
기판 바이어스 전압 : 350V(13.56 MHz)
처리 시간 : 120초
반도체 웨이퍼(110)의 플라스마 클리닝이 이러한 동작 조건에서 수행되었을 때, Ar+ 이온의 스퍼터링으로 인해 범프(116b)의 평면 상에 남아 있는 수지(117a)가 제거되었다.
그 다음, 플라스마 클리닝의 제2 예가 설명될 것이다.
제2 예에서, 산소 플라스마 처리를 위해 도 7에 도시된 플라스마 처리 장치가 사용되었다. 그 다음, 플라스마 클리닝을 위해 환원 가스의 방전 플라스마가 사용되었다.
도 7에서, 플라스마 처리 장치(400)는 공지된 유형의 ICP(유도 결합 플라스마) 고밀도 플라스마 처리 장치로서, 이 장치는 밀봉 플라스마 처리 챔버(401), 플라스마 처리 챔버(401)의 내부의 상부에 제공되는 애노드판(402), 하부에 제공되는 캐소드판으로서의 수직 이동가능 스테이지(403), 플라스마 처리 챔버(401) 주변에 제공되는 유도 결합 코일(404), 기판 바이어스 전원(406)이 스테이지(403)와 접속되기 위한 결합 커패시터(405), 및 유도 결합 코일(404)과 유도 결합을 위해 접속된 ICP 전원(407)으로 구성되어 있다.
이러한 구성의 플라스마 처리 장치(400)에 따르면, 처리 기판, 즉, 반도체 웨이퍼(110)는 스테이지(403) 상에 위치하고, 내부에 산소 가스가 도입된 상태에서 기판 바이어스 전원(406)에 의해 스테이지(403)와 애노드 전극(402) 사이에 바이어스 전압이 인가되고, 플라스마 처리 챔버(401) 내부에 고주파 유도장이 생성된다.
이로 인해, 플라스마 처리 챔버 내부의 전자들이 가속되어 고밀도 산소 플라스마가 생성되었으며, 산소 이온들이 스테이지(403) 상의 반도체 웨이퍼(110)를 타격했다.
따라서, 플라스마 애슁(ashing)으로 인해 반도체 웨이퍼(110)의 표면, 즉, 수지(117)의 표면과 범프(116b)의 돌출면이 에칭되어, 범프(116b)의 표면 상에 남아있는 땜납의 코팅 성분 또는 산화물 또는 다른 절연성 불순물들이 제거된다.
이 경우에, 상기 플라스마 처리 장치(400)의 동작 조건은 아래와 같이 설정된다.
산소 가스의 유속 : 50 sccm
압력 : 0.3 Pa
스테이지(403)의 온도 : 90℃
ICP 전원의 전력 : 1000W(450 kHz)
기판 바이어스 전압 : 100V(13.56 MHz)
처리 시간 : 20초
반도체 웨이퍼(110)의 플라스마 클리닝이 이러한 조건에서 수행되었을 때, 산소 플라스마의 애슁으로 인해 범프(116b)의 표면 상에 남아 있는 수지(117a)가 효과적으로 제거된다.
이 경우에 범프의 표면은 산소 플라스마에 의해 약간 산화되어 산화막이 형성됨에 유의한다.
그 다음, 범프(116b)의 산화막을 제거하기 위해 환원 가스에 의해 플라스마 에칭이 수행된다.
이 환원 가스 플라스마 에칭은, 상기 동작 조건을 변경하고, 예를 들어 불활성 가스로서의 아르곤 가스와 환원 가스로서의 불화 수소(HF)의 혼합 가스를 플라스마 처리 챔버(400)의 내부에 도입하고, 상기 환원 가스의 플라스마 에칭 동작에 의해 범프(116b)의 표면을 에칭함으로써 상기 플라스마 처리 장치(400) 내에서 수행된다.
이 경우에, 상기 플라스마 처리 장치(400)의 동작 조건은 아래와 같이 설정된다.
HF 가스의 유속 : 25 sccm
아르곤 가스의 유속 : 25 sccm
압력 : 0.13 Pa
스테이지(403)의 온도 : 90℃
ICP 전원의 전력 : 1000W(450 kHz)
기판 바이어스 전압 : 250V(13.56 MHz)
처리 시간 : 20초
반도체 웨이퍼(110)의 플라스마 클리닝이 이러한 조건에서 수행되었을 때, 범프(116b)의 표면 상에 형성된 산화막은 HF 가스와의 반응으로 인해 환원되고, Ar+ 이온의 스퍼터링 동작은 스퍼터 제거를 유발하여 범프(116b)의 표면을 클리닝한다.
플라스마 처리 장치(400)에 의해 고밀도 플라스마 발생원이 사용되므로 저기압 처리가 가능해진다. 이로 인해, 대량으로 생성되는 이온들이 흩어지지 않고 실질적으로 수직으로 반도체 칩(110)의 표면을 타격하며, Ar+ 이온의 방사 스퍼터링에 의한 에칭이 효율적으로 고속으로 수행된다.
따라서, 반도체 칩(110)의 플라스마 클리닝에 의해 유발되는 손상을 감소시키기 위해 기판 바이어스 전압이 낮게 설정되더라도, 범프(116b)의 표면 플라스마 클리닝을 위한 시간은 에칭 속도의 저하없이 단축된다.
따라서, 범프(116b)의 표면 상에 남아 있는 수지(117a)는 산소 플라스마의 에칭 및 환원 가스의 플라스마 에칭에 의해 제거되어 표면이 더욱 더 개끗하게 클리닝된다.
나아가, 이 예에서, 환원 가스로서 불화 가스 HF가 사용되었으나, 본 발명은 여기에만 제한되는 것은 아니다. 예를 들어, 수소 가스 H2또는 염화수소산염 가스 HCl 또는 다른 환원 가스를 사용하는 것도 역시 가능하다는 것은 명백하다.
여기서, 예를 들어 헬륨 또는 다른 캐리어 가스를 사용한 버블링, 가열 에어레이션, 초음파 에어레이션등을 위해 액체 상태의 HF 또는 HCL가 사용된다면, 플라스마 처리 챔버(301, 401) 내에 이들을 도입하기 위해 다른 적절한 수단이 사용된다.
나아가, 이 예에서, 범프(116)의 표면의 플라스마 클리닝을 위해 3극 진공관 RF 플라스마 처리 장치(300) 또는 ICP 고밀도 플라스마 처리 장치(400)가 사용되었지만, 본 발명은 이것에만 제한되는 것은 아니다. 병렬판형 RF 플라스마 처리 장치 또는 소위 TCP, ECR 헬리콘파(helicon wave) 플라스마, 또는 다른 유형의 고밀도플라스마 처리 장치를 사용하는 것도 역시 가능하다는 것은 명백하다.
상술한 바와 같이, 제1 실시예에 따르면, 범프의 하부는 범프 사이의 공간을 밀봉하는 수지막에 의해 보강되고, 열팽창압에 대한 저항력을 증가시키고 반도체칩과 실장 기판 사이의 영역을 수지로 완전히 밀봉하지 않고도 접속 신뢰성을 개선할 수 있으며, CSP형 반도체 칩을 실장 기판으로부터 용이하게 탈착시킬 수 있고, 결함 소자를 간단하게 대체하는 것도 가능하다.
나아가, 범프(116b)는 수지막(117)에 의해 안전하게 고정된다. 주변 온도의 변화등으로 인해 반도체 기판과 기판 사이에 열적 응력이 발생하더라도, 장착후에는 수지막(117)과 범프(116b)에 의해 땜납이 안전하게 고정되며 범프(116b)는 탄력성이 있기 때문에 수지막(117)이 열적 응력을 전체적으로 수용하며 범프(116b)는 열적 을력이 경감되도록 탄력적으로 변형된다. 이로 인해, 열적 응력에 의한 땜납 범프(23)의 결합부의 파괴가 예방되고 땜납 범프의 신뢰성이 개선된다.
나아가, 수지막(117)은 실장 기판(200)의 장착 이전에 반도체 칩(100)의 전극 패드(111)편에 표면에 형성되기 때문에, 수지막(117)은 실장 기판(200)의 표면에 결코 접촉하지 않는다.
따라서, 반도체 칩(100)의 피치를 감소시키는 경우에도, 밀봉 수지(117)가 반도체 웨이퍼의 전체 표면을 신뢰성있게 피복하여 열적 응력이 경감하고 열적 응력에 대한 내구성이 개선되기 때문에, 과거와 같이 반도체 칩(100)과 실장 기판(200) 사이에 수지를 주입할 필요가 없다.
또한, 수지(117)가 범프(116b)를 둘러싸고, 수지막(117) 밖으로 돌출하는 노출된 표면은 플라스마 클리닝에 의해 클리닝된다. 나아가, 공융 땜납(118)이 클리닝된 표면 상에 형성되어 범프(116b)와 공융 땜납(118)간의 계면에서의 접속 저항이 감소되고 결합력이 증가된다.
따라서, 범프는 낮은 저항과 높은 결합력으로 이루어지고 용융 결함이 더욱 감소된다.
그러므로, 본 실시예에 따르면, 전기적 특성과 경계에서의 결합력이 개선되므로, 내장되는 반도체 칩(100)과 여러 소자의 신뢰성, 내구성이 크게 개선된다.
상기 실시예에서, 범프(116b)는 퇴적에 의한 막과 포토 레지스트의 리프트 오프에 의해 형성된 패턴에 의해 피복되지만, 본 발명은 이것으로 한정되지 않는다. 전기 도금 등이 그것을 형성하는데 이용될 수도 있다는 것은 자명하다.
또한, 상기 실시예에서는 반도체 디바이스의 전극 패드(111)에 대해 땜납 범프를 형성하는 경우에 대해 설명했지만, 본 발명은 이것으로 한정되지 않는다. 본 발명은 다른 형태의 반도체 디바이스에 대해 땜납 범프를 형성하는 경우에도 적용될 수 있다는 것은 자명하다.
또한, 상기 설명한 실시예에서, 땜납으로서, 예를 들면 97% 정도의 Pb(납)와, 3% 정도의 Sn으로 이루어지는 고융점 땜납이나, 예를 들면 40% 정도의 Pb(납)와, 60% 정도의 Sn으로 이루어지는 공융 땜납을 사용한 예를 설명했지만, 마찬가지로 Pb을 포함하지 않은 다른 땜납, 예를 들면 96.5%의 주석과 3.5%의 은으로 이루어지는 땜납, 99.3%의 주석과 0.7%의 동으로 이루어지는 땜납 등을 이용하는 것도 물론 가능하다.
또한, 상기 실시예에서, 범프로서 땜납으로 구성된 볼 형상의 범프를 예로 들어 설명했지만, 본 발명은 이것으로 한정되는 것은 아니다. 물론, 예를 들면 구리 볼 범프, 니켈 볼 범프, 또는 다른 형의 금속 범프를 이용하는 것도 가능하다.
제2 실시예
도 8은 본 발명에 따른 반도체 디바이스의 제조 공정의 제2 실시예를 설명하는 도이다.
상기 기술한 제1 실시예와 제2 실시예가 다른 점은, 수지막(117)으로부터 노출된 범프(116b)의 표면의 클리닝을, 플라스마 클리닝 대신에 도 8에 도시된 바와 같이, 레이저 빔 L의 조사에 의해 수지막과 다른 불필요한 구성 성분을 제거함으로써 수행된다는 점이다.
나머지 공정의 프로세싱은 제1 실시예와 동일한 방식으로 수행된다. 즉, 제2 실시예에서, 도 2a, 2b, 2c, 3a, 3b, 3c, 4a, 4b, 4c, 5a, 5b와 관련하여 설명된 제조 공정에서 도 4c의 단계 대신에 도 8에 도시된 공정을 수행한다.
또한, 도 1에 도시된 반도체 디바이스와 유사한 반도체 디바이스를 이러한 제조 공정에 의해 얻으므로, 레이저 빔의 이러한 조사에 의한 클리닝을 이하에 상세하게 설명한다.
구체적으로는, 범프(116b)의 높이보다 낮은 표면을 형성하도록 하는 두께로 반도체 웨이퍼(110)의 표면상에 수지막(117)을 형성하여 범프(116b)를 형성한 후, 도 8에 도시된 바와 같이, 범프(116b)를 형성한 반도체 웨이퍼(110)의 표면상에 엑시머 레이저 빔 L을 조사하여, 범프(116b)의 표면에서 수지막 구성 요소나, 땜납의 산화물, 또는 다른 절연성 불순물(117a)을 제거하고, 수지막(117)의 표면으로부터 돌출하는 범프(116b)의 표면을 클리닝한다.
여기에서, 예를 도면 도 9의 개략적인 도면에 도시된 바와 같은 레이저 빔 조사 장치에서 레이저 빔을 조사할 수 있다.
레이저 빔 조사 장치(500)는 웨이퍼 스테이지(501), 엑시머 레이저 빔 L을 조사하는 광원(도시되지 않음), 가스(505)를 방출하는 가스 방출 노즐(504), 및 흡입 노즐을 구비하고 있다.
레이저 빔 조사 장치(500)에서, 프로세싱을 위한 반도체 웨이퍼(502)는 범프 형성 표면이 상향한 채로 웨이퍼 스테이지(501)에 배치되고 고정되며, 예를 들면 파장 248nm, 에너지 밀도 400mJ/cm2, 펄스 진동 30Hz를 갖는 KrF 엑시머 레이저 빔이 반도체 웨이퍼의 범프 형성 표면상에 조사되어 50mm/sec의 속도로 주사된다.
이 때, 레이저 빔 조사 장치에 제공된 가스 방출 노즐(504)로부터 범프 형성 표면으로 질소 가스 또는 다른 가스(505)가 20ℓ/sec의 플로우 레이트로 방출되어 밀봉 수지 구성 요소와 다른 절연성 불순물(117a)을 벗겨낸 후, 흡입 노즐(506)에 의해 흡인한다.
주목할 점은, 웨이퍼 스테이지(501)의 이동과 레이저 펄스가 동기되고, 레이저 빔은 동일한 오버랩으로 조사된다는 점이다. 레이저 빔의 조사량은 반도체 웨이퍼내에서 일정하도록 제어된다.
레이저 빔의 상기 조사에 의해, 범프(116b)의 표면 부분에서 과도하게 급격한 열 팽창이 유발되고, 범프(116b)의 표면상에 퇴적된 밀봉 수지 구성 요소가 벗겨지며, 범프 표면을 클리닝하기 위해 가스젯이 인가되어 그들을 제거한다. 또한, 레이저 빔의 에너지는 범프의 표면부를 감소시키고 자연 산화물을 제거하며 범프 표면을 액티베이트하는데 이용될 수도 있다.
또한, 예를 들면 도 10의 개략도에 도시된 바와 같은 레이저 빔 조사 장치에 의해 레이저 빔을 조사할 수 있다.
레이저 빔 조사 장치(500A)는 미처리 웨이퍼(502)가 적재되는 웨이퍼 카셋트(508), 반응 처리 챔버(507), 및 처리된 웨이퍼(502)가 적재되는 로드락(loadlock) 챔버(510)를 구비하고 있다. 웨이퍼 카셋트(508), 반응 처리 챔버(507), 로드락 챔버(500)는 게이트 밸브(509)에 의해 접속된다.
반응 처리 챔버(507)에서, 레이저 빔 조사 장치(500A)는 웨이퍼 스테이지(501), 엑시머 레이저 빔 L을 조사하기 위한 광원(도시하지 않음), 가스(505)를 방출하기 위한 가스 방출 노즐(504), 및 흡입 노즐(506)을 구비하고 있다.
또한, 반응 처리 챔버(507)는 가스 유입 포트(511)를 흡입 펌프(도시되지 않음)로 접속하는 가스 배기 포트(512)를 구비하고 있다. 반응 처리 챔버(507)의 내부는 감압 분위기, 불활성 가스 분위기, 또는 환원성 가스 분위기로 될 수 있다.
상기 레이저 빔 조사 장치(500A)에서, 가스 배기 포트(512)로부터 공기가 배출되어 감압하고, 가스 유입 포트(511)로부터 질소 가스가 유입되며, 1 Torr 질소 분위기로 제어된 반응 처리 챔버(507)내의 웨이퍼 카셋트로부터, 처리될 반도체 웨이퍼를 꺼내 웨이퍼 스테이지(501)상의 표면을 형성하는 범프가 상향하도록 배치하고 고정하는데 웨이퍼 동작 메카니즘(도시되지 않음)을 이용한다.
50 mm/sec의 속도로 주사하는 반도체 웨이퍼의 범프 형성 표면상에, 예를 들면 파장 248nm, 에너지 밀도 400mJ/cm2, 및 30Hz의 펄스 진동을 갖는 KrF 엑시머 레이저 빔 L을 조사한다.
이 때, 레이저 빔 조사 장치에 구비된 가스 방출 노즐(504)로부터 범프 형성 표면으로 질소 가스 또는 다른 가스(505)가 20ℓ/sec의 플로우 레이트로 방출되어 밀봉 수지 구성 요소와 다른 절연성 불순물(117a)를 벗겨낸 후, 흡입 노즐(506)에 의해 흡입된다.
처리된 반도체 웨이퍼(502)를 웨이퍼 동작 메카니즘(도시되지 않음)에 의해 로드락 챔버(510)에 적재한다.
주목할 점은, 웨이퍼 스테이지(501)의 이동과 레이저 펄스가 동기화되고, 레이저 빔은 일정한 오버랩으로 조사된다. 레이저 빔의 조사량은 반도체 웨이퍼의 평면내에서 일정하도록 제어된다.
레이저 빔의 조사량으로 인해, 범프(116b)의 표면 상에 퇴적된 밀봉 수지 성분이 박리되고 가스젯이 이들을 제거하기 위해 인가되어 범프의 표면을 클리닝 한다. 더욱이, 범프 표면 상의 자연 산화물을 제거하고 이 범프의 표면을 활성화시킬 수 있다.
게다가, 감압 분위기, 불활성 가스 분위기, 또는 환원성 분위기에서 전술된 처리를 수행함으로써, 산소는 반응성 처리 챔버(507)로부터 제거된다. 이 챔버는 레이저 빔의 조사에 의한 클리닝에 의해 고온이 되고 범프의 활성화된 표면의 자연 산화의 진행은 억제될 수 있다.
다음으로, 도 5a에 나타난 바와 같이, 공융 땜납층(118)은 인쇄법, 도금법 또는 전사법에 의해 범프(116a)에 접속되도록 형성되고 반도체 웨이퍼(110)는 디싱(dicing) 단계에 의해 반도체 웨이퍼(110)의 절단 위치 D를 따라 절단되어 개개의 CSP형 반도체 칩(100)으로 분할된다.
게다가, 도 5b에 나타난 바와 같이, CSP형 반도체 칩(100)은 표면을 형성하는 범프(116b)로부터 장착 보드(200) 상에 장착된다.
제2 실시예에서, 전술된 제1 실시예에 따른 반도체 디바이스와 같은 방식으로, 범프의 베이스(base)는 범프들 간의 공간을 밀봉하는 수지막에 의해 보강된다. 반도체 칩들과 장착 보드 간의 영역이 수지에 의해 완벽하게 밀봉되지 않는다고 할지라도, 열 팽창 응력에 대한 저항력의 증가 및 접속 신뢰도의 향상이 가능하고, 장착 보드로부터 CSP형 반도체 칩의 제거가 용이하며, 결함이 있는 구성 요소의 교체 작업(재작업)이 간단하다.
더욱이, 본 실시예의 반도체 디바이스의 제조 공정에 따르면, 레이저 빔 등에 의한 조사는 범프의 표면 부분에서 급격한 열 팽창을 유발하여 가스 분사에 의해 제거되는 밀봉 수지 성분을 박리시키거나, 레이저 빔의 에너지는 범프의 표면층 부분을 제거하고 자연 산화물을 제거하는 데 사용되어 장착 전에 범프의 표면을 클리닝 및 활성화시키기 때문에, 범프 접속 계면에서의 전기 저항력의 상승과 접합력의 감쇠는 억제되고 접속 신뢰도는 향상될 수 있다.
게다가, 제1 실시예에서와 같은 방식에서, 제2 실시예에 의해 제조된 반도체 디바이스로서, MOS 트랜지스터형 반도체 디바이스, 바이폴라형 반도체 디바이스, BiCMOS형 반도체 디바이스, 로직(logic) 및 메모리들을 갖는 반도체 디바이스 및 다른 반도체 디바이스들이 적용될 수도 있다.
더욱이, 반도체 디바이스의 제조 공정은 전술된 제2 실시예에 국한되지 않는다.
예를 들면, 레이저 빔 처리 장치의 구성, 공정의 조건, 웨이퍼의 구조 등은 전술된 실시예에서 설명된 상세 설명에 국한되지 않는다.
게다가, 범프들은 땜납 볼들의 전송 및 다른 다양한 방법의 사용에 의해 웨이퍼 상에 형성될 수도 있다.
또한, 본 발명의 요지의 범위 내에서 다양한 변화가 이루어질 수 있다.
전술된 바와 같이, 본 발명에 따르면, 밀봉 수지를 사용하지 않고도 반도체 디바이스와 장착 베이스 간의 열적 응력을 확실하게 완화시킬 수 있고, 접속 저항력의 감소 및 접합 부분의 강도 증가를 가능하게 한다.
더욱이, 본 발명에 따르면, 범프들 간의 공간을 밀봉하는 수지 막에 의해 범프들의 베이스를 보강하는 공정을 사용하는 경우, 범프 접속 계면에서 전기 저항력의 상승 및 접합력의 감쇠를 억제할 수 있고 접속 신뢰도를 향상시킬 수 있다.
본 발명이 설명의 편의를 위해 특정 실시예를 참조하여 기술되었지만, 본 발명의 기본 개념 및 범위로부터 벗어나지 않는 범위내에서 본 분야의 숙련된 자에 의해 다양한 변형이 행해질 수 있다는 것은 명백할 것이다.

Claims (24)

  1. 반도체 디바이스에 있어서,
    반도체 디바이스의 회로 패턴에 접속되도록 형성된 금속 범프들, 및
    상기 금속 범프들 간의 공간을 밀봉하고 상기 금속 범프들의 높이보다 얇아지도록 상기 반도체 디바이스의 표면을 형성하는 회로 패턴 상에 형성된 수지막을 포함하며,
    상기 수지막으로부터 돌출한 상기 금속 범프들의 표면들이 클리닝되어 있는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 수지막으로부터 돌출한 상기 금속 범프들의 표면들이 클리닝되어 적어도 접속 계면에서의 접합 강도의 하락 및 접속 저항의 상승을 초래하는 성분들이 제거되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 금속 범프들은 땜납 범프들이고 상기 땜납 범프들과 조성이 상이한 땜납층들이 상기 수지막으로부터 돌출한 상기 땜납 범프들의 표면에 형성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제2항에 있어서, 상기 금속 범프들은 땜납 범프들이고 상기 땜납 범프들과 조성이 상이한 땜납층들이 상기 수지막으로부터 돌출한 상기 땜납 범프들의 표면에 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제3항에 있어서, 상기 땜납 범프들은 고융점 땜납으로 이루어지고 상기 땜납층들은 공융 땜납(eutectic solder)으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  6. 제4항에 있어서, 상기 땜납 범프들은 고융점 땜납으로 이루어지고 상기 땜납층들은 공융 땜납으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  7. 반도체 디바이스의 제조 방법에 있어서,
    반도체 디바이스의 회로 패턴에 접속되도록 금속 범프들을 형성하는 제1 단계,
    상기 금속 범프들 간의 공간을 밀봉하고 상기 금속 범프들의 높이보다 얇아지도록 상기 반도체 디바이스의 표면을 형성하는 회로 패턴 상에 수지막을 형성하는 제2 단계, 및
    상기 수지막으로부터 돌출한 상기 금속 범프들의 표면들을 클리닝하는 제3 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제7항에 있어서, 상기 제3 단계에서, 적어도 접속 계면에서의 접합 강도의 하락 및 접속 저항의 상승을 초래하는 성분들을 제거함으로써 상기 표면들을 클리닝하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제7항에 있어서, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝과 병행하여 상기 범프들의 표면이 활성화되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제7항에 있어서, 상기 제3 단계에서, 상기 범프들 상에 퇴적된 상기 수지막 성분들이 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제7항에 있어서, 상기 제3 단계에서, 상기 범프 표면들 상의 산화물들이 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제7항에 있어서, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 플라스마 클리닝에 의해 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제12항에 있어서, 상기 플라스마 클리닝은 적어도 불활성 가스의 방전 플라스마에 의한 스퍼터 에칭인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제12항에 있어서, 상기 플라스마 클리닝은 적어도 산소 플라스마 처리와 그에 이은 불활성 가스의 방전 플라스마에 의한 스퍼터 에칭인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제12항에 있어서, 상기 플라스마 클리닝은 적어도 산소 플라스마 처리와 그에 이은 환원 가스(reducing gas)의 방전 플라스마에 의한 스퍼터 에칭인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제7항에 있어서, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 레이저빔을 조사함으로써 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제7항에 있어서, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 감압 분위기, 불활성 가스 분위기, 또는 환원 가스 분위기에서 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제7항에 있어서, 상기 제3 단계에서, 상기 범프들의 표면의 클리닝은 상기 범프들에 가스를 분사하여 불필요한 성분들을 벗겨내고 이 불필요한 성분들이 흡입 제거되면서 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제7항에 있어서,
    상기 제1 단계에서 형성된 금속 범프들은 땜납 범프들이고,
    상기 제3 단계 후에, 상기 땜납 범프들의 표면 상에 상기 땜납 범프들과 조성이 상이한 땜납층들을 형성하는 제4 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제19항에 있어서, 상기 땜납 범프들은 고융점 땜납이고 상기 땜납층들은 공융 땜납으로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제20항에 있어서, 상기 제4 단계에서, 상기 공융 땜납층들은 인쇄법(printing method), 도금법(plating method), 또는 전사법(transfer method)에 의해 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제7항에 있어서, 적어도 상기 제3 단계까지의 단계들은 반도체 웨이퍼 상태의 반도체 기판 상에 형성된 반도체 디바이스 상에서 행해지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제7항에 있어서, 상기 제3 단계 후에, 상기 반도체 웨이퍼를 단위 반도체 칩들로 절단하는 제4 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제23항에 있어서, 상기 제4 단계 후에, 반도체 칩을 범프 형성 표면 측으로부터 실장 기판 상에 실장하여 상기 범프들에서 접속하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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