KR20040104656A - 시그마-델타 아날로그-디지털 변환기 및 방법 - Google Patents

Abstract

DEM(14)을 갖는 시그마-델타 아날로그-디지털 변환기(10)는, 네거티브 피드백 루프 디지털-아날로그 변환기(15)의 특정 유니트 소자를 선택하기 위한 데이터 가중 평균을 용이하게 하고, DEM(14)은 전파 지연에 거의 기여를 하지 않는 전송 게이트로 실질적으로 이루어진다. 결과적으로, 피드백 루프에 의하여 제공된 피드백 신호는 ADC(10)의 현재 코딩된 출력 보다 한 사이클 보다 더 뒤가 아니다. 결과적으로, 더 높은 분해능의 변환기가 실현될 수 있다. DEM(14)은 특정 유니트 소자를 선택하기 위하여 반복 시퀀스를 이용한다. 몇몇 실시예에서, 시퀀스 사용의 방향은 고조파 왜곡을 감속시키는 것을 돕기 위하여 다양한 방법으로 역전된다.

Description

시그마-델타 아날로그-디지털 변환기 및 방법{SIGMA-DELTA ANALOG-TO-DIGITAL CONVERTER AND METHOD}

시그마-델타 아날로그-디지털(A/D) 변환을 포함하는 A/D 변환은 당해 기술분야에서 알려져 있다. 일반적으로, A/D 변환은 (잠재적인 신호 값의 주어진 범위에 걸쳐서) 주어진 아날로그 전기 신호를 일련의 상응하는 디지털 대응물(digital counterparts)로 바꾸는 작용을 한다. 일반적으로, 이러한 변환은 100% 정확하지는 않고, 이러한 부정확성으로 인하여 양자화 노이즈(quantization noise) 및 고조파 왜곡(harmonic distortion)을 포함한 다양한 아티팩트(artifacts)가 발생한다. 이러한 에러의 하나의 원인은, 시그마-델타 A/D의 네거티브 피드백 루프(negative feedback loop) 내에 내장되는 디지털-아날로그(D/A) 변환기를 포함하는 소자들(전류원, 저항기 등) 사이의 가변성(variability)에 기인한다. 적어도 몇몇 동작 조건 하에서 이러한 노이즈를 최소화하려는 다양한 종래 기술이 제안되어 왔다.

또한, DEM(Dynamic element matching)은 당해 기술분야에서 알려져 있다. DEM은, 내장된 D/A의 특정 소자들을 {무작위로 또는 이른바 교정 스킴(calibrationscheme)에 따라서} 선택하여, 상기한 일부 아티팩트의 생성을 상쇄하려는 시도로, 나이키스트-기반 A/D 변환(Nyquist-based A/D conversion)과 함께 이전부터 사용되어져 왔다. 일반적으로, 이러한 접근법은 고조파 왜곡을 감소시키지만 전체적인 노이즈 바닥(noise floor)을 상승시키는 경향이 있다. 몇몇 애플리케이션에 대해서는 이러한 점이 허용 가능하지만, 만족스러운 애플리케이션은 제한되어져 왔다.

향상된 분해능(resolution)을 갖는 A/D 변환기를 생산하기 위하여, 사용자는 더 많은 비트, 더 빠른 클록, 및/또는 더 복잡한 노이즈 정형 전략(noise shaping strategies)을 사용하여야 한다. 약간의 제한된 성공에도 불구하고, (개별 레벨 평균화 및 데이터 가중 평균화라고 알려진 변형을 포함하여) 종래의 DEM 사용은 A/D 변환기의 분해능을 향상시키는데 제대로 작용하지 않았다. 하나의 큰 장애가 되는 것은, 시그마-델타 A/D 변환기에서 상대적으로 최근의(current) 네거티브 피드백 신호를 제공할 필요가 있는데 비해, 이러한 접근법이 가지는 고유한 전파 지연(propagation delay)이다. 피드백 신호가 더 지연(stale)될 수록, 최종 변환은 에러 및 이로 인한 원하지 않는 아티팩트를 겪을 것이다. 일반적으로, A/D 변환기는 각각의 연속하는 클록 신호에 따라 후속 디지털 표시를 출력할 것이다. 종래의 솔루션은 다수의 비트 및/또는 (피드백 루프 D/A 변환기의) 유니트 소자를 지원하기 위하여 다중 클록 사이클을 요구하여서, 피드백 루프 정보가 입력 정보에 비교하여 지연되는 것을 보장하거나, 비트의 수(일반적으로 3 또는 4) 및/또는 피드백 루프 D/A 변환기의 유니트 소자(일반적으로 8 내지 16)를 제한하여 피드백 신호가 적시에 처리 및 제시되는 것을 보장하였다. 이러한 상한은 더 많은 비트 및 유니트 소자, 그리고 이로 인한 더 높은 분해능을 지원하는 A/D 변환기를 설계하는 것을 방해해 왔다.

더 많은 비트 및 유니트 소자를 이용하여, (주어진 신호 대역폭에 대하여) 더 나은 분해능 및/또는 대등한 분해능을 갖는 더 큰 신호 대역폭을 달성할 수 있는 시그마-델타 아날로그-디지털 변환기의 설계 및 제조를 용이하게 하는 방법에 대한 지속적인 필요성이 존재한다.

본 발명은 아날로그-디지털 변환에 관한 것으로, 특히 시그마-델타 아날로그-디지털 변환에 관한 것이다.

상기 필요성은, 특히 다음의 도면과 함께, 다음의 상세한 설명에서 설명되는 시그마-델타 아날로그-디지털 변환기의 제공을 통하여 적어도 부분적으로 만족된다.

도 1은 본 발명의 실시예에 따라 구성된 바와 같은 시그마-델타 아날로그-디지털 변환기의 블록도.

도 2는 네거티브 피드백 루프 디지털-아날로그 변환기의 상이한 유니트 소자들에 대하여 아날로그 출력을 변화시키는 것을 개념적으로 설명하는 그래프.

도 3은 본 발명의 실시예에 따라서 구성된 바와 같은 동적 소자 매칭 유니트의 다양한 실시예의 상세 블록도.

도 4는 본 발명의 실시예에 따라서 구성된 바와 같은 프로세스의 흐름도.

도 5 내지 도 7은 본 발명의 실시예에 따른 유니트 소자 할당을 나타내는 도면.

도 8은 본 발명의 실시예에 따라서 구성된 바와 같은 선택적인 접근법에 관한 상세 사항에 대한 흐름도.

도 9는 본 발명의 실시예에 따라서 구성된 바와 같은 다른 선택적인 접근법에 관한 상세 사항에 대한 흐름도.

당업자는, 도면의 소자들이 간략성 및 명확성을 위하여 설명된 것이지, 반드시 치수에 맞게 그려진 것은 아니라는 것을 인정할 것이다. 예를 들면, 도면의 몇몇 소자의 치수는 본 발명의 다양한 실시예의 이해를 돕기 위하여 다른 소자에 비하여 확대될 수 있다. 또한, 상업적으로 실행할 수 있는 실시예에서 유용하거나 필요한, 일반적이지만 잘 이해되는 소자는 본 발명의 다양한 실시예의 이해를 용이하게 하기 위하여 도시되지 않는다.

일반적으로, 이들 다양한 실시예에 따르면, 시그마-델타 아날로그-디지털 변환기는, 클록, 각 클록 펄스에 따라 새롭게 결정된 출력 정보가 변환기 출력에서 제공되도록 클록에 응답하는 변환기 출력, 및 변환기 출력에 동작적으로 연결되고 아날로그-디지털 변환기의 입력측에 동작적으로 연결되는 피드백 신호 출력을 제공하는 내장 디지털-아날로그 변환기를 구비하는 네거티브 피드백 루프를 포함한다. 시그마-델타 아날로그-디지털 변환기는 내장 디지털-아날로그 변환기에 동작적으로 연결되는 동적 소자 매칭 유니트를 더 포함하는데, 동적 소자 매칭 유니트는, 피드백 신호 출력측에서의 결과 피드백 신호가, 가장 최근에 결정된 출력 정보보다 한 클록 사이클을 넘지 않을 정도로만 지연되는 출력 정보에 대응하는 것을 보장한다.

일 실시예에서, 내장 디지털-아날로그 변환기는 결과 피드백 신호를 누적적으로 형성하는 복수의 유니트 소자를 포함한다. 보통, 이들 유니트 소자 각각은 다른 유니트 소자에 의하여 잠재적으로 기여될 수 있는 값과 동일하지는 않지만 유사한 값을 기여할 것이다.

일 실시예에서, 동적 소자 매칭 유니트는 주어진 피드백 신호를 집합적으로 표시하기 위하여 임의의 주어진 시간에서 사용될 개별 유니트 소자를 선택한다. 일반적으로, 동작 소자 매칭 유니트는 변환기 출력의 함수로서 적어도 하나의 특정 유니트 소자를 할당하는데, 변환기 출력은 아날로그-디지털 변환기의 입력에서 현재 제시되고 있는 아날로그 입력 이전인 아날로그-디지털 변환기의 입력에 대한 아날로그 입력에 대응한다. 예를 들면, 이러한 선택은 미리 저장된 반복 순차 패턴에 기초할 수 있다. 일 실시예에서, 순차 패턴 내의 개시 위치는, 적어도 부분적으로 가장 최근에 이용된 유니트 소자의 함수로서 선택된다. 차례로, 가장 최근에 이용된 유니트 소자는 가장 최근에 결정되었던 바와 같은 출력 정보의 함수일 수 있다.

다른 실시예에서, 반복 시퀀스가 사용되는 방향은 다양한 방법으로 수정될 수 있다. 일 접근법에 따르면, 시퀀스를 사용하는 방향은 가끔 역전된다. 역전 트리거는 애플리케이션에 적절하게 변경될 수 있다. 일 접근법에 따르면, 역전은, 시퀀스가 시퀀스 내의 이미 식별된 유니트 소자에서 끝날 때까지 지연될 수 있다.

이들 다양한 실시예에 따르면, 비트 및/또는 유니트 소자에 대한 이전 실제 고려 사항을 상당히 초과할 수 있는 시그마-델타 아날로그-디지털 변환기가 만들어질 수 있다. 예를 들면, 이런 유형의 종래 변환기는 3 내지 4 비트의 분해능으로일반적으로 제한되지만, 이들 실시예는 6 비트의 분해능 - 4 배의 향상 - 을 용이하게 지원할 수 있다. 더욱이, 이런 유형의 종래 변환기는 7 내지 15개의 유니트 소자로 일반적으로 제한되지만, 이들 실시예의 적어도 일부는, 집적 회로 기술의 발전에 따라, 63개 이상까지의 유니트 소자의 사용을 허용한다.

도면을 참조하면, 도 1은 본 명세서에서 설명되는 다양한 실시예에 따른 동작을 지원할 시그마-델타 아날로그-디지털 변환기(10)를 도시한다. 종래 방식과 마찬가지로, 이 변환기(10)는 아날로그 신호(X)를 수신하기 위한 입력을 포함한다. 이 입력 신호는 이로부터 감산(11)되는 피드백 신호를 포함하고, 결과 신호는 노이즈 정형 필터(12) 및 아날로그-디지털 변환기(13)를 통과한다. 아날로그-디지털 변환기(13)는, 클록으로부터 수신된 각각의 클록 펄스에 따라 그 입력에 상응하는 디지털 표시(Y)를 제공한다. 디지털-아날로그 변환기(15)를 포함하는 네거티브 피드백 루프는 디지털 출력(Y)를 상기한 바와 같이 인입 아날로그 신호(X)로부터 감산(11)된 상응하는 아날로그 신호로 변환한다. 상기 소자는 시그마-델타 아날로그-디지털 변환기의 일반적인 구성요소이므로, 이들의 추가적인 설명은 간략성 및 명확성을 위하여 제공되지 않을 것이다.

또한, 도 1은 변환기(10)의 네거티브 피드백 루프의 동적 소자 매칭 유니트(DEM; 14)를 도시한다. DEM(14)은, 디지털-아날로그 변환기(15)의 어느 유니트 소자가 주어진 변환된 디지털 입력을 표현하기 위하여 이용되는지를 선택하는 기능을 한다. 이들 실시예에서, DEM(14)은 유니트 소자를 그렇게 할당하기 위하여 적어도 하나의 소정의 순차 패턴을 이용한다. DEM(14)은, 유니트 소자들 간의 차이점에기인한 아티팩트의 생성을 최소화하는데 도움이 되고 입력 감산기(11)에 제공되는 피드백 신호가 현재의 출력 값(Y)보다 한 클록 사이클을 넘지 않게 지연되는 것을 보장하기 위하여 충분히 작은 시간 프레임 내에 유니트 소자의 적절한 할당을 한다.

도 2는 DEM(14)에 의하여 해결되는 문제의 적어도 일부를 나타낸다. 제공된 예에서, 주어진 디지털-아날로그 변환기는 4 유니트 소자를 갖는다. 이상적으로, 각각의 유니트 소자는 서로 정확히 동일한 아날로그 출력 신호를 제공한다. 이러한 조건 하에서, "3"의 아날로그 신호가 소망되면, 그리고 각각의 유니트 소자가 "1"의 아날로그 출력 값을 제공하면, "3"의 소망하는 아날로그 신호 출력은 임의의 3 유니트 소자를 단순히 조합함으로써 획득될 수 있다. 그러나, 불행히도, 일반적으로 유니트 소자는 정확히 동일하지 않다. 대신, 도시된 바와 같이, 몇몇(21 및 24)은 변화량만큼 소망하는 의도된 값을 초과할 수 있고, 몇몇(22 및 23)은 소망하는 의도된 값에 부족할 것이다. 이러한 동일하지 않은 모음(assortment)으로부터 세 개의 상이한 그룹을 조합하면, 조합된 아날로그 출력으로서 "3"의 다수의 상이한 변화가 생길 것이다. 이러한 유니트 소자를 사용할 경우 노이즈 및 고조파 왜곡과 같은 아티팩트가 발생할 것이다. 그러나, 이들 실시예의 DEM(14)은, 전체적인 노이즈 바닥 및 이에 기인한 고조파 왜곡 레벨을 일반적으로 최소화할 수 있도록 유니트 소자를 사용하는 작용을 한다.

도 3을 참조하면, DEM(14)은 유니트 소자들의 소정의 시퀀스를 효과적으로 사용하기 위한 메커니즘을 포함한다. 본 발명의 제1 실시예에서는, 아날로그 형태로 변환되고 있는 현재 코드 워드를 위하여 사용될 개시 소자를 식별하는 포인터를 저장하는데 인덱스를 사용된다. 이 인덱스를 더 상세히 살펴보기 전에, 이 실시예에서 고려되는 소정의 시퀀스 패턴을 먼저 설명하는 것이 도움이 될 것이다.

설명을 위하여 디지털-아날로그 변환기가 7개의 유니트 소자를 가진다고 가정하면, 이들 7개의 유니트 소자는 순차적으로 인덱스된 환형 어레이에 상당하게 순차적으로 정렬될 수 있다. 이러한 어레이는 도 5, 6 및 7에 논리적으로 도시된다. 이들 도면에서, 유니트 소자 각각은 원의 동일한 부분을 포함하지 않는다. 대신, 유니트 소자 번호 7과 같이 몇몇은 상대적으로 더 작고, 유니트 소자 번호 4와 같이 다른 것은 상대적으로 더 크다. 이들 크기 차이는 상기한 바와 같이 유니트 소자의 출력의 변화를 나타낸다.

이 실시예에서, DEM(14)은 유니트 소자 번호 1(51)로 시작하고, "3"의 값을 표현하기 위하여 3개의 순차 유니트 소자(51, 52 및 53)를 사용할 것이다. 도 6에 도시된 바와 같이, 그 후 DEM(14)은 회전 시퀀스의 다음 유니트 소자, 이 경우에는 유니트 소자 번호 4(61)로 다음 유니트 소자의 선택을 시작할 것이다. 따라서, "2"의 값을 표현하기 위하여, DEM(14)은 바로 앞에서 규정한 바와 같이 특정 유니트 소자로 시작하는 2 유니트 소자(61 및 62)를 선택할 것이다. 유사하게 그리고 도 7에 도시된 바와 같이, 표현하려는 다음 값이 "4"이면, DEM(14)은 유니트 소자 번호 6(71)을 선택하고 회전 시퀀스의 다음 3 유니트 소자(72, 73 및 74)를 또한 사용할 것이다.

상기한 바와 같이, DEM(14)은 인덱스를 사용하여 개시 유니트 소자에 대한포인터를 저장한다. 특히, 현재의 코드 워드는 이진 코드 및 온도계 코드(thermometer code)로서 DEM을 입력한다. 온도계-코드화 버전은 복수의 전송 게이트로 구현되는 배럴 시프터(barrel shifter; 34 내지 38)를 통과한다. 배럴 시프터는 인덱스(33)에 저장되는 양만큼 온도계 코드 비트를 회전하는 작용을 한다. 온도계 코드가 회전되고 있기 때문에, 인코더(31)에 의하여 제공되는 바와 같이 다음 코드 워드에 대한 개시 인덱스는 현재 코드 워드의 이진 값과 현재 인덱스를 합산기(32)에서 합산으로써 계산된다.

배럴 시프터는 이진 인코딩된 인덱스 값에 의하여 제어된다. 배럴 시프터는 연속하는 시프터 셀들로 이루어진다. 제1 시프터 셀은 온도계 인코딩된 입력을 단일 비트의 제어 신호 값에 따라 한 자리 또는 0만큼 회전시킨다. 제2 시프터 셀은 온도계 인코딩된 입력을 각각의 제어 신호의 값에 따라 두 자리 또는 0만큼 회전시킨다. 제3 시프터 셀은 온도계 인코딩된 입력을 그 제어 신호의 값에 따라 네 자리 또는 0만큼 회전시킨다. 각각의 시프터 셀은 인덱스 값의 이진 디지트들 중 하나에 의하여 제어된다. 인덱스의 최하위 비트(least significant bit)는 제1 시프터 셀을 제어하고, 다음 최하위 비트는 제2 시프터 셀을 제어하는 등과 같다. 요구되는 시프터 셀의 수는 인덱스에 포함된 디지트의 수와 동일하다.

보통, 인덱스에 포함된 최대 값은 DAC의 유니트 소자의 수의 이진 표시이다. 인덱스 값은 항상 약간의 양의 값만큼 증가되고 있기 때문에, 합산기는 때대로 오버플로하고 캐리 값(carry value)을 생성할 것이다. 바람직한 실시예에서는 오버플로 상황을 수용하기 위하여, 추가적인 인덱스 비트 및 대응 시프터 셀을 인덱스캐리 비트에 의하여 제어한다. 0 유니트만큼 시프트하는 것과 DAC의 유니트의 수만큼 시프트하는 것은 동등한 상황이다. 유사하게, 하나의 유니트만큼 시프트하는 것과 유니트 소자의 수 더하기 1만큼 시프트하는 것도 동등한 상황이다. 이것으로부터, 캐리 비트가 이진 연산에 의하여 생성될 때마다, 배럴 시프터는 온도계 인코딩된 제어를 DAC에 대해 한 자리만큼 시프트시킴으로써 적절히 응답한다.

도 4를 참조하면, 사실상, DEM(14)은, 새로운 개시점을 식별 및 갱신(42)하기 위하여 (상술한 순차 반복 패턴과 같이) 소자 순차 패턴(41)을 확립하고 그 후 이전 개시점 및 가장 최근에 사용된 유니트 소자의 수를 사용함으로써 유니트 소자의 사용을 스크램블링(40)하는 작용을 한다. 그 후, 새로운 개시점은 유니트 소자의 다음 시퀀스를 할당하기 위하여 사용(43)된다.

이러한 방법으로, 이 실시예는 종래의 데이터 가중 평균 접근법이 일반적으로 필요로 하는 지연 양을 감소시킬 수 있다. 피드백 경로의 지연을 감소시키면, 델타-시그마 피드백 루프의 안정성을 유지하고 더 많은 비트가 DAC에 수용되도록 허용하는데 도움이 된다.

상기 접근법은 실효 노이즈 바닥(effective noise floor)을 낮추는데 도움이 될 수 있다. 그러나, 이러한 접근법은 고조파 왜곡을 낮추는데 반드시 도움이 되는 것은 아니다. 신호 의존 톤(signal dependent tones)은 상술한 프로세스가 동일한 소자를 주기적으로 선택하도록 할 수 있다. 이러한 것이 발생하면, 상호 연관된 톤은 디지털-아날로그 변환기의 출력에서 흔히 나올 것이다. 이러한 왜곡을 감소시키는 것을 돕기 위하여, DEM(14)이 소정의 반복 시퀀스를 사용하는 방향은가끔 역전(39)될 수 있다(도 3). 하나의 간단한 접근법에 따르면, DEM(14)은 인덱스의 각 반복(iteration)에 따라 회전 방향을 역전시킬 수 있다. 이러한 접근법은 몇몇 애플리케이션에는 적합할 수 있지만, 톤 문제를 만족스럽게 감소시킬 정도로 흔히 충분한 것은 아니다. 두 개의 선택적인 접근법이 아래에 제시된다.

도 8에 도시된 제1 바람직한 접근법에서, 역전 연산(80)은 사이클 표시자(cycle marker)를 설정(81)하여, 현재의 회전 방향이 시작하는 위치를 명기하고, 그 후 역전 명령어를 모니터링(82)한다{이러한 명령어는 의사 랜덤(pseudorandom) 방식을 포함하여 다양한 방법으로 제공될 수 있다}. 역전 지시가 발생하면, 프로세스는, 시퀀스가 이전에 설정된 사이클 표시자에 다시 정확하게 도착했는지를 결정한다. 시퀀스가 결국 이러한 일치를 달성하면, 그 지점에서 프로세스는 회전 방향을 역전(84)시키고 프로세스는 새로이 시작한다. 이 프로세스는 상대적으로 간단하고 고조파 왜곡을 최소화시키는데 상대적으로 효과적이다.

다른 덜 바람직한 접근법에 있어서, 역전 프로세스는 역전 지시가 내려질 때마다 역전하지만, 시퀀스는 일단 역전되면, 시퀀스가 이 방향으로 진행하고 있던 때에 대응하는 개시점에서 시작한다. 요컨대, DEM(14)은 이제 각각의 회전 방향에 대하여 하나씩, 두 개의 개시점을 추적하고, 이에 따라 이들을 사용한다. 도 9는 이러한 접근법을 달성하기 위한 한 방법을 도시한다. 다시, 역전 프로세스(90)는 주어진 방향으로 진행 또는 회전할 때 시퀀스에 대한 개시점을 지속적으로 갱신(91)한다. 역전 명령어 또는 신호를 검출(92)하면, 프로세스는 현재의 개시점을 관련 관심 지점으로 하여 회전 방향을 역전(93)시킨다. 그 후, 프로세스는 방향 B로 시퀀스를 통하여 진행하는 것에 대응하는 개시점을 갱신(94)한다.

역전 신호가 다시 검출(95)되면, 프로세스는 시퀀스를 역전(96)시켜, 가장 최근에 방향 A로 회전할 때 사용된 개시점에 대응하는 개시점에서부터 방향 A로 회전한다. 또는, 기준으로서 가장 최근의 방향 B 개시점을 사용하여 방향을 역전시킬 수도 있다. 방향 A 개시점은, 새로운 역전 신호가 검출(98)될 때까지 다시 갱신(97)되고, 그 지점에서 프로세스는 시퀀스 방향을 방향 B로 역전(99)시키고, 시퀀스가 가장 최근에 방향 B로 진행하고 있던 때에 대한 개시점과 연관된 개시점으로 새로이 시작한다. 그 후, 방향 B 개시점은, 다시 역전 명령어가 검출(101)되기 전까지 갱신(100)되고, 프로세스는 상술한 바와 같이 계속된다.

이러한 구성을 다른 관점에서 보면, 개별 디지털-아날로그 유니트 소자에 대한 제어 라인의 할당은, 제어 라인들이 그들의 각각의 후속 상태에 도달하기 전에 완료된다는 것을 알 수 있다. 더욱이, 이러한 제어 라인의 할당은 제어 라인의 이전 상태에만 의존하고, 제어 라인의 현재 상태에는 의존하지 않는다는 것을 알 수 있다. 이들 조건은, 양자화기(quantizer)가 후속 상태에 도달하기 전에(그리고 또한 양자화기의 현재 상태를 알지 못하고) 디지털-아날로그 변환기와 온도계 인코딩된 양자화기 출력 라인들 간의 접속(들)의 적절한 재정렬의 완료를 용이하게 한다. 또한, 이들 구성에 의하면, 디지털-아날로그 변환기 유니트 소자로의 양자화기 출력 라인의 할당을 계산하기 위하여 사용되는 연산 유니트가 네거티브 피드백 루프의 밖에서 수행되어, 연산 유니트는 피드백 루프에 상당한 지연을 부가하지 않게 되는 일시적인 장점을 얻을 수 있다.

사실상, 이들 실시예에 따르면, DEM은, 피드백 루프를 통한 전파 지연(propagation delay)에 바람직하지 않게 기여하는 인-라인 로직 활동을 더 이상 필요로 하지 않으면서도, 데이터 가중 평균의 형태를 이용한다. 대신, D/A 변환기 유니트 소자 선택에 기인한 전파 지연은 전송 게이트 전파 지연에만 크게 의존한다. 일반적으로 후자는 일시적으로 효과적이기 때문에, 피드백 경로 지연은 감소될 수 있어서 전체적인 델타-시그마 변환기에 더 많은 비트를 허용한다. 이러한 비트는 확장된 신호 대역폭, 분해능 또는 이들의 조합을 위하여 사용될 수 있다.

당업자는 본 발명의 취지 및 범위를 벗어나지 않으면서 상술한 실시예에 다양한 수정, 변경 및 조합이 이루어질 수 있고, 이러한 수정, 변경 및 조합이 본 발명의 개념의 범위 내라는 것을 이해할 것이다. 특히, 이러한 가르침은, 아날로그-디지털 변환기의 피드백 루프에서 사용되는 바와 같이, 단일 종단 디지털-아날로그 변환기(single-ended digital-to-analog converters) 및 완전 차동 디지털-아날로그 변환기(fully-differential digital-to-analog converters)에 적용 가능하다는 것을 유의하여야 한다.

Claims (23)

1. 시그마-델타 아날로그-디지털 변환기에 있어서,

   클록;

   각 클록 펄스에 따라 새롭게 결정된 출력 정보가 제공되도록 상기 클록에 동작적으로(operably) 연결된 변환기 출력;

   상기 변환기 출력에 동작적으로 연결되고, 상기 아날로그-디지털 변환기의 입력측에 동작적으로 연결되는 피드백 신호 출력을 제공하는 내장 디지털-아날로그 변환기를 포함하는 네거티브 피드백 루프; 및

   상기 내장 디지털-아날로그 변환기에 동작적으로 연결된 동적 소자 매칭 유니트(dynamic element matching unit)

   을 포함하고,

   상기 동적 소자 매칭 유니트는 출력 정보에 대응하는 피드백 신호 출력측에서의 결과 피드백 신호가, 가장 최근에 결정된 출력 정보보다 한 클록 사이클을 넘지 않을 정도로만 지연되는 것을 보장하고,

   상기 동적 소자 매칭 유니트는 상기 변환기 출력에 따라 내장 디지털-아날로그 변환기의 적어도 하나의 특정 소자를 할당하며,

   상기 변환기 출력은 상기 아날로그-디지털 변환기의 입력측에 현재 제공되고 있는 아날로그 입력에 선행하는 상기 아날로그-디지털 변환기의 입력측에 대한 아날로그 입력에 대응하는 시그마-델타 아날로그-디지털 변환기.
2. 제1항에 있어서, 상기 내장 디지털-아날로그 변환기는 상기 결과 피드백 신호를 누적적으로 형성하는 복수의 유니트 소자로 이루어지는 시그마-델타 아날로그-디지털 변환기.
3. 제2항에 있어서, 상기 복수의 유니트 소자 각각은 상기 결과 피드백 신호에 적어도 두 개의 가능한 값들 중 어느 하나만큼 선택적으로 기여하는 시그마-델타 아날로그-디지털 변환기.
4. 제3항에 있어서, 상기 적어도 두 개의 가능한 값들 중 하나는 논리 로우(logical low)를 나타내는 시그마-델타 아날로그-디지털 변환기.
5. 제4항에 있어서, 상기 적어도 두 개의 가능한 값들 중 남은 하나는 상기 복수의 유니트 소자 각각에 대하여 실질적으로 동일한 양인 시그마-델타 아날로그-디지털 변환기.
6. 제5항에 있어서, 상기 적어도 두 개의 가능한 값들 중 남은 상기 하나는 상기 복수의 유니트 소자 각각에 대하여 정확하게 일치하지는 않는 시그마-델타 아날로그-디지털 변환기.
7. 제6항에 있어서, 상기 동적 매칭 유니트는 개별 유니트 소자들을 선택하여, 적어도 하나의 미리 저장된 반복 순차 패턴에 따라 상기 결과 피드백 신호를 형성하는 시그마-델타 아날로그-디지털 변환기.
8. 제7항에 있어서, 상기 동적 소자 매칭 유니트는 개별 유니트 소자들을 선택하여, 적어도 부분적으로 가장 최근에 이용된 개별 유니트 소자에 기초하여 상기 결과 피드백 신호를 형성하는 시그마-델타 아날로그-디지털 변환기.
9. 제7항에 있어서, 상기 동적 소자 매칭 유니트는, 상기 미리 저장된 반복 순차 패턴 내에서 개시 위치 및 종료 위치를 식별함으로써, 상기 결과 피드백 신호를 형성하는 시그마-델타 아날로그-디지털 변환기.
10. 제9항에 있어서, 상기 동적 소자 매칭 유니트는, 적어도 부분적으로 가장 최근에 결정된 출력 정보에 기초하여 개별 유니트 소자들의 상기 미리 저장된 반복 순차 패턴 내에서 개시 위치 및 종료 위치를 식별함으로써, 후속-결정 출력 정보(next-to-be-determined output information)를 결정하는데 사용하기 위한 상기 결과 피드백 신호를 형성하는 시그마-델타 아날로그-디지털 변환기.
11. 아날로그 정보를 대응하는 디지털 정보로 변환하는 방법에 있어서, 한 클록 사이클 내에서,

    가장 최근에 제공된 아날로그 정보 샘플에 대응하는 디지털 정보를 제공하는 단계 - 이에 의해 디지털 피드백 신호를 제공함 - ;

    상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 소정의 반복 순차 패턴을 사용하는 단계;

    현재의 아날로그 정보를 제공하는 단계;

    결과 아날로그 피드백 신호를 제공하기 위하여 상기 현재 아날로그 정보를 상기 아날로그 피드백 신호와 비교하는 단계; 및

    상기 대응하는 디지털 정보를 제공하기 위하여 상기 결과 아날로그 신호를 변환하는 단계

    를 포함하는 방법.
12. 제11항에 있어서, 상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 소정의 반복 순차 패턴을 사용하는 상기 단계는, 상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 상기 소정의 반복 순차 패턴 내에서 순차적으로 연속하는 개별 유니트 소자들을 선택하는 단계만을 포함하는 방법.
13. 제12항에 있어서, 상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 상기 소정의 반복 순차 패턴 내의 순차적으로 연속하는 개별 유니트 소자들을 선택하는 상기 단계는, 연속하는 개별유니트 소자들의 가장 최근에 선택된 시퀀스의 함수로서 상기 순차적으로 연속하는 개별 유니트 소자들의 특정 개시 위치를 선택하는 단계를 포함하는 방법.
14. 제13항에 있어서, 연속하는 개별 유니트 소자들의 가장 최근에 선택된 시퀀스의 함수로서 상기 순차적으로 연속하는 개별 유니트 소자들의 특정 개시 위치를 선택하는 상기 단계는, 연속하는 개별 유니트 소자들의 상기 가장 최근에 선택된 시퀀스가 종료된 상기 개별 유니트 소자의 함수로서 상기 순차적으로 연속하는 개별 유니트 소자들의 특정 개시 위치를 선택하는 방법.
15. 제12항에 있어서, 상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 상기 소정의 반복 순차 패턴 내의 순차적으로 연속하는 개별 유니트 소자들을 선택하는 상기 단계는, 연속하는 개별 유니트 소자들의 가장 최근에 선택된 시퀀스의 함수로서 상기 순차적으로 연속하는 개별 유니트 소자들의 특정 종료 위치를 선택하는 단계를 포함하는 방법.
16. 제15항에 있어서, 연속하는 개별 유니트 소자들의 가장 최근에 선택된 시퀀스의 함수로서 상기 순차적으로 연속하는 개별 유니트 소자들의 특정 종료 위치를 선택하는 상기 단계는, 연속하는 개별 유니트 소자들의 상기 가장 최근에 선택된 시퀀스를 종료한 상기 개별 유니트 소자의 함수로서 상기 순차적으로 연속하는 개별 유니트 소자들의 특정 종료 위치를 선택하는 단계를 포함하는 방법.
17. 제11항에 있어서, 상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 소정의 반복 순차 패턴을 사용하는 상기 단계는, 개별 유니트 소자들의 상기 소정의 반복 순차 패턴의 방향을, 이전 디지털 피드백 신호를 대응하는 이전 아날로그 피드백 신호로 변환하기 위하여 가장 최근에 사용된 것과 동일한 방향으로 지속하는 단계를 포함하는 방법.
18. 제11항에 있어서, 상기 디지털 피드백 신호를 대응하는 아날로그 피드백 신호로 변환하기 위하여 개별 유니트 소자 사용의 소정의 반복 순차 패턴을 사용하는 상기 단계는, 상기 소정의 반복 순차 패턴의 방향을, 이전 디지털 피드백 신호를 대응하는 이전 아날로그 피드백 신호로 변환하기 위하여 가장 최근에 사용된 개별 유니트 소자들의 상기 소정의 반복 순차 패턴의 방향에 비교하여 역전시키는 단계를 포함하는 방법.
19. 제18항에 있어서, 상기 방향을 역전시키는 단계는 실질적으로 주기적으로 상기 방향을 역전시키는 단계를 포함하는 방법.
20. 제19항에 있어서, 실질적으로 주기적으로 상기 방향을 역전시키는 상기 단계는 2 클록 사이클(every other clock cycle) 마다 상기 방향을 역전시키는 단계를 포함하는 방법.
21. 제18항에 있어서, 상기 방향을 역전시키는 단계는 실질적으로 비주기적으로 상기 방향을 역전시키는 단계를 포함하는 방법.
22. 제21항에 있어서, 실질적으로 비주기적으로 상기 방향을 역전시키는 상기 단계는 적어도 의사-랜덤적으로(pseudo-random)로 상기 방향을 역전시키는 단계를 포함하는 방법.
23. 제18항에 있어서, 상기 방향을 역전시키는 상기 단계는, 상기 소정의 반복 순차 패턴 내의 특정 개시 위치가 선택되었을 때만 상기 방향을 역전시키는 단계를 포함하는 방법.