NO761661L - - Google Patents

Abstract

Fremgangsmåte og anordning til etter hverandre å frembringe databehandlingsinstruksjoner i funksjonsenheter hos en datamaskin.

Description

Foreliggende oppfinnelse refererer til en fremgangsmåte og

en anordning til å frembringe databehandlingsinstruksjoner, hvilke leses i jevn takt etter hverandre under hver sin lesefase og sendes fra en instruksjonshukommelse over en felles instruksjonsoverforingsvei til et antall funksjonsenheter, hvor under en frembringelsesperiode for en instruksjon av en forste type en av nevnte funksjonsenheter utpekes og beordres til å gjennomfore en ved hjelp av nevnte forste instruksjonstype bestemt funksjon og hvor en andre instruksjonstype omfatter å utpeke to av nevnte funksjonsenheter, å overfore via en for' samtlige funksjonsenheter felles dataoverforingsvei data mellom de to utpekte funksjonsenhetene og å beordre den data-mottagende funksjonsenheten til å anvende nevnte data ved gjennomfbringen av en ved hjelp av nevnte andre instruksjonstype bestemt funksjon, \ hvilken andre instruksjonstypes frembringelsesperiode omfatter en forste del under hvilken/den ene av nevnte to funksjonsenheter beordres til å sende data, en andre del under hvilken aktuelle data fores fra nevnte ene funksjonsenhet til nevnte dataoverforingsvei og en tredje del under hvilken den andre av nevnte to funksjonsenheter mottar nevnte aktuelle data.

Nevnte oppdeling av en frembringelsesperiode i deler anvendes hovedsaklig hos en datamaskin hvis funksjonsenheter innbyrdes er forbundet ved hjelp av et felles dataoverforingsvei-system,

i det etterfolgende benevnt bussystem, ved en fremgangsmåte som eksempelvis beskrives i "The Bell System Technical Journal, Vol. 48, Oet. 69, side 2633-2635". En av funksjonsenhetene omfatter en instruksjonshukommelse for å lagre instruksjonene som inneholder i binær form kodede adresser og ordrer. Nevnte

bussystem omfatter herved en dataoverfbringsbus, til hvilken er forbundet i funksjonsenhetene anordnede datalagringsregis-tre, og ordre- og adressebuser, hvilke forbinder nevnte instruksjonshukommelse med i funksjonsenhetene anordnede ordre- og adressedekodere. Takket være et slikt felles bussystem forenk-les konstruksjonsarbeidet for datamaskinen betydelig, fordi det oppnås en modulær struktur hvis moduler, funksjonsenhetene, omfatter enhetlige grensesnitt til bussystemet.

Hos eldre datamaskiner anvendes for eksempel ved hver data-overf bring en ved hjelp av en port . styrt egen forbindelse, slik at frembringelsen utelukkende består i å åpne respektive port. Hos nevnte bussystem og grensesnitt derimot samarbeider et flertall logikkretser ved frembringelsen av en instruksjon. Man må ta hensyn til forsinkelser, som fremkommer på grunn av logikkrétsenes gjenkomst- og reaksjonstider samt bussystemets innsvingningsfenomen, og oppnår derfor som en forste ulempe

- relativt lange frembringelsesperioder særskilt for instruksjoner av nevnte andre type. Da styringen av databehandlingen er enklest hvis like lange frembringelsesperioder tillempes for begge instruksjonstyper og hvis en ny periode påbegynnes forst når den foregående er avsluttet, er periodenes lengde

hittil blitt bestemt av de instruksjoner av nevnte andre type som krever flere deler. For instruksjonene av nevnte forste type sto altså hittil som en andre ulempe overflbdig frem-bringelsestid til disposisjon.

Foreliggende oppfinnelse, hvis kjennetegn fremgår av patent-kravene, unngår nevnte ulemper fordi det er de mindre tidkrev-ende instruksjonene som bestemmer takten i hvilken instruksjonene etter hverandre leses fra instruksjonshukommelsen,

idet den nbdvendige lengre tiden for å frembringe de instruksjoner som krever flere faser oppnås ved hjelp av en frem-bringelse soverlapping. Oppfinnelsen beskrives nærmere i det etterfølgende med henvisning til vedlagte tegninger. Fig. 1 viser ved en instruksjonsfrembringelse innblandede deler av en forbvrig kjent datamaskin. Fig. 2 viser som et tidsdiagram fasesignaler frembragt av en

taktgenerator.

Fig. 3 viser et grensesnitt for å forbinde en funksjonsenhét til datamaskinens bussystem. Fig. 1 viser i overensstemmelse med den innledningsvis nevnte artikkelen et bussystem BS til hvilket en taktgenerator CG,

en instruksjonshukommelse IM og et antall funksjonsenheter FU er tilknyttet. Instruksjonshukommelsen lagrer instruksjoner, hvilke utpekes på kjent vis ved hjelp av i en dekoder IADEC dekodede instruksjonsadresser ia og overfores til et instruksjonsregister IR i en ved hjelp av en fasetaktpuls Øp bestemt takt. Instruksjonene omfatter en funksjonsenhets-adresse al og en ordre o,hvis den gjennom adressen al bestemte funksjonsenheten skal utfore en intern funksjon, og en ytter-ligere adresse a2,hvis data skal overfores fra funksjonsenheten med adresse al til funksjonsenheten med adresse a2.

I form av et tidsdiagram viser fig. 2 at nevnte av taktgene-ra toren frembragte kortvarige fasetaktpulser <^p bestemmer faser ph og at likeledes av taktgeneratoren frembragte delfasesignaler Øe angir fasenes sluttavsnitt. Ved hjelp av del-fasesignalene beskyttes funksjonsenhetene for nevnte innsvingningsfenomen hos bussystemet, hvis logiske tilstand endres ved fasenes begynnelse f.eks. på grunn av nevnte in-struksjonsoverfbringer til instruksjonsregisteret. Det antas at en fase er såpass lang at tilstanden er blitt stabil under respektive delfasesignal.

Fig. 3 viser en utfbrelsesform for et grensesnitt IF hos en

av funksjonsenhetene FU, hvilken mottar nevnte av taktgeneratoren frembragte fasesignal øp og Øe. Grensesnittet omfatter adresse- og ordredekodere ADECl, ADEC2 og IDEC, hvilke er tilknyttet bussystemets adresse- og ordrebusser ABl, AB2 og OB

for å motta og dekode nevnte fra instruksjonsregisteret over-forte adresser og ordrer al, a2 og o. Grensesnittet omfatter videre et datalagringsregister DR for å sende, respektivt motta data via en leseport RG respektivt en skriveport WG til respektive fra bussystemets databus DB. sammen med

et antall forste og andre logiske elementer El og E2 utgjor

nevnte datalagringsregister DR de lagikkretser som er knyttet til funksjonserihetens spesielle interne logikk L, som på forovrig kjent måte styrer gjennomfbringen av en beordret funksjon.Elementene El utpeker hver sin funksjon som ikke har noen sammenheng med datalagringsregisterets innhold, f.eks. en test- eller manbvreringsfunksjon. Elementene E2 utpeker hver sin funksjon som anvender data mottatt fra nevnte databus.

En på nevnte ordrebus OB og adressebus ABl overfort instruksjon av nevnte forste type aktiverer etter dekodingen respektive adressedekodere ADEC1 og respektive utganger 01 hos funksjonsenhetenes ordredekodere ODEC. Dermed aktiveres en respektive instruksjon tilordnet OG-port Gl hvis utgang er tilknyttet respektive element El. Hvis hos dbt og samme grensesnitt adressedekoderen ADEC1 og en utgang 02 av ordredekoderen ODEC aktiveres, skal respektive funksjonsenhet ifblge en instruksjon av nevnte andre type sende data som lagres i datalagringsregisteret hos denne funksjonsenhet.

For å meddele den beordrede datasendingen aktiveres et

forste skiftregister SRI via en ELLER-port G2 og en OG-port G3. Nevnte OG-porter Gl og G3 styres dessuten ved hjelp av taktgeneratorens delfasesignaler -øe for å aktivere nevnte element El respektive skiftregister SRI forst under respek-

tive fases tilhbrende sluttdel. Skiftregisteret SRI trinnforskyves ved hjelp av fasetaktpulser øp og har sin til en inngang hos nevnte lesegrind RG tilknyttede utgang anordnet slik at nevnte data sendes til databusen under den fase som folger fasen under hvilken respektive ordrer ble overfort fra instruksjonshukommelsen.

Hvis hos ett og samme grensesnitt adressedekoderen ADECl og en utgang 02 av ordredekoderen ODEC aktiveres, skal respektive funksjonsenhet ifblge en instruksjon av nevnte andre type motta og behandle de data som ifblge denne instruksjon overfores på databusen. Via en til adressedekoderen ADEC2 tilknyttet og av delfasesignaler Øe styrt OG-port . G4 aktiveres et skiftregister SR2 og en respektive ordre tilordnet OG-

port G5 hvis utgang er tilknyttet respektive element E2. Skiftregisteret SR2 trinnforskyves ved hjelp av fasetaktpulser Øp

og har sin til en inngang hos nevnte skriveport . WG tilknyttede utgang anordnet slik at nevnte data mottas av datalagringsregisteret under den fase som sammenfaller med fasen for datasending ifblge respektive instruksjon. Skriveporten WG er forsynt med en inngang som mottar delfasesignaler Øe

for å sikre at kun stabile logiske tilstander overfores.

Hos en på tegningene ikke vist utf brei se sf orm omfatter instruksjonene forste og andre ordredeler, hvilke overfores respektivt dekodes ved hjelp av separate forste og andre ordrebuser respektivt forste og andre ordredekodere. I dette tilfellet samvirker nevnte forste adresse og forste ordredel til å aktivere nevnte forste logiske element og nevnte forste skiftregister. Funksjonsenhetenes andre skiftregistre er i dette tilfellet overflødige, hvis i forhold til respektive instruksjons forste adresse dets andre adresse og andre ordredel tilfores bussystemet, f.eks. ved hjelp av en for datamaskinen felles forsinkelseskrets, en fase senere.

Claims (3)

1. Fremgangsmåte for å frembringe databehandlingsinstruksjoner, hvilke leses i jevn takt etter hverandre under hver sin lesefase og sendes fra en instruksjonshukommelse over en felles instruksjonsoverfbringsvei til et antall funksjonsenheter, hvor under en frembringelsesperiode for en instruksjon av en forste type en av nevnte funksjonsenheter utpekes og beordres til å gjennomfare en ved hjelp av nevnte forste instruksjonstype bestemt funksjon og hvor en andre instruksjonstype omfatter å utpeke to av nevnte funksjonsenheter, å overfore via en for samtlige funksjonsenheter felles dataoverforingsvei data mellom de to utpekte funksjonsenheter og å beordre den datamottakende funksjonsenheten til å anvende nevnte data ved gjennomfbringen av en ved hjelp av nevnte andre instruksjonstype bestemt funksjon, hvilken andre instruksjonstypes frembringelsesperiode omfatter en forste del under hvilken den ene av nevnte to funksjonsenheter beordres til å sende data, en andre del under hvilken aktuelle data fores fra nevnte ene funksjonsenhet til nevnte dataover foringsvei og, en tredje del under hvilken den andre av nevnte to funksjonsenheter mottar nevnte aktuelle data, karakterisert ved at hos nevnte andre instruksjonstype faller nevnte andre og tredje frembringelsesperiodedeler hovedsaklig sammen, at under den rådende lesefasen avsluttes frem-bringelsesperioden for en instruksjon av nevnte forste type respektivt den forste frembringelsesperiodedelen for en instruksjon av nevnte andre type, og at nevnte sammenfallende frembringelsesperiodedeler på sin side hovedsaklig saimmenf aller med etterfblgende instruksjons lesefase.

2. Datamaskin for utfbrelse av fremgangsmåten som angitt i • krav 1, karakterisert ved at den omfatter en taktgenerator (CG) for å frembringe fasetaktpulser (Øp)

som bestemmer lesefaser (ph), en instruksjonshukommelse (IM) for å lagre instruksjoner som inneholder adresser (al, a2) og ordrer (o), hvilken hukommelse er forsynt med adressering-

og registreringsanordningér (IADEC, IR) for å registrere adresserte instruksjoner den ene etter den andre under hver sin letefase, et antall funksjonsenheter (FU), hvilke er anordnet for på grunn av fra nevnte registreringsanordning (IR) mottatte instruksjoner å gjennomfore funksjoner, og et bussystem (BS, AB1, AB 2, OB, DB) for å overfore nevnte adresser og ordrer fra instruksjonshukommelsen til funksjonsenhetene og for å overfore data mellom funksjonsenhetene, av hvilke hver og en omfatter minst et datalagringsregister (DR) for å lagre data for og etter en overforing på nevnte bussystem,

to adressedekodere (ADEC1, ADEC2) og en ordredekoder (ODEC)

for å bestemme hvilken .adressert f unksjonsenhet skal gjennomfore hvilken beordret funksjon, samt en forste forsinkelseskrets (SRI) for å forbinde bussystemet til datalagringsregisterets utgang hos en for datasending beordret funksjonsenhet under den lesefase som folger selve datasendingsordrenes lesefase, samt at datamaskinen omfatter minst en andre forsinkelseskrets (SR2) for å forbinde bussystemet til datalagringsregisterets inngang hos en for datamottaking beordret funksjonsenhet sammenfallende med bussystemets nevnte tilknytning til registeret hos den for datasending utpekte funksjonsenheten.

3. Datamaskin som angitt i krav 2, karakterisert ved at nevnte taktgenerator er anordnet for å frembringe delfasesignaler (Øe) som indikerer lesefasenes sluttavsnitt, og at hver funksjonsenhet omfatter porter (Gl, G3, G4, WG) for å styre nevnte datamottakninger samt adresse- og ordre-dekodninger ved hjelp av nevnte delfasesignaler.