JPS5892024A - システム間インタフエ−スの制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、特に互いに非同期のクロック信号により動作
するディジタルシステム間のインタフェースで制御信号
の授受を、第１のシステムが要求信号ＩＮ′！ｌ−経て
要求信号を第２のシステムに与えるように、第２のシス
テムが第１のシステムの状態レジスタから要求信号の原
因に関する情報を取出すように、またその俵に状態レジ
スタがリセットされるように制御する方法および装置に
関する。

マイクロコンピュータシステムでハ％　％ＩＩＩｆＩＤ
ユ＝ノドを有する周辺装ｆｉ１かデータ準備およびデー
タフォーマット化の暉題を受持ち、それにより中央処理
装置の負担を軽減する。こｎらの課Ｍはたとえばデータ
の直列／並列変換、コード変換および（または）データ
プロトコルのハンドリングを含んでいる。通常、　？ｆ
ｆｌ制御ユニットを有する周辺装置と中央処理装置との
間のインタフェースは制御信号、たいていは割込み信号
により制御されている。

周辺装置内で事象すなわち割込み原因が検出され。

中央処理装置に割込み要求信号線を経て通報される。

さらに複雑な制御ユニット付き周辺装置では。

制御信号すなわち一般に割込み要求信号は多くの諏たと
えば１データ準備１，１データオーバフロー１．１デー
タ伝送誤り１などにより覚せられる。

中央処理装置は、この場合１割込み要求−４３号の受信
後に１周辺モジュール内に配置されている状態レジスタ
の内容’ｋＲ１１す、それから割込み原因を取出し、そ
れにより割込み要求信号の受信を確認する。制御ユニッ
ト付き周辺装置内で状態レジスタの内容は初期状態にリ
セットされる。このように作動する制御ユニット付き周
辺装置としては。

たとえばプログラマブル−フロッピィディスク・コント
ローラＢ２７１がＩｎｔθ１社コンボーネ／ト・データ
・カタログ、１９８１年１月、特にその８−１１５ない
し８−１１８頁から、またプログラマブルＨＤＬＣ／５
ＤＬＣプロトコルｅコントローラ８２７３がＩｎｔｏ１
社コンポーネント・データ・カタログ、１９８１年１月
、特にその８−１６３ないし８−１７５頁から知られて
いる。

テクノロジーおよびモジュール内部構造上の理由から中
央地理装置と制御ユニット付き周辺モジュールとは、速
度が遅いほうのモジュールにより処理速度が制限される
ことのないように、一般に相い墳なるクロック局波数で
駆動されるので、非同期システム間インタフェースにお
いて典型的す下記の問題が生ずる。割込み事象Ｆｉ周辺
技ｍ（クロック７ステムｌ）のクロックに同期して現わ
れ。

このクロックに同期して状態レジスタをセットし、それ
により割込み要求信号を発する。中央処理装置の反応す
なわち状態レジスタの内容の読取りは中央処理装置（ク
ロックシステム２）のクロックに同期して行なわれる。

状態レジスタが再びクロノクンステムＩに同期してリセ
ットされる。それにより状態レジスタの読出しとリセッ
トとの間にＦｉ常に有限の時間が存在する。従って、こ
の時間中に生ずる割込み事象は中央処理装置により読取
られることなしにリセットされる可能性がある。

本発明の目的は、上記の問題を解決し、非同期ディジタ
ルシステム間インクＰエースで制御信号たとえば割込み
事象の授受を、制御信号が中央処理装置により読取られ
ることなしにリセットされる可能性を生じないように監
視して制御する方法および装置を提供することである。

この目的は。

本発明によれば、冒頭に記載した穐類の方法において、
要求信号の原因に関する情報が第１の状態レジス・りに
記憶され、その出力端は第２の状態レジスタの入力端と
接続されており、第２の状態レジスタ＃′ｉ第２のシス
テムから発せられる読取り信号の存在時に１ｇ２のシス
テムと接続され、第１の状態レジスタと第２の状態レジ
スタとの間の接続は読取り信号の存在時およびそれに続
く第１のシ゛　ステムのクロックサイクル中は断たれ、
第２の状態レジスタの読出しが第２のシステムにより監
視さＡ、また第１の状態レジスタのセルが第２の状態レ
ジスタの読出し徒にリセットされることを特徴とする非
同期ディジタルシδテム間インタフェースの制御方法に
より達成される。すなわち１本発明によれば、両ディジ
タルシステム間に、船積論理により制御されてインタフ
ェースへの接続を断たれる中間メモリを備えたタイミン
グ・インタフェースが構成され、このタイミング働イン
タフェースで第１のシステム（クロックシステムｉ）か
ら第２のシステム（クロックシステム２）・＼与えられ
る制御情報を監視し、それに基づいてｌｉ５！取り済み
の割込み事象のみをす七ノドすることにより、制御情報
′または割込み事象が第２のシステムにより読取られる
ことなしにリセットされる可能性が回避される。

本発明による方法は下記のｉ置、すなわち第１の状態レ
ジスタ、第２の状態レジスタおよび監視論理回路を含ん
でおり、第１の状態レジスタはそのセルに第１のシステ
ムから到来し髪求信号の原因を表わす情報を記憶可能で
あり、第２の状態レジスタは入力端で第１の状態レジス
タの出力端と接続可能であり、また出力端で第２のシス
テムから兄せられる読取シ信号の存在時には第２のシス
テムと接続可能であり、監視論理回路は第１の状態レジ
スタと第２の状態レジスタとの間の接続を第２の状態レ
ジスタの胱出し過程およびそれに続く第１のシステムの
クロックサイクル中は断つように作用し、また第２の状
態レジスタの内容が第２のシステムにより続出されてい
るか否かを監視し、第２の状態レジスタの内容が読出さ
れているときには第１の状態レジスタのセルをリセクト
するように作用することを特徴とする非同期ディジタル
システム間インタフェースの制御装置により有利に実施
される。

本究明の実施態様として、第１の状態レンスタがｎ個の
ＲＳフリップフロップから構成されていること、また第
２の状態レジスタがｎ個のＤフリップフロップから構成
されており、それらが入力側で監視論理回路から与えら
れる転送信号のアクティブ期間中は第１の状態レジスタ
の出力端と接続可能であることは有利である。

本究明の実施態様として、監視論理回路が第１のシステ
ムのクロック信号によりクロックされる第１の７リツプ
フロツプを有し、そのセント入力端に第２のシステムか
らの読取り信号が与えられ、またそや第１の出力端から
転送信号が取出され得ること、また監視論理回路が第１
のシステムのクロック盾号によりクロックされる第２の
フリップフロップを有しＪそのセット入力端が、３つの
入力端でそれぞれ第１のフリップフロップのセント入力
端と第１のフリップフロップの第１の出力端と第２の７
リングフロツプの第２の出力端とに接続されているノア
ゲートの出力端と接続されており、またその第１の出力
端からリセットノ（ルスが取出され得ること、さらに監
視論理回路が第１の状態レジスタのｎ個のセルの各々に
対して２人カッアゲートを有し、その第１の入力端には
リセツ。

ト・２ルスが与えられ、その第２の入力端は第２の状態
レジスタの対応するセルの出力端と接続されており、ま
たその出力端は第１の状態レジスタの対応するセルのり
セント入力端と接続されていることは有利である。

以下１図面により本究明を一層詳細に説明する。

各図面を通じて、同一の要素には同一の参照符号が付さ
れている。

第１図のブロック回路図は、制御信−号として割込み事
象が用いられる本究明による装置のプロ゛ンク構造を示
す。第１の状態レジスタ１はｎ個のメモリセ゛ルエｎｔ
　１ないしＩｎｔｎを有し、第１のシステム４たとえば
コントローラ・モジュールのクロックパルスＯＫＩと同
期して生起し第２のシステム６たとえば中央処理装置へ
の割込み要求信号ＩＲを生起せしめるべき事象を記憶す
る。第１の状態レジスタｌの個々のセルＩｎｔｌないし
Ｉｎｔ　ｎに記憶される割込み事象または割込み原因は
たとえば１データ準備１．１伝送誤り°、″データ・オ
ーバフロー１などの意味を有し得る。割込み要求信号Ｉ
Ｒはたとえば、ｎ個の入力端で第１の状態レジスタ１の
メモリセルの各１つの出力端とそれぞれ接続されている
ノアゲート５の出力端から割込み要求信号組を経て第２
のシステム６に与えられる。

個々の事象は、監視論理回路３から兄せられるリセット
信号ｒθＢにより消去されるまで、第１の状態レジスタ
ｌに記憶され続けている。

受渡しメモリとして作動する第２の状態レジスタ２はｎ
個のメモリセルＬｌｎｔ　ｌないしＬＩｎｔｎを有する
。第２の状態レジスタ２の各メモリセルは入力側で第１
の状態レジスタｌの対応するメモリセルの出力端と接続
されてｈる。第２の状態レジスタ２の各メモリセルの出
力端は、第２のシステム６からそのクロック信号ＯＫ２
に同期して発せられる読取り信号ＲＥＡＤにより制御さ
れるゲート７′を介して、第２のシステム６に通ずるパ
ス８に接続されているので、第２の状態レジスタ２は第
２のシステム６のクロック信号ＣＫ２に同期して読取ら
れる。第２の状態レジスタ２は転送ゲート７を介して第
１の状態レジスタｌと、監視論理回路３から兄せられる
制御信号ＩＣＫにより両状態レジスタ間の接続が断たれ
るまで接続されている。

転送ゲート７および７′は第１のシステム４と第２のシ
ステム６との間のタイミング・インタフェースとみなさ
れる。なぜならば、第２の状態レジスタ２は第１のシス
テム４７）クロック信号ＯＫＩニヨリ１開き１、また第
２のシステム６のクロック信号ＯＫ’２により閉じるか
らである。

監視論理回路３は読依り過程中すなわちアクティブな読
取り信号ＲＥＡＤの生起中およびそれて続く第１のシス
テム４ｏクロック信号ＣＫＩの生起中は第１の状態レジ
スタ１七第２の状態レジスタ２との間の接続を断ち、第
２のシステム６に通ずるバス８上に第２の状態レジスタ
２から転送される情報を監視し、その結果に基づｈて第
１の状態レジ長月内の個々のメモ）セルを消去する。

こうして、第２の状態レンスタ２の個々のメモリセルの
情報がまだパス８上に続出されていない間は監ｙｌ＃ａ
理回路３が第１の状態レジスタ１の個々のセルの消去を
阻止するので、ゲート５の論理和形成作用により第１の
状態レジスタｌのすべてのメモリピントの論理和を表わ
す割込み要求信号ＩＲは、生起して第１の状態レジスタ
１の個々のメモリセルに記憶されたすべての割込み事象
が確実に第２のシステム６たとえばマイクロプロセッサ
に転送されるまでは持続する。第１のシステム４ｖクロ
ック信号ＣＫＩと第２のシステム６のクロック信号ＣＫ
２との非同期により生ずるいわゆるレース（Ｒａｃｅ）
条件（限界的位相または時間関係）に起因して割込み原
因が読取られないうちに消去されるおそれは、上記のよ
うな監視を介してインタフェースを制御することにより
回避される。

第２図には、第１図中の第１の状態レジスタｌ。

第２の状態レンスタ２および監視論理回路３をＭＯＳテ
クノロジー特にＮＭＯＳテクノロジーにより実現した有
利な例が示されている。第１の状態レジスタｌはｎ個の
メモリセルＩｎｔ　ｌないしＩｎｔ　ｎから成る。各メ
モリセルは、それ自体は公知の仕方で帰還接続されたノ
アゲート１０および１１を有するＲ８７リツグ７０ツブ
として構成されている。図面を艶やすくするため、第２
図には。

ｎ個のメモリセルのうち第１のメモリセルのみが示され
ている。第１のシステム４と接続される第１メモリセル
Ｉｎｔ　ｌの入力端はＲ８フリップフロップのセット入
力端すなわちノアゲート１０の第１の入・力端である。

リセット入力端であるノアゲート１１の第２の入力端は
監視論理回路３から到来するリセット信号１ｒｅｅｌと
接続されている。

ノアゲー）１１の出力端は第１の状態レジスタｌの第１
メモリセルＩｎｔ　１の出力端をなしている。

第１の状態レジスタｌと同様に第２の状態レジスタ２も
ｎ　ｆａのメモリセルＬＩｎｔｌｅいｌ、ＬＩｎｔｎを
有し、そのうち、図面を見やすくするため、第１のメモ
リセルＬＩｎｔ　１のみが第２図に示されている。第２
の状態レジスタ２０メモリセルは、転送ゲート７が開い
た時に出力信号が１クロック分の時間遅れなしに入力信
号に一致するように、いわゆるトランスパレ／ト・ラン
チにより実現されるのが有利である。この目的で第２の
状態レジスタ２のメモリセルはＤフリップフロップとし
て構成されていてよい。第２図の実施例では、第２の状
態レジスタ２のメモリセルＬＩｎｔ　ｌは、監視論理回
路３から発せられる制御信号ＩＣＫにより制御される転
送ゲート７（動的にＤフリノプフロノプのように挙動す
る転送ゲート）から成り、このゲートがメモリセルの入
力端に存在する信号をインバータ１２に伝達し、このイ
ンバータの出力端がメモリセルＬＩｎｔ　１の出力端を
なしている。すなわち、メモリセルＬＩｎｔ　１の出力
信号ＬＩｎｔ　１はセルＬＩｎｔ　ｌの入力信号を反転
した信号と一致する。リフレッシュの目的で、インバー
タ１２の出力端は別のインバータ１３と監視論理回路３
がら％せられる信号１５により制御される別の転送ゲー
ト１４とを介してインバータ１２の入力端と接続されて
いる。

監視論理回路３は２つの７リノプフロツプＦＦＩおよび
ＦＦ２と１つの３人カッアゲート１６とｎ個の２人カッ
アゲ−）１７とにより実現されている。フリップフロッ
プＦＦＩはたとえばノアゲー）１８および１９から成り
、ノアゲー）１８の第１の入力端（セット入力ｆｉ）８
１は第２のシステム６から兄せられる読取り信号ＲＥＡ
Ｄを与えられ、ノアゲー）１８の第２の入力端はノアゲ
ート１９の出力端Ｑ、１と接続されており、またノアゲ
ート１９の第１の入力端はノアゲート１８の出力端Ｑ１
と接続されている。ノアゲート１９の第２の入力端（リ
セット入力端）はアントゲ−）２（Ｊの出力端と接続さ
れており、このアンドゲートの第１の入力端はクロック
パルスφ１を与えられ、また第２の入力端はクロックパ
ルスφ２により制御される転送ゲー）２１を介して３人
カッアゲ−）１８の第３の入力およびフリップフロップ
ＦＦ２の出力を与えられる。

ゲート１６の第２の入力端は信号ＩＣＫが取出されるゲ
ート１８の出力端０と接続されており。

他方ゲート１６の第１の入力端は読取り信号ＲＥＡＤを
与えられる。フリップフロップＦＦＩのゲート１９の出
力端Ｑ１からはリフレッシュ信号１５が取出される。

第２のフリップフロップＦＦ　２ｉ２つのノアゲ−４２
８および２９を有し、これらのノアゲートは第１の７リ
ツプフロツプＦＦＩの両ノアゲートＩ８および１９と同
様に帰還結合されている。ゲ−ト２８の第１の入力端（
セット入力端）はアンドゲート３３の出力端と接続され
ており、このアンドゲートの第１の入力端はクロックパ
ルスφ１を与えられ、また第２の入力端は３人カッアゲ
ート１６の出力端と接続されている。ゲート２９の第２
の入力端（リセット入力端）はアンドゲート３０の出力
端と接続されており、このアンドゲートの第１の入力端
はクロックパルスφｌを与えられ、また第２の入力端は
クロックパルスφ２により制御される転送ゲート３′ｌ
を介してゲート２９の出力端Ｑ２と、また転送ゲート２
１を介して第１のフリップフロップＦＦＩのアンドゲー
ト２０の第２の入力端と接続されている。

第２のフリップフロップＦＦ２のゲート２８の出力端ζ
１はｎｆｌｌの２人カッアゲート１７の一方の入力端と
それぞれ接続されており、それらの他方の入力端は当該
のゲー）１７に対応する第２の状態レジスタ２のメモリ
セルの出力端と接続されている。ゲート１７の出力端か
らリセット信号ｒｅｓ　１が取出されて、第１の状態レ
ジスタｌの対応するメモリセルのリセット入力端に与え
られる。クロックパルスφｌおよびφ２は重なり合わな
いクロックパルスとしてＭＯ８技術で通常の仕方で第１
のシステム４のクロック信号ＣＫＩから導出される（た
とえばＢ、Ｏ，Ｍｅａｄおよびり、　Ｃｏｎｗａｙ著”
　Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ＶＬＳＩ　Ｓｙｓ
ｔｅｍｓ”、　Ａｄｄ−１ｓｏｎ　−Ｗｅｓｌｅｙ、　
１９８０年、第２２９〜２３３頁参照）。

第２の状態レジスタ２のメモリセルの出力ｉは転送ゲー
ト２２を制御するという形態で第２のシステム６のバス
８と接続されていてよい。転送ゲート２２は一方では接
地点と接続されており、また他方では第２のシステムの
読取り信号ＲＥＡＤにより制御される転送ゲート２３を
介してバス８と接続されている。

第２図の実施例の機罷を第３図に示されているタイムダ
イアグラムによｔ）説明する。初時点ｔ０で第１のシス
テム４つクロック信号ＣＫＩに同期して割込み事象（Ｉ
ｎｔｌ　）が生ずる。初期状態でａｉｌのフＪ）ッグフ
ロノプＦＦＩおよび第２のフリップ７０ノグＦＦ２かリ
セットされているので、制御信号工ＣＫ／ｒｉアクティ
ブであり、従って第１の状態レジスタｌおよび第２の状
態レジスタ２は互ｈＫ接続されている。すなわち１時点
１０で割込み事象は第１の状態レジスタｌのメモリセル
Ｉｎｔ　ｌ　ｂよび第２の状態レジスタ２のメモリセル
ＬＩｎｔ　１に記憶される。クロック信号ＯＫ２に同期
して第２の７ステム６、たとえばマイクロプロセッサは
読取り命令ＲＩＡＤにより時点ｔｌで第２の状態レジス
タ２およびセルＬ工ｎｔ　ｌにアクセス゛する。第１の
フリップフロップＦＰ’ｌがセットされ、状態レジスタ
Ｉおよび２の間の接続が断たれる。第２の状態レジスタ
２のメモリセルＬ工ｎｔｌの内容がバス８上に読出され
る。絖取り信号ＲＥＡＤの終了（時点ｔ、３）ｄに第２
のフリップフロップＦＰ２がクロック信号ＣＫｌに同期
してセットされ（時点ｔ４）、クロック信号ＣＫＩの１
周期にわたり（時点ｔ５まで）セット状態にとどまる。

従って、ゲート２８の出力信号０は信号ｒｅｓ　１を反
転した信号に一致する。こうして、信号ＲＥＡＤの正の
縁によ９両状態レジスタ１および２０間の接続は、クロ
ック信号ＣＫＩに同期する信号ＲＥＡＤの負の縁の出現
まで（ｔｌ〜ｔ５）断たれる。

パス８ｈＫ読出される情報と、第２の７リノプフロツプ
ＦＦ２のゲート２８の出力端がら取出される（時点ｔ４
からｔ５ｆｉでの間アクティブの）タイミング・リセッ
ト信号０（υは廁と一致）とに対してゲート１７により
行なわれるノア論理演算により、読出される情報ＬＩｎ
ｔｌが監視され、それに基づいて第１の状態レジスタｌ
内の対応する状態フリップフロップエｎｔｌがリセット
信号ｒｏｅ　ｌにより個々にリセットされる。時点ｔ５
の稜、上記のりセットされたフリップフロップＦＦＩお
よびＦＦ２が再びセットされ、状態レジスタｌおよび２
の間が再び接続されて、初期状態に復帰する。こうして
、信号１０日ｎがアクティブになるのは、メモリセルＬ
Ｉｎｔ　ｎ内に割込み事象が記憶されてから読取り信号
ＲＥＡＤが生起しかつ終了している時のみである。その
際、信号ｒθ８ｎは第１の／ステムのクロック信号ＣＫ
Ｉに同期している。

本発明により得られる生な利点は、相次いで生起する割
込み事象が個々に、第２のシステム６により読取られる
まで、記憶され続けることである。

このことは１時間的に先行の割込み事象が読出される時
間（ｔＯ〜ｔ５）中に割込み事象が生起する場合にも保
証されている。たとえば時間ｔＯ〜ｔ５０間に別の割込
み事象が時点ｔ２で生起すれば、この事象はたとえば第
１の状態レジスタｌのメモ１ＪＩｎｔ２に記憶され、先
行の割込み事象の読取りの終了後に初めて第２の状態レ
ジスタ２０メモリＬ工ｎｔ　２に転送され、それまでは
リセット信号ｒｅｓ２による第１の状態レジスタＬのメ
モリセルＩｎｔ２のリセットは行なわれない。

本発明による方法は同期ディジタル７ステム間のインタ
フェースで制御信号を授受するのにも応用可能である。

【図面の簡単な説明】

第１図は本発明による方法を実施するための装置のブロ
ック回路図、第２図は本発明による方法を実施するため
の装置の回路図、第３図は第１図または第２図による装
置のタイミングダイアグラム丁ある。 ｌ・・・第１の状態レジスタ、２・・・第２の状態レジ
スタ、３・・・監視論理回路、４・・第１の７ステム。 ５・・・ノアゲート、６・・第２の／ステム、　　７．
　７’・・転送ゲート、８・・・バス、ｃＫｔｌ　ＣＫ
２・・クロック信号、ＩＣＫ−・転送信号、Ｉｎｔ　ｌ
　〜Ｉｎｔ　ｎ。 ＬＩｎｔｌ〜ＬＩｎｔ　ｎ・・・メモリセル、ＩＲ・・
・割込み要求信号、　　Ｒｗｐ、Ｄ・・・読取り信号、
ｒθｅｌ″′−ｒθＢｎ・・・リセット信号。

Claims (1)

1. 【特許請求の範囲】 ■）特に互いに非同期のクロック信号により動作するデ
   ィジタル７ステム間のインタフェースで制御信号の授受
   を、第′ｌの／ステム（４）が要求信号−を経て要求信
   号（ＩＲ）を第２のシステム（６）に与えるように、第
   ２のシステム（６）が第１のシステム（４）の状態レジ
   スタ（１）から要求信号の原因に関する情報を取出すよ
   うに、またその後に状態レジスタ（１）がリセットされ
   るように制御する方法において、要求信号（ＩＲ）の原
   因ｒ関する情報が第１の状態レジスタ（１）に記憶され
   。 その出力端は第２の状態レジスタ（２）の入力端と接続
   されており、第２の状態レジスタ（２）ｉｔ第２のシス
   テム（６）から兄せられる読取り信号（ＲＦｉＡＤ）の
   存在時に第２のシ、ステム（６）と接続され、第１の状
   態レジスタ（’ｌ）と第２の状態レジスタ（２）との間
   の接続は読取り信号（ＲＥＡＤ）の存在時およびそれに
   続く第１のシステム（４）のクロックサイクル中は断た
   れ、第２の状態レジスタ（２）の読出しが第２のシステ
   ム（６）により監視され、また第１の状態レジスタＱ）
   のセルが第２の状態レジスタ（２）の読出し後にリセッ
   トされることを特徴とする非同期ディジタル７ステム間
   インタフェースの制御方法。 ２）％に互いに非同期のクロック信号により動作するデ
   ィジタルシステム間のインタフェースで制御信号の授受
   を、第１のシステム（４）が要求信号線を経て要求信号
   （ＩＲ）を第２のシステム（６）に与えるように、第２
   のシステム（６）が第１のシステム（４）の状態レジス
   タ（１）から要求信号の原因に関する情報を取出すよう
   に、またその後に状態レジスタ（１）がリセットされる
   ように制御する装置において、第」の状態レジスタ（１
   ）、ＪＩＥ２の状態レジスタ（２）および監視論理回路
   （３）を含んでお先筒１の状態レジスタ（１）はそのセ
   ルに第１のシステム（４）から到来し要求信号の原因を
   表わす情報を記憶可能であり、第２の状態レジスタ（２
   ）は゛入力端で第１の状態レジスタ（１）の出方端と接
   続可能であり、また出方端で第２のシステム（６）から
   兄せられる読取り信号（ＲＥＡＤ）■存在時には第２の
   システム（６）と接続可能であり、監視論ｆ！！！回路
   （３）は第１の状態レジスタ（１）と第２の状態レジス
   タ（２）との間の接続をｆＭ２の状態レジスタ（２）の
   読出し過程およびそれに続く第１のシステム（４）のク
   ロックサイクル中は断つように作用し。 また第２の状態レジスタ（２）の内容が第２の７ステム
   （６）により読出されているが否かを覧視−１，，，，
   −、！　２　Ｏ淋態レジスタ（２）の内り（１）のセル
   をリセットするように作用することを特徴とする非同期
   ディジタルシステム間インターフェースのＩＩＪ御装置
   。 ３）第１の状態レジスタ（１）がｎ個のＲＳフリップフ
   ロップ（１０，１１）から構成されていることを特徴と
   する特許請求の範囲第２項記載の装置。 ４）第２の状態レジスタ（２）がｎ個のＤフリップフロ
   ップ（７，，１２）から構成されており、それらが入力
   側で監視論理回路（３）から与えられる転送信号（ＩＣ
   Ｋ）のアクティブ期間中は第１の状態レジスタ（１）の
   出方端と接続可能であることを特徴とする特許請求のｇ
   ＠８第２項または第３項記載の装置。 ５）監視論理回路（３）が第１のシステムのクロック信
   号（ｃＫｌ）によりクロックされる第１のフリップ７０
   ツブ（ＦＦＩ）を有し。 そのセント入力端（ｓｌ）に第２のシステム（６）から
   の読取り信号（ＲＥＡＤ）が与えられ、またその第１の
   出力端（Ｇｌｌ）から転送信号（ＩＣＫ）が取出され得
   ることを特徴とする特許請求の範囲第２項ないし第４頃
   のいずれかに記載の装置。 ６）監視論理回路（３）が第１のシステムのクロック信
   号（ＯＫＩ）によりクロックされる＠２の７リツプフロ
   ツプ（ＦＦ２）を有し。 そのセント入力端（Ｓ２）が、３つの入力端でそれぞれ
   第１のフリップフロッグ（ＦＦＩ　）のセント入力端と
   第１の７リツプフロノプ（ＦＦＩ　）の第１の出力端（
   Ｑｌ）と第２の７リツプ７Ｏノブ（Ｆ　Ｆ　２　）　ｖ
   第２の出力端（Ｑ２）とに接続されているノアゲート（
   １６）の出力端と接続されており、またその第１の出力
   端（Ｑ２）からりセットパルスが取出され得ることを特
   徴とする特許請求の範囲第２　。 項ないし第５＃４のいずれかに記載の装置。 ７）監視論理回路（３）が第１の状態レジスタ（、ｌ）
   ニア）ｎ個のセルの各々に対して２人カッアゲ−）（１
   ７）を有し、その第１の入力端にはりセットパルス（Ｑ
   ２）が与えられ、その第２の入力端は第２の状態レジス
   タ（２）の対応するセルの出力端と接続されており。 またその出力端は第１の状態レジスタ（１）の対応する
   セルのリセット入力端（ｒθＢ）と接続されていること
   を特徴とする特許請求の範囲第２項ないし第６項のいず
   れかに記載の装置。