PT92093A

PT92093A - Comutador de divisao de tempo

Info

Publication number: PT92093A
Application number: PT92093A
Authority: PT
Inventors: Richard John Proctor; Thomas Slade Maddern; Alexander Schroder Philip
Original assignee: Plessey Telecomm
Priority date: 1988-10-25
Filing date: 1989-10-25
Publication date: 1990-04-30
Also published as: GB2224417A; JPH02135837A; EP0366263A2; CN1018324B; AU4353489A; EP0366263B1; FI895053A7; GB8824972D0; DE68926651T2; ES2087866T3; GB8921476D0; EP0366263A3; KR900006868A; AU618634B2; GB2224417B; FI895053A0; DE68926651D1; DK531989A; CN1042286A; DK531989D0

Description

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MEMÓRIA DESCRITIVA 0 presente invento refere-se aos conhecidos comutadores de divisão de tempo assíncronos. Tais comutadores serão aqui depois referidos como comutadores ATD.

Os comutadores ATD são usados em dispositivos de transmissão de dados digitais para receber correntes de dados multi_ plexados e para distribuir as correntes de dados entrando para os acessos de saída necessários. 0 presente invento é particularmente, mas não exclusiva mente, ligado a comutadores ATD para levar a cabo comutação de grupos de bits. Num dispositivo de comutação de grupos de bits, cada corrente de dados entrando consiste numa sequência do que são conhecidas como células, consistindo cada célula, por exem pio, em 32 bits de dados e um cabeçalho contendo dados de controlo a partir dos quais o destino da célula pode ser determinado. Tipicamente para uma célula de 32 bites os cabeçalhos te_ rão 4 bites de comprimento. Contudo, nem o comprimento da célu la nem o cabeçalho são de importância fundamental para o funcionamento dos comutadores ATD.

Como a velocidade de transmissão de dados e o volume do tráfego digital a ser controlado, por dispositivos de transmissão digital, é continuamente aumentada, os problemas de comutar correntes de dados tornam-se de uma maneira crescente complexos. 0 presente invento refere-se ao fornecimento de um comutador ATD o qual é capaz de manusear um número substancial de correntes de dados de entrada e ainda a qual usa tecnologia existente correntemente.

De acordo com um aspecto, o presente invento, consiste num comutador de divisão de tempo assíncrono (ATD) para manusear um grande número de correntes de dados em série assíncronos tendo células de dados sequenciais, compreendendo o comutador ATD um grande número de acessos de entrada, cada um capaz de receber uma corrente de dados, e um grande número de acessos de saí_ da cada um capaz de transmitir uma corrente de dados, e em que -4- 69 997 K/A/GPT/3540 PT o comutador ATD inclui um andar central fornecendo uma multipli cidade de percursos através de meios dos quais cada célula de dados recebida pode alcançar o seu acesso de saída requerido, fornecendo o andar central ambas a comutação síncrona, entre os acessos de entrada e de saída, e um retardo fixo para qualquer dos possíveis percursos, pelos quais uma dada célula de entrada pode passar através do comutador ATD de um acesso de entrada pa ra um acesso de saída.

De acordo com um segundo aspecto, o invento consiste num comutador ATD para controlar um grande número de correntes de dados em série assíncronas, tendo células de dados sequenciais numa primeira frequência, compreendendo o comutador ATD um gran de número de entradas de acesso cada uma capaz de receber uma corrente de dados e distribuir as células, daquela corrente, em F saídas, onde F é um inteiro, cada saída a ser ligada a um cir cuito DM individual, como daqui em diante definido, tendo os circuitos DM F entradas e F saídas, sendo cada saída, de cada circuito DM, ligada a um, de um grande número de comutadores de andar central, de tal modo que cada acesso de entrada tem acesso a todos os comutadores de andar central sobre um período de ciclo de comutador, definido pelo tempo de ciclo dos circuitos DIffi, e em que os comutadores centrais são ligados a um grari de número de acessos de saída.

Basicamente DMR significa desmultiplexador-misturador--remultiplexador, e um circuito DMR é um órgão de comutação de espaço fixo o qual tem F entradas, F intervalos de tempo e F saídas e funciona ciclicamente, de modo a que cada entrada vai para cada saída a 1/F do tempo. Como os andares DM têm uma fun ção de comutação de espaço simples, para correntes em série, eles não adicionam qualquer retardo ao tempo de comutação.

De preferência, existe o mesmo número de acessos de entrada, circuitos DM, comutadores centrais e acessos de saída.

De acordo com outra característica do invento, cada cornu tador central tem F saídas cada ligada a um único de um conjunto de circuitos DM de saída semelhante aos circuitos DM de en trada, tendo cada circuito DM de saída uma das suas F saídas 69 997 m/a/gpt/3540 pt ;; -5- ligada a um acesso de saída com cada acesso de saída tendo I? entradas.

De acordo com ainda uma outra característica do invento, a relação de transmissão de dados, dentro do comutador ATD, é mais lenta do que aquela das correntes de dados entrando e saindo .

De modo que o presente invento possa ser mais rapidameia te compreendido uma realização será agora descrita através de um exemplo e com referência aos desenhos anexos, nos quais: a figura 1 é um diagrama esquemático de uma realização de um ATD de acordo com o presente invento, a figura 2 é um diagrama de blocos mostrando um comutador ATD muito simplificado, de acordo com o presente invento, a figura 3 é um diagrama de blocos dos andares exteriores de recepção e transmissão do comutador, e a figura 4 é um diagrama de temporização mostrando sequências de temporização no funcionamento do comutador ATD, a figura 5 é um diagrama de temporização mostrando como pode ser derivado o encaminhamento dos dados, dentro do comuta dor, a figura 6 é um diagrama de blocos de um andar de contr£ lo.

Referindo agora a figura 1 dos desenhos, esta mostra um único acesso de entrada e comutador associado 10, de um comutador ATD constituído de acordo com o presente invento. 0 acesso 10 pode ser ligado a um conjunto de comutadores centrais 20 por sua vez ligável a um acesso de saída 30. 0 acesso de entrada é parte de um conjunto de acesso de entrada semelhantes. Cada aceis so de entrada recebe uma corrente de dados a qual consiste numa sequência de células multibit, tendo cada célula um cabeçalho a partir do qual o destino da célula pode ser derivado. Quando uma célula e o seu cabeçalho é recebida por um acesso de entrada, o comutador associado com aquele acesso, distribui as células sequencialmente numa pluralidade de saídas. Cada saída, de cada ί,Ί

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M/A/GPT/3540 PT -6- acesso de entrada 10, é ligada aquilo que daqui em. diante será referido como um circuito DMR. Estes circuitos não são mostrados nesta figura.

Cada circuito DMR de entrada, por outro lado, tem as suas N saídas ligadas a um número equivalente de comutadores centrais diferentes 20 os quais formam o andar central de comutador ATD. Cada comutador central tem o mesmo número de entradas que cada comutador externo e que o circuito DER tem saídas. Ele também tem o mesmo número de saídas, cada uma das quais é ligada a um circuito DMR semelhante aos circuitos DMR de entrada. De facto o comutador ATD completo é efectivamente simétrico perto do andar central 20 visto que os circuitos DMR de saída são por outro lado ligados a N comutadores de saída e acessos associados.

No formato a ser descrito existem números iguais de comutadores de entrada, circuitos DMR de entrada, comutadores cen trais, circuitos DMR de saída e comutadores de saída. Assim num ATD simétrico, do género a ser descrito, existirão X comutadores de entrada, X comutadores centrais, 2X circuitos DMR e X c£ mutadores de saída com X a ser um inteiro múltiplo de N. 0 resultado desta disposição simétrica é que cada acesso de entrada 10 tem acesso a todos os comutadores centrais 20 por um período ou janela dependendo dos parâmetros internos do comutador ATD completo. Além do que para cada célula chegando a um acesso de entrada existem X caminhos possíveis através do comutador para o seu acesso de saída pretendido.

Na presente realização existem 256 acessos de entrada e 256 acessos de saída com N = 16. As correntes de dados entrando estão a 155 Mbits e os circuitos electrónicos internos do comutador de modo a que os andares DMR e comutadores centrais andam a uma relação mais lenta de 20 Mbits. Como os andares DMR têm um ciclo de 16 unidades, isto dá um ciclo de quadro interno de 16 de modo a que acima de todos os 16 ciclos de quadro internos, cada um dos 256 acessos de entrada 10 é ligado a cada um dos 256 comutadores centrais por um período suficiente para ele passar uma única célula de uma corrente de dados que entra. Cada célula tem 0 comprimento de 32 bits e tem um cabeçalho de comprimento 69 997 M/A/GrPT/3540 PT de 4 bits.

Os comutadores centrais 20 têm cada 16 saídas as quais são ligadas a 16 circuitos de saída DMR individuais. Estes cir cuitos DMR de saída são idênticos, em estrutura e funcionamento, aos circuitos DMR de entrada e cada circuito de saída DMR é ligado a 16 acessos de saída 30. Assim qualquer célula em qual quer entrada de corrente de dados, num acesso de entrada, tem uma possibilidade de 256 caminhos para 0 seu destino possível. Também não hà problemas de pôr em sequência as células, visto que elas chegam sempre ao lado de saída do comutador ATD, na mesma ordem que chegam ao lado de entrada.

Esta sequência é um resultado do retardo de andar central constante para uma célula transmitida através do comutador e é um factor importante.

Na realização a ser descrita, 0 tamanho de células, que entra, básico de 288 bits (32+4 octetos) é alargado até 320 bits, para dar uma capacidade de controlo de 32 bits para acti-var 0 andar comutador central para controlar 0 encaminhamento de células individuais.

Referindo agora a figura 2 dos desenhos este diagrama de blocos mostra em detalhe ligeiramente maior a disposição do andar de entrada externo, circuito DMR de entrada, 0 andar comuta dor central, 0 circuito DMR de saída e 0 andar de saída. Nesta figura 0 primeiro andar de entrada externo, numerado 0, é mostrado em 10 e 0 último andar de entrada, numarado 255, é mostra do em 10’. Apenas uma linha de saída 11 é mostrada para cada an dar de entrada, mas existem de facto, como já descrito, 16 saídas por andar de entrada com cada saída indo a um DMR diferente. Os 256 circuitos DMR 15 são assim cada um ligado a 16 dos andares de entrada e têm 16 saídas cada ligada a diferentes comutadores centrais 20. Cada comutador central tem 16 entradas e 16 saídas e cada uma das suas saídas é ligada a um circuito DMR de saída diferente 25, com os circuitos DMR 25 a serem cada um ligados a 16 andares de saída 30. A figura 3 dos desenhos mostra um andar de entrada exter 69 997 M/A/G-PT/3540 PT no 10 e um andar de saída 30 em maior detalhe.

Una corrente de dados de entrada, consistindo em células de dados sequenciais, tendo cada um cabeçalho associado, é rece_ bida em 50 com um terminal de linha adequado 51. 0 sinal recebi do é passado a um circuito de tradução de cabeçalho 52 o qual, sob o controlo de um processador adequado, traduz os cabeçalhos de células de modo a que os seus destinos possam ser determinados . A temporização dos quadros de célula é disposta de modo a que eles são afastados na saída do andar de entrada e na recepção no andar central. Isto é feito de modo a assegurar que cada comutador de andar externo tem a atenção não dividida de um andar central por um período de tempo ou janela. Os comutadores usam as suas janelas para determinar a capacidade do andar central de manter e então transmitir uma célula a um dado acesso de saída. Este afastamento pode ser melhor apreciado a partir do diagrama de temporização mostrado na figura 4 dos desenhos. Esta figura mostra as dezasseis saídas de um comutador de andar externo único do tipo mostrado na figura 3. Como descrito no funcionamento, a corrente de dados de entrada é distri_ buida célula a célula em 16 saídas, cada uma ligada a um andar DMR. Estas saídas são mostradas como 0-15 e a janela 0 significa que hà uma oportunidade para a primeira célula, na corrente de dados, de ser enviado para o comutador central 0 e assim sucessivamente. Sem o afastamento das janelas, através das quais as células podem ser transmitidas através do comutador, seria externamente dificil para o comutador funcionar.

Como já mencionado, cada célula tem uma multiplicidade de caminhos potenciais disponíveis para ela através do comutador. Contudo quando o comutador está de facto a controlar uma carga, alguns dos caminhos serão inevitavelmente ocupados por células de dados de outros andares de entrada. De modo a ser capaz de determinar um caminho através do comutador, os protoco_ los de controlo do comutador activam três perguntas a serem po£ tas ao andar central para tentar encaminhar estas células através do último. Isto pode ser melhor apreciado a partir do dia- -9- 69 997 M/A/GPT/3540 PT grama de temporização da figura 5. A parte superior desta figu ra mostra a temporização entre o andar externo (RX) e o andar central, e a parte inferior, a temporização entre o andar central e o andar de transmissão (TX). Como já mencionado o tamanho de célula interno do comutador ADT é de 320 bits e este é também o tamanho das janelas individuais mostradas na figura 4. Os 32 bits adicionados à célula de 288 bits inicial são usados, como segue, na determinação do caminho das células: os primeiros 8 bits são marcados ADI na figura 5 e representam o primeiro endereço requerido. Os 2 bits seguintes marcados AV são bits de validação de endereço. Os 8 bits seguintes (AD2) são para o segundo endereço requerido e os 8 bits subsequentes (AD3) para o terceiro endereço requerido. Os 6 bits restantes da capacidade de controlo de 32 bits extra são de reserva. A figura 5 também mostra que os primeiros 20, destes 32 bits extra, ocorrem antes de os comutadores tenham de começar a enviar para o andar central. Pode assim ser visto que a função de controlo, no andar exterior do comutador ATD, pode tentar encaminhar três células, ao mesmo tempo, para o andar central. 0 número de pergun tas disponível pode ser variado de acordo com os protocolos internos do comutador.

Assim, na realização a ser descrita, a função de controlo do comutador mantém, para cada um dos comutadores no andar de saída, os três endereços de célula diferentes de cima num circuito PIPO (primeiro a entrar, primeiro a sair) 53. Este cir cuito 53 funciona sob o controlo de um localizador de percurso e circuito de controlo 54 o qual recebe um sinal aceite de ende_ reço de um andar exterior de um comutador ATD numa linha 55. No localizador de percurso e circuito de controlo recebendo a confirmação que um endereço seleccionado está disponível, provoca que a célula apropriada seja transmitida, através de um circuito emissor de células 56, para a seguinte das 16 saídas do comutador de andar exterior para transmissão para o circuito DMR ligado àquela saída. 0 andar externo 30 tem 16 circuitos receptores de célula 60 correspondentes aos 16 circuitos emissores de células do an- -10- 69 997 M/A/GPT/3540 PT dar de entrada 10. Um circuito 61 extrai e verifica os endereços das células recebidas e controla a transmissão das células recebidas de um armazém PIPO 62 para dentro do qual elas foram alimentadas pelos circuitos de receptor para um circuito de trans missão de linha 63 para transmissão avançada. A figura 6, dos desenhos, mostra de uma forma diagramáti-ca um comutador de andar central. 0 comutador é geralmente mostrado como 100, com um dos 16 andares DMR de entrada ligado a ele em 101 e um dos 16 andares DMR de saída ao qual é ligado, mostrado como 102. 0 comutador de andar central 100 tem 16 andares receptores dos quais um é mostrado como 103. Ele também inclui um circuito 104 o qual determina se há ou não espaço para cada célula como é recebida num receptor. As células recebidas são armazenadas num armazém de células 105 com uma capacidade de 16 células, uma célula para cada um dos andares DMR de saída aos quais o comutador é ligado. As células armazenadas no armazém de células 105 são libertadas sob o controlo de um circuito 104, pa ra os apropriados dos 16 andares emissores para transmissão para os andares DMR ligados aquele comutador de andar central particu lar. 0 grau de complexidade no órgão de células para encaminhar, pode ser aumentado considerávelmente num dado exemplo. Contudo, na prática, isto pode não dar melhoramentos correspondentes no funcionamento.

Será apreciado que o funcionamento do comutador ATD, como descrito, significa que existe um retardo fixo na comutação de uma célula entre qualquer comutador de entrada e qualquer co matador de saída mesmo que cada célula tenha um potencial de 256 caminhos através do comutador completo. Estes caminhos estão ape_ nas disponíveis numa sequência de tempo e uma vez que um comutador central livre tenha sido localizado pelas perguntas já descritas, então o tempo de passagem da célula através do comutador será constante.

Na determinação do funcionamento do comutador ATD, agora descrito, a questão da prioridade é importante.

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Pode haver duas interpretações de prioridade, nomeadamen te prioridade no acesso através da rede e prioridade contra o descartar de células. Estes dois obgectivos serão agora consid£ rados separadamente. a) Prioridade de acesso, isto é equivalente a salto de fila nos circuitos PIPO de entrada e de saída 53 e 62. Devido ao pequeno tamanho provavelmente não vale a pena fazê-lo no andar de entrada. b) Prioridade contra descarte. Isto é simplesmente feito descartando primeiro células de mais baixa prioridade. A radiodifusão é uma edição muito complexa em relação a percursos ATD. Alguns comutadores ATD não podem radiodifundir de todo. Em geral é acreditado qLue há muito pouco se qualquer necessidade de radiodifundir para utilizações de telefonia normal. Este projecto de comutador pode fazer uma radiodifusão limitada pelo envio das células do andar de entrada, separadamente, para mais do que um destino.

Na realização descrita, as únicas partes do comutador que necessitam de ser externamente controladas,, é o andar exter no contendo os acessos de entrada. Este tem de traduzir as ideri tidades de circuito virtual que entra contidas nos cabeçalhos de célula para a identidade do circuito virtual de saída e núme ro de acesso. 0 número de acesso é então usado para encaminhamento informático das células, através do comutador ATD completo, para o lado de saída. Isto simplifica grandemente a função de controlo externa requerida. 0 controlo consiste no estabelecimento e manutenção de uma tabela de tradução de cabeçalho para projectar a informação de célula que entra para a informação de célula que sai e os seus endereços. Isto pode ser realizado com um processador convencional.

Como o comutador ATD funciona sincronamente, é prático duplicá-lo e deixar a verificação lateral de linha que sai para erros entre os dois planos. Existe largura de banda de reserva entre o andar central e o andar de saída, e isto pode ser usado para enviar para o andar de saída o endereço do andar de entra- 69 997 fff

M/A/G-PT/3540 PT -12- da que a célula recebeu dele e isto pode ser usado para realizar uma tradução inversa e assim verificar que a célula é espe_ rada da fonte.

Comutadores centrais com erro podem ser mascarados por controlo adequado dos comutadores externos para mascarar as entradas de comutador central para nunca dizer endereço válido.

Com funcionamento síncrono entre dois planos do comutador, pode ser realizada uma verificação de erro simples, mas não há problema em trazer um sistema de volta à sincronização devido à maneira como o dispositivo não é deterministico. Contudo tendo olhado para a maneira como controla o tráfego parecerá que a menos que o dispositivo seja muito altamente carregado, ele sincronizaria por ele próprio sem qualquer intervenção externa, de foi dado tempo suficiente. Quanto maior for a carga de tráfego, mais tempo èla durará. Isto podem ser vários milhares de células, mas na prática o tempo que isto leva será apenas alguns segundos. A razão principal para isto, será o retardo de fila no lado de saída do comutador. É sempre possível para o dispositivo ser sobrecarregado. Esta sobrecarga tem provavelmente de ter muitas células para um dado acesso de saída. Um algoritmo de descarte adequado não é para adicionar, à saída TTFO, qualquer célula que não possa ser adicionada a ele. A razão para isto é que uma célula que não pode encaixar, tem provavelmente de esp_e rar muito tempo no lado de entrada, e tem de ter uma longa esp£ ra no lado de saída, e por isso sofrerá um longo atraso.

Uo lado de entrada é possível para o PIFO 53 chegar sobrecarregado, mas menos provável, não é um caso de corte limpo atirar fora qualquer das células, mas dada a simplicidade, é su gerido que a célula à cabeça da fila seja descartada. Isto tenderá a descartar células que são destinadas a acessos de saída congestionados e dá a novas células as quais não tem congestionamento de saída, uma oportunidade de serem comutadas. Modelos mostraram que o tamanho desta fila nunca é muito grande, (o tamanho máximo conseguido sob tráfego aleatório a 100$ de carga ... /r

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M/A/GPT/35 40 PT -13- foi apenas 5)· Portanto uma fila ligeiramente maior pode ser usada, e o caso simples pode ser usado.

Existe um. número de maneiras nas quais comutadores mai£ res podem ser feitos, por exemplo, fazendo o elemento comutador maior e maís rápido, ou usando comutadores de andar múltiplo, 0 comutador de 256 acessos agora descrito pode ser expan dido de três maneiras principais: a) fazendo funcionar o dispositivo a um múltiplo da velo_ cidade de dados, e tendo dois acessos por andar externo; isto pode ser conseguido tendo tantos pinos quantos os necessários à velocidade de dados corrente;

To) tendo duas vezes mais ligações para cada andar externo, e tendo dois acessos por andar externo e duas vezes mais an dares centrais; c) usando um ciclo multiquadro mais longo, para ter mais comutadores por andar.

Uma combinação deles é possível dando origem, a um alto grau de liberdade em rendimento e compensações de tamanho. 0 comutador básico, pode ser usado numa realização de multi-andar. Um comutador de dois andares 20 dos comutadores ATD, como descrito aqui antes, seria suficiente para um disposi tivo de 2000 acessos, estabelecendo que o tráfego não é muito imbalançando. Um comutador de três andares pode fornecer um comutador de 32000 acessos. Para manter a integridade de sequências de células variável não pode ser usado encaminhamento entre os andares. Para reduzir a variação de fase de retardo devida ao bloqueio, terá de existir um maior fornecimento de capa cidade, entre andares do que na entrada do comutador. A realização descrita tem um certo número de vantagens.

Primeiro, o projecto do comutador ATI) é síncrono, permitindo assim dois planos para serem percorridos em duplo sincronismo para verificação de erros. 0 comutador comuta dados a uma velocidade mais baixa do que aquela que recebe pelo espalhamento dos dados em muitos andares centrais. -14- 69 997

ϊ^/£ΡΤ/354θ PT 0 controlo é apenas necessário na parte recebida do comutador, as células são então encaminhadas automaticamente, com caminhos centrais múltiplos. 0 comutador ATI) é assim encaminhado automaticamente.

Além disso o comutador tem ambos o encaminhamento de células variável e a integridade de sequência de célula. Esta é uma combinação pouco usual, mas é altamente desejável. 0 comutador ATD não necessita de muito alta tecnologia para o fazer funcionar podendo ser feito com a tecnologia actu-al.

Outra vantagem é que no comutador ATD descrito, o retar do em células é construído a partir de três elementos, um retar do PIXO dependendo dos números de acesso.(0 a 256 s), um retar do de contenção de saída ATD puro (0 a 105 s, todos os comutadores ATD têm isto) e um retardo de entrada muito pequeno (0 a 10 s). A maioria dos comutadores têm muitos andares mostrando cada um o retardo de contenção de saída ATD.

Pinalmente o comutador é potencialmente capaz de comutar tráfego síncrono não ATD. E possível um modo de funcionamento misturado.

Claims

69 997K/A/GPT/3540 PT -15- REIVINDICAÇÕES

1 - Comutador de divisor de tempo assíncrono (ATD) para tratamento de um grande número de correntes de dados em série assíncronos tendo células de dados sequenciais, compreendendo o comutador ATD uma pluralidade de acessos de entrada, cada um capaz de receber uma corrente de dados, e um grande número de acessos de saída cada um capaz de transmitir uma corrente de dados, e earaeterizado por o comutador ATD incluir um andar cen trai (20) fornecendo uma multiplicidade de percursos por meio dos «quais cada célula de dados recebida pode alcançar o seu acesso de saída requerido, fornecendo o andar central tanto c£ mutação síncrona, entre os acessos de entrada e saída como um retardo fixo, para «qualquer dos percursos possíveis pelos «quais uma dada célula de entrada pode passar através do comutador ATD de um acesso de entrada para um acesso de saída.
2 - Comutador de acordo com a reivindicação 1, e carae-terizado adicionalmente por compreender uma pluralidade de ace£ sos de entrada (10) cada um capaz de receber uma das ditas correntes de dados e distribuindo as células daquela corrente por R saídas, onde N é um inteiro, sendo cada saída de um acesso de entrada ligada a um circuito DM (15) como anteriormente defini, do, tendo cada circuito DM (15) N entradas e E saídas sendo cada saída de cada circuito DM (15) ligada a um de uma plurali dade de comutadores de andar central (20), de tal modo que cada acesso de entrada tem acesso a todos os comutadores de andar central (20) nua período de ciclo de comutador definido por um tempo de ciclo dos circuitos DM (15)» e por os comutadores cen trais (20) serem ligados a uma pluralidade de acessos de saída (30), pelo que o comutador tem tanto o encaminhamento de célula viável como a integridade de sequência de célula.
3 - Comutador de acordo com a reivindicação 2 caracteri-zado adicionalmente por cada comutador central (20) ter E saídas, cada uma delas ligada a um circuito individual de um conjunto de circuitos DM de saída (25) semelhante aos circuitos DM de entrada (15), tendo cada circuito DM de saída (25) uma

69 997 K/A/GPT/3540 PT -16- das suas N saídas ligada a um acesso de saída (30).
4 - Comutador de acordo com a reivindicação 3, caracte-rizado por cada acesso de saída (30) ter N saídas.
5 - Comutador de acordo com qualquer das reivindicações anteriores e caracterizado por a velocidade de transmissão de dados, dentro do comutador ATD ser mais lenta do que a das cor rentes de dados de entrada e saída.
6 - Comutador de acordo com a reivindicação 1, caracterizado por ser capaz de comutar dados a uma velocidade mais bai_ xa do que ele recebe os dados por espalhamento dos dados sobre um grande número de andares centrais.
7 - Comutador de acordo com a reivindicação 1, e caracterizado por o comutador ter encaminhamento automático, sendo o controlo apenas necessário na parte recebida do comutador a qual compreende o grande número de acessos de entrada.
8 - Comutador de acordo com qualquer das reivindicações anteriores,caracterizado por serem fornecidos meios para temporizar os quadros de célula para que em cada andar de entrada os quadros de célula são afastados na saída do andar de entrada e na recepção no andar central.
9 - Comutador de acordo com qualquer das reivindicações anteriores, caracterizado por o comutador incorporar uma função de controlo incluindo um circuito primeiro a entrar, primeiro a sair para conservar, para cada um dos comutadores no andar de saída, uma gama de endereços de célula diferentes para os quais uma célula pode ser transmitida.
10 - Comutador de acordo com a reivindicação 9» e cara£ terizado por a função de controlo incluir um localizador de percurso e funcionamento de circuito de controlo, para controlar o dito circuito primeiro a entrar, primeiro a sair e em coja formação que um endereço seleccionado está disponível, originan do que a célula apropriada seja transmitida através de um circuito emissor de células. 69 997 M/A/GPT/3540 PT -17- LisLoa, 2õ. CUT. Por GEC PLESSEY TELECOMMUFICATIONS LIMITED - O AGENTE OPICIAL -