JPH02135837A - 非同期時分割スイッチ - Google Patents

非同期時分割スイッチ

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JPH02135837A
JPH02135837A JP1268851A JP26885189A JPH02135837A JP H02135837 A JPH02135837 A JP H02135837A JP 1268851 A JP1268851 A JP 1268851A JP 26885189 A JP26885189 A JP 26885189A JP H02135837 A JPH02135837 A JP H02135837A
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atd
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cell
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JP1268851A
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Richard J Proctor
リチャード　ジョン　プロクター
Thomas S Maddern
トーマス　スレイド　マダン
Alexander S Philip
アレクサンダー　シュロウダー　フィリィプ
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Plessey Telecommunications Ltd
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GEC PLESSEY TELECOMMUN Ltd
Plessey Telecommunications Ltd
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  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は非同期時分割スイッチとして既知であるものに
関する。以下で、そのようなスイッチはＡＴＤスイッチ
と称される。
ディジタルデータ伝送方式において、ＡＴＤスイッチは
多重化データストリームを受信し、かつ着信するデータ
ストリームを必要な出力ポートに分配するのに利用され
る。
本発明は特に、しかし独占的にではなく、パケット交換
を実行するＡＴＤスイッチに関する。
口、従来の技術 パケット交換方式において、着信する各データストリー
ムはセルとして既知の１連のものから成ってお勺、例え
ば、各セルは５２バイトのデータおよび、セルのあて先
がそれから決定され得る制御データを含むヘッダから成
っている。
３２バイトセルに対して、ヘッダは代表的に４バイト長
になるであろう。しかし、セルの長さもまたはヘッダの
長さもＡＴＤスイッチの動作にとって基本的に重要では
ない。
ディジタル伝送方式によって処理され得るデータ伝送速
度およびゲイジタルトラフィック櫨は連続的に増加する
ので、データストリーム交換問題は、ますます複雑にな
る。
ハ６作用 本発明は相当数の入力データストリームを処理すること
ができて、しかも現在利用できる技術全利用するＡＴＤ
スイッチを提供することに関する。
従って、１様相によれば、本発明は、順次データセルを
有する複数の非同期直列データストリームを処理する非
同期時分割（ＡＴＤ　）スイッチにあシ、このＡＴＤス
イッチは各々がデータストリームを受信することができ
る複数の入力ポート、および各々がデータストリームを
送信することができる複数の出力ポートを備えており、
そしてＡＴＤスイッチには、受信された各データセルが
それによってその必要な出力ポートに到着できる多数の
経路を与える中央段が含まれておシ、この中央段は入力
ポートと出力ポート間の同期スイッチングおよび、所定
の入力セルが入力ポートから出力？−トヘＡＴＤスイッ
チ全通過することのできるいずれの可能な経路に対して
の固定遅延の両者全島えている。
第２の様相によれば、本発明は、第１周波数における層
成データセルを有する複数の非同期直列データストリー
ムを処理するＡＴＤスイッチにあり、このＡＴＤスイッ
チは、各々がデータストリームを受信することができる
複数の入力ポートを備え、そしてそのストリームのセル
を、各々が以下で明示するように個別のＤＭＲ回路に接
続しているＮ個の出力、但しＮは整数、を介して分配し
ており、このＤＭＲ回路ｆｌＮ個の入力とＮ個の出力を
、有し、そして各ＤＭＲ回路の各出力は複数の中央段ス
イッチの１つに、各入力ポートがＤＭＲ回路のサイクル
時間によって決められたスイッチサイクル期間にわ几っ
てすべての中央段スイッチにアクセスするように接続し
ておυ、そして中央スイッチは複数の出力ポートに接続
している。
基本的には、ＤＭＲは多重分離−混合一再多重化を表わ
し、そしてＤＭＲ回路は、Ｎ個の入力と、Ｎ個の時間区
間と、Ｎ個の出力を有し、かつ各入力が時間の１／Ｎの
間各出力に行くように循環的に動作する固定空間スイッ
チング装置である。
ＤＭＲ段は直列ストリームに対する半空間スイッチング
機能を持っているので、それらはスイッチング時間に何
の遅延も加えることはない。
同数の入力ポート、ＤＭＲ回路、中央スイッチおよび出
力ポートが設けられていることが望ましい。
発明の別の特徴によれば、各中央スイッチは、入力ＤＭ
Ｒ回路と同様な１組の出力ＤＭＲ回路の何個の１つに各
々が接続したＮ個の出力を有し、そして各出力ＤＭＲ回
路はそのＮ個の出力のうちの１つを出力ポートに接続さ
れておシ、各出力ポートはＮ個の入力を有している。
発明のなお別の特徴によれば、ＡＴＤスイッチ内のデー
タ伝送速度は着信するおよび発信するデータストリーム
のそれより低速である。
二、実施例 次に、本発明がより容易に理解されるために、添付の図
面を参照して実施態様について説明する。
先ず第１図では、本発明に従って構成されたＡＴＤスイ
ッチの単一人力ポートおよび関連スイッチＩＱｔ−示す
。このボー）１０は１組の中央スイッチ２０に、内いで
出力ポート３０に接続可能である。この人カポ−）１１
１組の同様な入力ポートの一部である。各入力ポートは
データストリームを受信するが、このデータストリーム
は、セルのあて先がそこから導出され得るヘッダを各セ
ルが有している、１連のマルチバイトセルから成る。セ
ルおよびそのヘッダが入力ポートによって受信される場
合、そのポートに関連するスイッチは多くの出力にわ念
ってｊ＠次にセルを分配する。各入カポ−）１０の各出
力は、以下でＤＭＲ回路と称されるものに接続される。
これらの回路はこの図には示されていない。
次に、入力ＤＭＲ回路の各々は、そのＮ個の出力２、Ａ
ＴＤスイッチの中央段を形成する同数の別々の中央スイ
ッチ２０に接続されている。各中央スイッチは各外部ス
イッチと同数の入力を有し、セしてＤＭＲ，回路は出力
を有している。それはま次、同数の出力を有し、その各
々は入力ＤＭＲ回路と同様なりＭ几回路に接続している
。実際に、出力ＤＭ几回路はそれぞれＪ＠　Ｋ　Ｎ個の
出力スイッチおよび関連ポートに接続しているので、完
全なＡＴＤスイッチは中央段２０に関して対称であるの
は効果的である。
説明中のフォーマットにおいて、同数の入力スイッチと
、入力ＤＭＲ回路と、中央スイッチと、出力ＤＭＲ回路
と、および出力スイッチが設けられている。従って、説
明中の種類の対称ＡＴＤにおいては、Ｘ人力スイッチと
、Ｘ中央スイッチと、２ＸＤＭ几回路と、Ｘ出力スイッ
チとがあり、ＸはＮの整数倍数となっている。
この対称配置の結果、各入力ポート１０は、完全ＡＴＤ
スイッチの内部パラメータに依存スる期間すなわちウィ
ンドウの間、すべての中央スイッチ２０にアクセスする
。その上、入力ポートに到着するどのセルに対しても、
スイッチ會わ九ってその目的出力ポートへ向かうＮ個の
経路が可能である。
本実施態様において、Ｎ−１６の場合、２５６人カポー
トおよび２５６出力ポートがある。着信するデータスト
リームは１５５Ｍビットであシ、そしてスイッチの内部
回路は、ＤＭＲ段および中央スイッチが低速２０Ｍビッ
トで運転するようになっている。ＤＭＲ段は１６の単位
サイクルを有するので、これによって１６の内部フレー
ムサイクルを与え、従って１６内部フレームサイクルご
とに、２５６の入力ポート１０の各々は、着信データス
トリームの単一セルを通すに足る期間にわたって、２５
６の中央スイッチの各々に接続される。各セルは３２バ
イト長であ夛、そして４バイト長の関連ヘッダを有する
。
中央スイッチ２０はそれぞれ１６出力を有し、それらは
１６の個別ＤＭＲ出力回路に接続している。これらの出
力ＤＭＲ回路は入力ＤＭＲ回路と構造および動作が同一
であり、そして各ＤＭＲ出力回路は１６の出力ポート３
０に接続している。
従って、入力ポートにおけるどのデータストリーム入力
のどのセルでも、その可能なあて先に向かう２５６の経
路を持つことが可能である。また、セルが入力側に到着
したと同じ順序で、常にＡＴＤスイッチの出力側に到着
するので、セルを順序づけする問題はない。この順序づ
けはスイッチをわたって伝送され九セルに対する一定の
中央膜遅延の１つの結果であシ、かつ重要な１要因であ
る。
説明中の実施態様において、２８８ビツト（３２＋４オ
クテツト）の基本着信セルサイダハ３２０ビツトまで拡
張されて３２ビツト制御性能を４え、中央スイッチング
段が個々のセルの経路割当てを処理できるようにする。
次に第２図では、このブロック図は外部入力段、入力Ｄ
ＭＲ回路、中央スイッチング段、出力ＤＭＲ回路および
出力段の配［全幾分詳細に示す。
この図では、０の番号を付された最初の外部入力段は１
０で示され、セして２５５の番号を付された最後の入力
段は１０′で示される。各入力段に対して１つだけの出
力線１１が示されているが、実際にはすでに述べたよう
に、１人力段ごとに１６の出力があり、その各々は別々
のＤＭ几に向かう、２５６のＤＭＲ回路１５はこのよう
に１それぞれ１６の入力段に接続し、そしてそれぞれが
別々の中央スイッチ２０に接続した１６の出力を有して
いる。各中央スイッチは１６の入力と１６の出力を有し
、そしてその出力の各々は別々の出力ＤＭＲ回路２５に
接続しており、そしてＤＭＲ回路２５の各々は次いで１
６の出力段３０に接続する。
第３図は外部入力段１０および出力段５０１ｒより詳細
に示す。
各々が関連ヘッダを有する順次データセルから成る入力
データストリームは、適切な回線終端５１を有する５０
で受信される。この受信信号はヘッダ変換回路５２に送
信され、この回路は適切な処理装置の制御によりセルヘ
ツダを変換するので、そのあて先を決定することができ
る。
セルフレームのタイミングは、それらが入力段の出力お
よび中央段の受信の両方においてスタッガされるように
配置される。これは、各外部段スイッチが、ある時間期
間すなわちウィンドウの間、中央段に集中して注目して
いることを確認するために行なわれる。スイッチはその
ウィンドウを利用して中央段の性能を判断し、セルを保
持し、次いでそれを所定の出力ポートへ送信する。この
スタッガリングに、第４図に示されたタイミング図から
最もよく理解することができる。この図は、第５図に示
された種類の単一外部段スイッチの１６の出力を示して
いる。
前述のように、動作中、入力データストリームは、各々
がＤＭＲ段に接続している１６出力にわたって１セルづ
つ分配される。これらの出力は０〜１５で示されておシ
、ウィンドウ０は、データストリームにおける最初のセ
ルは中央スイッチ０に送信される機会があることを意味
し、以下同様に続く。セルがそれを介してスイッチをわ
たって送信され得るそのウィンドウがスタッガされてい
なければ、スイッチが動作するのは極めて困難になるで
あろう。
すでに述べたように、各セルはスイッチ’ｔわたってそ
れが利用できる可能性のある多くの経路を有している。
しかし、スイッチが実際に負荷を取扱う場合、幾つかの
経路は他の入力段からのデータセルによって占有される
ことは避けられないであろう。スイッチを通る経路を決
定することができるためには、スイッチの制御プロトコ
ルは３つの質問が中央段に送られて、スイッチをわたっ
てこれらのセルの経路割当てをしようとすることができ
る。これは第５図のタイミング図から最もよく理解する
ことができる。
この図の上の部分は外部段（几Ｘ）と中央段間のタイミ
ングを、そして下の部分は中央段と送信段（ＴＸ）間の
タイミングを示す。すでに述べたように、ＡＤＴスイッ
チの内部セルサイダハ３２０ビツトであシ、そしてこれ
はまた、第４図に示された個々のウィンドウのサイズと
なっている。
最初の２８８ビツトセルに加算され念５２ビットは、下
記のように、セル経路の判定に利用される。最初の８ビ
ツトは第５図ではＡＤＩと称されて、最初の要求アドレ
スを表わす。ＡＶと称される次の２ビツトはアドレス確
認ビットである。
次の８ピツ）（ＡＤ２）は第２の要求アドレスに対する
ものであシ、そしてその次の８ビツト（ＡＤ３）は第３
の要求アドレスに対するものである。特別Ｓ２ビツト制
御性能のうちの残）の６ビツトは予備である。第５図Ｆ
ｉまた、これら５２特別ビツトの最初の２０ビツトが発
生し九後で、スイッチが中央段に送信を開始しなければ
ならないことを示している。従って、ＡＤＴスイッチの
外部段における制御機能は３セルｔ−−度に中央段へ経
路割当てしようとすることができるとわかる。利用でき
る質問の数はスイッチの内部プロトコルに従って変化す
ることができる。
従って、説明中の実施態様では、スイッチの制御機能は
、出力段におけるスイッチの各々に対して、先頭の３つ
の異なるセルアドレスをＦＩＦＯ（先入れ、先出し）回
路５３に保持する。
この回路５５は、線５５上のＡＤＴスイッチの外部段か
らのアドレス受入れ信号を受信する経路発見ならびに制
御回路５４の制御を受けて動作する。経路発見ならびに
制御回路が、選択されたアドレスは使用可能であるとい
う確認を得ると、それは適切なセルと、セル送出回路５
６を介して、外部段スイッチの１６出力のうちの次のも
のに伝送させ、そしてその出力に接続し九ＤＭ几回路に
伝送される。
外部段３０は、入力段１０の１６セル送出回路に対応す
る１６セル受信回路６０ｔ−有している。回路６１は受
信したセルのアドレスｔ−１出し、かつチエツクし、そ
して受信回路によってセルが供給されたＦＩＦＯ記憶装
置６２から回線伝送回路６５への受信セルの伝送を制御
し、前方へ伝送される。
第６図は中央段スイッチを線図で示す。スイッチは１０
０で示されておシ、それに接続した１６人入力ＭＲ段の
１つハ１０１で、そしてそれが接続している１６出力Ｄ
ＭＲ段の１つハ１０２で示される。中央段スイッチ１０
０は１６受信器段を有し、その１つは１０３で示される
。それはまた、各セルが受信器において受信される際に
セルのための空間があるかどうかを判定する回路１０４
を含んでいる。受信され次セルはセル記憶装置１０５に
記憶されるが、それは中央スイッチが接続している出力
ＤＭＲ段の各々に対して１セルの、１６セルの容量を有
する。セル記憶装置１０５に記憶されたセルは、回路１
０４の制御を受けて、１６送出段の適切な１つに解放さ
れて、その特定中央段スイッチに接続したＤＭＲ段に伝
送される。
セルを経路割当てする装置の複雑性の程度は与えられた
実施例よりもかなシ増加することができる。しかし実際
に、これによって動作において付随的に改善することは
あシ得ないであろうＯ 上述のようにＡＴＤスイッチの動作から、各セルがスイ
ッチ全体をわたる２５６の経路を有する可能性があって
も、いずれの入力スイッチといずれの出力スイッチ間で
のセルのスイッチングにおいて固定遅延のあることが理
解されるであろう。これらの経路は時間合わせしたシー
ケンスにおいてのみ利用可能であシ、−旦、自由中央ス
イッチが前述の間合わせＫよって位置ぎめされる場合に
は、スイッチをわたるセルの通過時間は一定になるであ
ろう。
今、述べたＡＴＤスイッチの動作を決定する際に、優先
順位の質問は重要である。
優先順位には２つの解釈、すなわちネットワークを横断
するアクセスの優先順位とセル放棄に対する優先順位と
がある。次に、これらの２つの目的について別々に考察
する。
イ）アクセスの優先順位、これは入力ＦＩＦＯと出力Ｆ
ＩＦＯ回路５５と６２において待ち行列飛越しすること
に等しい。小さいサイズのために、それは入力段におい
て行なう価値はないであろう。
口）放棄に対する優先順位。これは低い方の優先順位の
セルを最初に放棄することによって簡単に行なわれる。
ＡＴＤ通路に関しては、放送は非常に複雑な発信である
。幾つかのＡＴＤスイッチは全く放送することはできな
い。一般に、普通の電話用に放送をする必要はあったと
しても非常に少ないと考えられている。スイッチのこの
設計は、入力段から別々に２つ以上のあて先にセルを送
出することによって限られ念放送を行なうことができる
。
説明した実施態様において、外部制御を必要とするスイ
ッチの唯一の部品は入力ポートを含む外部段である。こ
れは、セルヘッダに含すれる着信仮想回線独自性を発信
仮想回線独自性およびポート番号に変換しなければなら
ない。次いで、ポート番号は、全ＡＴＤスイッチをわた
ってセル會出力側へ、自ら経路割当てするのに利用され
る。これによって、必要とされる外部制御機能を太いに
単純化している。必要な制御は、着信セル情報を発信セ
ル情報およびそのアドレスにマツプするためのヘッダ変
換表を確立し、保持することから成る。これは通常の処
理装置によって実行することができる。
ＡＴＤスイッチは同期的に動作するので、それを複写し
、そして２千面間のＩｌ！ルに対して発信線側にチエツ
クさせることが実用的である。中央段と出力股間には余
分の帯域幅があシ、これを利用してセルがそこから受信
された入力段のアドレスを出力段に送信することができ
る、そしてこれは逆変換を実行し、従ってセルがそのソ
ースから期待されているかをチエツクするのに利用する
ことができる。
故障した中央スイッチは外部スイッチの適切な制御によ
ってマスクされて中央スイッチからの入力をマスクする
ことができて、アドレスを妥当であるとすることはない
。
スイッチの２つの面の間に同期動作があるので、簡単な
誤シ検査が実行され得るが、システムが確定的でない方
法のために、システムヲ同期に戻すという問題がある。
トラフィックを処理する方法を見ると、システムが非常
に強く負荷されることがなければ、それが十分長く与え
られる場合に、どんな外部の介入もなくそれはそれ自体
と同期し九であろうと思われる。トラヒック負荷が大き
ければ大きいだけ、時間はより長くかかるであろう。こ
れは数千セルであることができるが、実際にはこれの要
する時間はほんの数秒であろう。
この主な理由は、スイッチの出力側における待ち行列遅
延であろう。システムが過負荷になることは常にあシ得
る。この過負荷は与えられ次出力ポートに対してセルが
多すぎるということになりそうである。適切な放棄アル
ゴリズムは、出力ＦＩＦＯに対して、それに加えること
のできないどんなセルをも加えないことである。
この理由は、適合できないセルは入力側において長時間
待ったであろうし、そして出力側において長く待つこと
になるであろうし、従って長い遅延を経験することにな
るであろう。
入力側において、ＦＩＦＯｓ３は過負荷になることはあ
シ得るが、セルのどれかを放棄するための明確な事例が
ないことはあシそうもないであろう、しかし、単純にす
るために、待ち行列の先頭におけるセルが放棄されると
仮定される。
このことは、混雑した出力ポートに宛てられ九セルを放
棄し、そして出力混雑のない新規セルに、スイッチされ
る機会を４える傾向があるだろう。モデリングでは、こ
の待ち行列のサイズは決して非常に大きくならないこと
を示した（１００％負荷における任意トラヒックの下で
達した最大サイズは僅かに５であった）。従って、やや
長めの待ち行列を利用することができて、単純な事例を
利用することができる。
例えば、スイッチング素子をよＱ大きく、かつより急速
にすることによって、あるいは多段スイッチを利用する
ことによって、より大型のスイッチを製作することがで
きる多くの方法がある。
上述の２５６ポートスイツチは、３つの主な方法で拡張
することができる。
イ）データ速度の倍数でシステムを運転し、そして１外
部段あ几シ２つのポートを有する。
これは現在のデータ速度におけると同数のビンを有する
ことによって達成することができる。
口）各外部段に２倍の接続を有し、そして１外部段あた
シ２つのポートおよび２倍の中央段を有する。
ハ）１段あたシもつと多くのスイッチを持つために、も
つと長いマルチフレームサイクルを利用する。
これらを組合わせること罠よって、性能およびサイズの
取決めにおいて高自由度を生じさせることができる。
基本スイッチは多段構造において使用することができる
。前述のよりなＡＴＤスイッチの２段スイッチ２０は、
トラヒックが余υ不安定でなければ、２０００ポートシ
ステムに対しても十分であろう。３段スイッチであれば
３２０００ポートスイツチを備えることができるであろ
う。セルシーケンス一致を保持するために、段間で可変
経路割当てを利用することはできないであろう。ブロッ
ク化による遅延ジッタを低減する九めには、スイッチへ
の入力におけるよりも段間において、より大きい容量を
準備しなくてはならないであろう。
説明してきた実施態様には多くの利点がある。
第一に、ＡＴＤスイッチの設計が同期性であシ、従って
２つの平面全二重同期で運転して故障をチエツクするこ
とができる。スイッチは多くの中央段にわたってデータ
を分散することによって、受信する速度より低い速度で
データをスイッチする。
スイッチの受信部分において制御が必要とされるだけで
あシ、次いでセルは多くの中央経路を有する、自己経路
割当てを行なう。従ってＡＴＤスイッチは自己経路割当
てを行なう。
さらに、スイッチは可変セル経路割当ておよびセルシー
ケンス一致の両方を有する。これは非常に珍らしい組合
わせであるが、非常に望ましいものである。
ＡＴＤスイッチはそれを作動させるための非常に高度の
技術を要しないで、今日の技術で製造することができる
。
その他の利点としては、上述のＡＴＤスイッチにおいて
、セル上の遅延は３つの要素から形成されることがらシ
、すなわち、ポート数による固定遅延（０〜２５６μＳ
）、純ＡＴＤ出力コンテンション（回線争奪）遅延（０
〜１０５μＳ　すべてのＡＴＤスイッチにはこの遅延が
ある）、および非常に小さい入力遅延（０〜１０μＳ）
である。
多くのスイッチは、各々がＡＴＤ出力コンテンション遅
延を示す多くの段を有している。
最後に、このスイッチはＡＴＤでない、同期トラヒック
を交換することができる可能性がある。
動作の混合モードが可能である。
【図面の簡単な説明】
第１図は本発明によるＡＴＤの実施態様の略図、第２図
は本発明による非常に簡略化し＆　ＡＴＤスイッチを示
すブロック図、 第３図はスイッチの受信および送信外部段のブロック図
、 第４図はＡＴＤスイッチの動作のタイミングシ−ケンス
を示すタイミング図、 第５図はスイッチ内における経路割当てデータがいかに
して得られるかを示すタイミング図、および 第６図は制御段のブロック図である。 図中、１０ｔ’；１ＡＴＤスイツチの入力段、２０は中
央段、そして３０は出力段をそれぞれ示す。 特許出願人　　ジ−イージー　ブレツシーテレコミュニ
ケイションズ リミテッド ”　Ｉ”Ｊ”）７ｐｕＦ ／：′／々、１

Claims (10)

    【特許請求の範囲】
  1. （１）順次データセルを有する複数の非同期順次データ
    ストリームを処理する非同期時分割（ＡＴＤ）スイッチ
    であつて、各々がデータストリームを受信することがで
    きる複数の入力ポートと、各各がデータストリームを送
    信することができる複数の出力ポートとから成るこのＡ
    ＴＤスイッチには、受信した各データセルがそれによつ
    て必要な出力ポートに到達できる多数の経路を与える中
    央段（２０）、そしてこの中央段は入力ポートと出力ポ
    ート間の同期スイッチング、および所定の入力セルが入
    力ポートから出力ポートへＡＴＤスイッチを通過するこ
    とができるいずれの可能な経路に対しての固定遅延の両
    者を与える、前記中央段（２０）が含まれることを特徴
    とする前記ＡＴＤスイッチ。
  2. （２）請求項（１）記載のスイッチであつてなおそれは
    、各々が前記データストリームの個々のものを受信し、
    かつ前記ストリームのセルをＮ個の出力、但しＮは整数
    、に分配することができる複数の入力ポート（１０）を
    備えており、入力ポートの各出力はＤＭＲ回路（１５）
    に接続し、各ＤＭＲ回路（１５）はＮ個の入力とＮ個の
    出力を有し、各ＤＭＲ回路（１５）の各出力は、各入力
    ポートがＤＭＲ回路（１５）のサイクル時間によつて定
    められたスイッチサイクル期間にわたつてすべての中央
    段スイッチ（２０）にアクセスするように、複数の中央
    段スイッチ（２０）の１つに接続しており、そして中央
    スイッチ（２０）はそれによつてスイッチが可変セル経
    路割当ておよびセルシーケンス一致の両者を有する複数
    の出力ポート（３０）に接続していることを特徴とする
    前記ＡＴＤスイッチ。
  3. （３）請求項（２）記載のスイッチであつてなお、各中
    央スイッチ（２０）は各々が入力ＤＭＲ回路（１５）と
    同様な１組の出力ＤＭＲ回路（２５）の個々の１つに接
    続したＮ個の出力を有し、各出力ＤＭＲ回路（２５）は
    そのＮ個の出力の１つを出力ポート（３０）に接続され
    ていることを特徴とする前記ＡＴＤスイッチ。
  4. （４）請求項（３）記載のスイッチであつて、各出力ポ
    ート（３０）はＮ個の出力を有していることを特徴とす
    る前記ＡＴＤスイッチ。
  5. （５）前記請求項のいずれか１項記載のスイッチであつ
    て、ＡＴＤスイッチ内のデータ伝送速度は着信および発
    信データストリームのそれより低速であることを特徴と
    する前記ＡＴＤスイッチ。
  6. （６）請求項（１）記載のスイッチであつて、それは複
    数の中央段にわたつてデータを分散することによつて、
    データを受信する速度より低速でデータを交換できるこ
    とを特徴とする前記ＡＴＤスイッチ。
  7. （７）請求項（１）記載のスイッチであつて、このスイ
    ッチは自己経路割当てを行ない、複数の入力ポートを備
    えるスイッチの受信部においてのみ制御が必要とされる
    ことを特徴とする前記ＡＴＤスイッチ。
  8. （８）前記請求項のいずれか１項記載のスイッチであつ
    て、各入力段では、入力段からの出力および中央段にお
    ける受信においてセルフレームがスタッガされるように
    セルフレームにタイミングを与える手段が備えられてい
    ることを特徴とする前記ＡＴＤスイッチ。
  9. （９）前記請求項のいずれか１項記載のスイッチであつ
    て、このスイッチは、出力段におけるスイッチの各々に
    対して、セルが伝送され得る一連の異なるセルアドレス
    を保持する先入れ、先出し回路を含む制御機能を組入れ
    ていることを特徴とする前記ＡＴＤスイッチ。
  10. （１０）請求項（９）記載のスイッチであつて、この制
    御機能には前記先入れ、先出し回路を制御し、そして選
    択されたアドレスが利用できることを確認すると適切な
    セルをセル送出回路を介して伝送させる経路発見ならび
    に制御動作が含まれることを特徴とする前記ＡＴＤスイ
    ッチ。
JP1268851A 1988-10-25 1989-10-16 非同期時分割スイッチ Pending JPH02135837A (ja)

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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2649269B1 (fr) * 1989-06-30 1991-12-20 Lespagnol Albert Systemes complementaires de communication en mode sans-connexion pour reseau temporel asynchrone
AU630728B2 (en) * 1989-08-09 1992-11-05 Alcatel N.V. Switching network for an atm system
US5670111A (en) 1990-01-10 1997-09-23 Rochester Medical Corporation Method of shaping structures with an overcoat layer including female urinary catheter
GB9011743D0 (en) * 1990-05-25 1990-07-18 Plessey Telecomm Data element switch
DE4027611A1 (de) * 1990-08-31 1992-03-05 Philips Patentverwaltung Koppelfeld fuer ein asynchrones zeitvielfachuebermittlungssystem
EP0512141A1 (de) * 1991-05-07 1992-11-11 Siemens Aktiengesellschaft Verfahren zur Vermittlung von ATM-Nachrichtenzellenströmen hoher Bitrate über eine Vermittlungseinrichtung niedrigerer Bitrate
EP0593609A1 (en) * 1991-07-01 1994-04-27 Telstra Corporation Limited High speed switching architecture
US5528406A (en) * 1991-08-02 1996-06-18 Gpt Limited Telecommunications switching device
GB2258582B (en) * 1991-08-02 1995-03-29 Plessey Telecomm An ATM switching arrangement
US5544168A (en) * 1991-08-02 1996-08-06 Gpt Limited ATM switching arrangement
GB2258581B (en) * 1991-08-02 1995-03-29 Plessey Telecomm An ATM switching arrangement
GB2258360B (en) * 1991-08-02 1995-05-10 Plessey Telecomm Telecommunications switching device
US5703879A (en) * 1991-08-02 1997-12-30 Gpt Limited ATM switching arrangement
GB2258366B (en) 1991-08-02 1995-03-29 Plessey Telecomm An ATM switching arrangement
GB9200267D0 (en) * 1992-01-08 1992-02-26 Plessey Telecomm Stm switching arrangement
DE4221188C2 (de) * 1992-06-27 1997-09-11 Sel Alcatel Ag Vermittlungsstelle
SE515274C2 (sv) * 1992-11-09 2001-07-09 Ericsson Telefon Ab L M Paketväljare för telekommunikationsanläggning
US5608651A (en) * 1995-01-31 1997-03-04 Intel Corporation Method and apparatus for scheduling and mixing media in a multi-media environment
US5689500A (en) * 1996-01-16 1997-11-18 Lucent Technologies, Inc. Multistage network having multicast routing congestion feedback
US5894481A (en) * 1996-09-11 1999-04-13 Mcdata Corporation Fiber channel switch employing distributed queuing
US6031842A (en) * 1996-09-11 2000-02-29 Mcdata Corporation Low latency shared memory switch architecture
DE69839874D1 (de) * 1997-09-16 2008-09-25 Nippon Telegraph & Telephone Verfahren und vorrichtung zur datenübertragung, rähmenübertragungsverfahren, mobiles kommunikationsverfahren, system und vermittlung
US6876678B1 (en) 1999-02-04 2005-04-05 Cisco Technology, Inc. Time division multiplexing method and apparatus for asynchronous data stream
US7646782B1 (en) * 2001-07-30 2010-01-12 Primrose Donald R Data link/physical layer packet buffering and flushing
GB2402026B (en) 2003-05-20 2005-07-13 Micron Technology Inc System and method for balancing capactively coupled signal lines
ITMI20031309A1 (it) * 2003-06-26 2004-12-27 Marconi Comm Spa Rete di commutazione.
GB2405215B (en) 2003-08-21 2005-09-28 Micron Technology Inc System and method for testing devices utilizing capacitively coupled signalling
GB2407207B (en) 2003-10-13 2006-06-07 Micron Technology Inc Structure and method for forming a capacitively coupled chip-to-chip signalling interface
CN1655487B (zh) * 2005-02-25 2010-09-08 西安邮电学院 高速异步时分交换电路
US8864730B2 (en) 2005-04-12 2014-10-21 Rochester Medical Corporation Silicone rubber male external catheter with absorbent and adhesive
US20090259089A1 (en) * 2008-04-10 2009-10-15 Daniel Gelbart Expandable catheter for delivery of fluids
US9707375B2 (en) 2011-03-14 2017-07-18 Rochester Medical Corporation, a subsidiary of C. R. Bard, Inc. Catheter grip and method
US10092728B2 (en) 2012-11-20 2018-10-09 Rochester Medical Corporation, a subsidiary of C.R. Bard, Inc. Sheath for securing urinary catheter
US9872969B2 (en) 2012-11-20 2018-01-23 Rochester Medical Corporation, a subsidiary of C.R. Bard, Inc. Catheter in bag without additional packaging
CA2957085C (en) 2014-08-26 2023-01-17 C.R. Bard, Inc. Packaging and hydrophilic coating of urinary catheter
EP3675779B1 (en) 2017-09-19 2025-09-10 C. R. Bard, Inc. Urinary catheter bridging device, systems and methods thereof
EP4364777B1 (en) 2020-08-03 2026-05-06 C. R. Bard, Inc. Intermittent-catheter assemblies and methods thereof
US12611519B2 (en) 2020-09-11 2026-04-28 C. R. Bard, Inc. Intermittent-catheter assembly and methods thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB222364A (en) * 1924-01-16 1924-10-02 John Mcewan Gray Wylie Improvements in and connected with railway and tramway rail joints
GB2125254B (en) * 1982-07-30 1985-10-23 Plessey Company The Telecommunications digital switchblock
US4651318A (en) * 1984-11-30 1987-03-17 At&T Bell Laboratories Self-routing packets with stage address identifying fields
DE3537451A1 (de) * 1985-10-22 1987-04-23 Philips Patentverwaltung Vermittlungsanlage mit fehlerkorrektur
GB2188813B (en) * 1986-04-01 1990-03-14 Stc Plc Switching network
US4864558A (en) * 1986-11-29 1989-09-05 Nippon Telegraph And Telephone Corporation Self-routing switch
BE905982A (fr) * 1986-12-19 1987-06-19 Electronique Et Telecomm Bell Reseau de commutation de paquets.
BE1000396A7 (fr) * 1987-03-18 1988-11-22 Electronique Et Telecomm Bell Systeme de commutation.
GB8720605D0 (en) * 1987-09-02 1987-10-07 British Telecomm Communications switch
GB8724208D0 (en) * 1987-10-15 1987-11-18 Newman P Self-routing switching element
GB2212364B (en) * 1987-11-13 1992-02-12 Plessey Co Plc Telecommunications digital switch
DE3742941A1 (de) * 1987-12-18 1989-07-06 Standard Elektrik Lorenz Ag Einrichtungen zur paketvermittlung
US4955016A (en) * 1989-08-29 1990-09-04 At&T Bell Laboratories Interconnect fabric providing connectivity between an input and arbitrary output(s) of a group of outlets

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Publication number Publication date
GB2224417A (en) 1990-05-02
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PT92093A (pt) 1990-04-30
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FI895053A7 (fi) 1990-04-26
GB8824972D0 (en) 1988-11-30
DE68926651T2 (de) 1996-10-31
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AU618634B2 (en) 1992-01-02
GB2224417B (en) 1993-06-23
FI895053A0 (fi) 1989-10-24
DE68926651D1 (de) 1996-07-18
DK531989A (da) 1990-04-26
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US5109378A (en) 1992-04-28

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