PT99006A - Aparelho e processo para a optimizacao da arbitragem de linha omnibus dinamica garantindo a partilha de cada ciclo - Google Patents

Aparelho e processo para a optimizacao da arbitragem de linha omnibus dinamica garantindo a partilha de cada ciclo Download PDF

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PT99006A
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Description

Γ
Descrição referente à patente de invenção de International Business Machines Corporation, norte-americana, industrial e comercial, estabelecida emArmonk, N.Y. 10504, Estados Unidos da América, (inventor: George B. Narenin, residente nos E.U.A.), para, "APARELHO E PROCESSO PARA A OPTIMIZACÃO DA ARBITRAGEM DE LINHA OMNIBUS DINÂMICA GARANTINDO A PARTILHA DE CADA CICLO"
DESCRIÇÃO A presente invenção refere-se a um aparelho para gerir as transferências de dados, através de uma linha omnibus não exclusiva, entre uma memória e/ou uma pluralidade de dispositivos exteriores (incluindo processadores) e, mais particularmente, aos meios nele incluídos para arbitrar a prioridade entre tais dispositivos de maneira mais eficiente, eliminando ciclos de arbitragem desperdiçados e memórias tampão para grandes sequências de sinais de dados, tornando a largura de banda disponível para a transferência de dados. 1
Fundamentos da invenção A referência técnica "IBMMicroChannel Archi-tecture Supplement For the PS/2 hardware interface", com data de Novembro de 1989, descreve uma arquitectura de canal actualmente com uma ampla utilização. Nas pg. 30-33 discute a transferência de sequências de dados e a arbitragem local e preempção entre dispositivos directores de linhas omnibus. Este e outros processos e meios usados correntemente para a arbitragem das linhas omnibus dos canais para acesso directo à memória (DMA), exigem um certo número de ciclos para arbitrar a prioridade entre dispositivos exteriores múltiplos para determinar o bafejado pela sorte. Isso reduz o tempo disponível para transferência de dados.
Nos sistemas propostos até agora não é permitida qualquer concessão de controlo da linha omnibus durante estes ciclos de arbitragem. Estes ciclos de arbitragem constituem ciclos improdutivos que reduzem a disponibilidade de largura de banda. Para reduzir estes ciclos improdutivos, uma solução corrente, mas pouco eficiente, consiste em agrupar as transferências de dados em sequências de ciclos costas-com-costas (isto é, sucessivos, ininterruptos). Mas isso exige, de maneira indesejável, equipamento físico adicional, sob a forma de memórias tampão de grande capacidade e os seus circuitos de controlo, cujo funcionamento tem de ser interrompido a intervalos variáveis, de modo a não se sobrepor a outros dispositivos de transferência DMA de grau de prioridade mais elevado, que têm de poder receber a concessão de canais. Para impedir o açambar-camento da linha omnibus por um dispositivo exterior, foram concebidos algoritmos de equidade elaborados, que aumentam ainda mais a complexidade lógica e só ligeiramente aliviam o sintoma, em vez de eliminar o problema.
Tanto quanto é do conhecimento da Requerente 2
r não existe descrito na técnica anterior qualquer aparelho que optimize a arbitragem de linhas omnibus entre dispositivos exteriores múltiplos que utilize um mínimo de lógica de arbitragem que: 1) elimine as memórias tampão de grandes sequências de dados e os ciclos de arbitragem desperdiçados, 2) permita a transferência de dados numa corrente sequencial continua multiplexada a partir de dispositivos exteriores diferentes, e ainda 3) como na técnica anterior, permita alterar dinamicamente as prioridades dos dispositivos exteriores respectivos.
Sumário da invenção
Proporciona-se um aparelho de gestão de linhas omnibus num computador, no qual são eliminados os ciclos de arbitragem de espera e a latência do modo de transferência de sequências de dados. Simplifica-se o protocolo de interface evitando a necessidade de memórias tampão no fluxo de dados e da lógica de arbitragem anteriormente necessárias. Os dispositivos exteriores conhecem antecipadamente quando é concedido à linha omnibus, permitindo o funcionamento mais rápido da canalização da informação. Também, visto que os dispositivos que mais solicitam a linha omnibus obterão sempre a concessão do controlo da linha omnibus em sequência, até que todos os dispositivos sejam servidos, ficam automaticamente resolvidos os problemas do açambarcamento e da equidade, numa base de prioridade, visto que deixam de ser necessárias as transferências de sequências longas de sinais de dados.
Estas vantagens são conseguidas proporcio- 3
nando pelo menos dois relógios que não se sobrepõem, por ciclo de transferência, e pelo menos um ciclo de transferência por ciclo de arbitragem. Os pedidos de prioridade de arbitragem provenientes de cada dispositivo exterior são transmitidos para a linha omnibus de arbitragem apenas no início do primeiro dos relógios. 0 código de prioridade do dispositivo exterior com o grau de prioridade mais elevado é determinado no fim do último dos relógios. Os códigos de prioridade podem ser fixados ou modificados dinamicamente. A presente invenção pode ser implementada: a) com uma linha omnibus de endereços e uma linha omnibus de dados bidireccional, ou b) para uma canalização mais rápida da informação, com uma linha omnibus de saída unidireccional para endereços e dados multiple-xados em períodos de meio ciclo, sendo a linha omnibus de dados simplesmente unidireccional de entrada, ou c) com uma linha omnibus bidireccional única não exclusiva, sendo os endereços enviados apenas uma vez no início de uma transferência longa e, durante os ciclos subsequentes de transferência de dados, incrementados sequencialmente até ser emitido um novo endereço não sequencial.
Breve descrição dos desenhos
Nos desenhos anexos, as figuras representam: A fig. 1, um diagrama de blocos de um aparelho de gestão das linhas omnibus de um computador que inclui a presente invenção; 4
A fig. 2, um diagrama esquemático dos circuitos associados com cada dispositivo exterior para gerar dois ciclos de relógio não sobrepostos, a partir de uma fonte única, para implementar a presente invenção; A fig. 3, um diagrama de tempos que mostra os ciclos de relógio não sobrepostos gerados pelos circuitos da fig. 2; A fig. 4, um diagrama esquemático dos circuitos de arbitragem que concede o controlo da linha omnibus no fim do último dos referidos ciclos de relógio de acordo com uma prioridade fixada, no caso ilustrado considerada como sendo prioridade de "5" (0101); A fig. 5, um diagrama esquemático que pode substituir uma parte da fig. 4, para proporcionar circuitos que fazem a concessão do controlo da linha omnibus no fim do último dos referidos ciclos de relógio de acordo com uma prioridade que pode ser estabelecida dinamicamente; e A fig. 6, um diagrama de tempo que ilustra a canalização de informações de pedidos da linha omnibus, de concessão da linha omnibus, de endereços, de transferência de dados e interligações de coordenação para proporcionar operações sucessivas de leitura/escrita de sequências ou fluxos de dados.
Descrição das formas de realização preferidas
Como se ilustra na fig. 1, o aparelho de gestão de linhas omnibus segundo a presente invenção compreende uma unidade de processamento central (CPU) (10), que comunica por um sistema de linhas omnibus (12) com uma memória principal (11) e com uma pluralidade de dispositivos exteriores, tais como (13) e (14). 0 termo "dispositivos exteriores", tal como é aqui usado, 5
destina-se a cobrir genericamente outras unidades CPU e dispositivos periféricos, tais como ficheiros em disco, impressoras, etc. Uma fonte de sinais, tais como um oscilador (15), proporciona sinais de onda quadrada para cada um dos dispositivos exteriores. Como está ilustrado, o oscilador (15) ê separado da CPU mas, se se preferir, a sua função de fornecimento de sinais pode ser desempenhada pela CPU.
Notar que, de acordo com uma caracteristica da presente invenção, não é necessário qualquer controlador de linha omnibus nem qualquer controlador de acesso directo à memória (DMA).
Como se ilustra na fig. 2, cada um dos dispositivos exteriores (13,14) inclui um par de inversores (20,21) e um par de circuitos de comando de memória tampão (22,23). Quando o oscilador (15) vai para o lado positivo, provoca uma subida do sinal na linha (24). Este sinal é aplicado directamente à porta E (25)e também, indirectamente, à referida porta E ao ser invertido e depois de novo invertido pelos inversores (20,21) para proporcionar um atraso temporal. No fim do atraso temporal, o sinal na saída da porta E (25) é invertido pela porta OU (26) e faz com que o circuito de comando (22) da memória tampão comande o relógio Cl para o lado positivo. Entretanto, a saída da porta OU (26) será combinada numa operação lógica E em (27) com a saída, um tanto retardada do circuito de comando (23) da memória tampão, para comandar o relógio (C2) para o lado positivo. As portas (25) e (26) são idênticas às portas (27) e (28). A distribuição de tempos dos ciclos positivo e negativo dos relógios respectivos (Cl) e (C2) está representada na fig. 3. Os relógios (Cl) e (C2) estão desfasados de 180s. Porém, de acordo com uma caracteristica da presente invenção, 6
devido ao atraso através do inversor (21), a duração do ciclo do relógio (Cl) é ligeiramente menor do que a do relógio (C2), para tornar os ciclos dos relógios não sobrepostos. Por exemplo, admitindo que a duração do ciclo do oscilador (15) é 100 ns, então a duração de fase do relógio positivo (Cl) é de 49 ns, com base num atrso de 1 1/2 ns desde o flanco dianteiro e um atrso de 1 1/2 ns adicionado ao flanco traseiro, resultando daqui uma duração de fase de 51 ns para o relógio negativo (Cl). Porém, o relógio positivo (C2) tem uma duração de fase ligeiramente maior de 49,5 ns, com base num atraso de 2 1/2 ns a partir do flanco dianteiro e um atraso de 2 ns adicionado ao flanco traseiro, donde resulta uma duração de fase de 60,5 ns para o relógio negativo (C2).
As linhas a tracejado (29), (30) e (31) (fig. 2) são ligações proporcionadas de preferência para fins de ensaio de diagnóstico, estando normalmente inactivas, estando aqui representadas para sermos mais completos. Um sinal negativo na linha (29) suprimirá o relógio (Cl), donde resulta que fica activo apenas o relógio (C2). Analogamente, um sinal negativo na linha (30) suprimirá o relógio (C2), donde resulta ficar activo apenas o relógio (Cl). Um sinal positivo na linha (31) condicionará as portas OU inversoras (26) e (28) para manter os dois relógios (Cl) e (C2) positivos continuamente.
De acordo com uma outra caracteristica da presente invenção, qualquer dos dispositivos exteriores (13) e (14) sabe, no mesmo instante pré-seleccionado, cedo no ciclo -designadamente quando se inicia o primeiro relógio (Cl) - quando está para receber o controlo da linha omnibus. Os pedidos de arbitragem só podem ser modificados numa linha omnibus de arbitragem codificada (40) (fig. 4), no início do relógio (Cl), sendo depois disso estável para conceder um comando da linha omnibus no fim do último relógio (C2). 7
Fazendo agora referência à fig. 4, as linhas (ARO), (ARI), (AR2), (AR3) e (-LOCK) estão ligadas à linha omnibus de arbitragem (40) por portas OU. Qualquer dos dispositivos exteriores (13,14) que pretenda obter acesso à linha omnibus (12) regista o seu pedido de leitura (RD) ou de escrita (WR) num retentor (não representado) ajustado pelo relógio (C2). Este pedido é conduzido através de um retentor (41) de retenção da polaridade ao retentor de pedido da linha omnibus própria, que recebe impulsos de relógio do relógio (Cl) (-CL0CK Cl). 0 retentor (41) tem uma saída positiva que é levada ao circuito (42). Se não existir qualquer prioridade de grau mais elevado na linha omnibus de arbitragem (40), o nivel de (ARO) é positivo e o circuito OU (42) actua como um inversor que fornece uma saída negativa. Esta saída é invertida em (43), tornando-se no sinal positivo +BUS REQUEST HIGHEST 1. Este pedido é invertido pelo circuito de comando inversor (44), que aplica um nível (ARI) negativo na linha omnibus de arbitragem (40). Este pedido, juntamente com o sinal BUS REQUEST HIGHEST 3, passarão, e o dispositivo (13) ou (14) que fez o pedido tornar-se-á o dispositivo director da linha omnibus.
Se um outro dispositivo na linha omnibus de arbitragem (40) tiver o nível mais elevado (ARO) activo, o sinal na linha (ARO) que vem da linha omnibus para o circuito OU inversor (42), estará negativo, donde resulta uma saída positiva do circuito (42), que bloqueia qualquer saída proveniente dos pedidos de linha omnibus nas linhas (ARI) e (AR3). A saída positiva do circuito (42) também fará com que o circuito E inversor (45) bloqueie qualquer passagem de pedidos para a derivação (AR3) da linha omnibus de arbitragem (40).
Como se ilustra na fig. 4, a prioridade está fixada portanto, para o código (5), a prioridade própria num código de quatro bits são os bits (ARI) e (AR3), sendo (AR3) o bit menos significativo. 8 jniuiimn
Se o bit de prioridade mais elevado (AR2) proveniente de um dispositivo exterior estiver activo, ele será invertido em (46) e muda a polaridade na entrada do circuito E-inversor (45) para positiva. Se qualquer destas entradas para o circuito E-inversor (45) for positiva, a saida do referido circuito será negativa, náo podendo em tal caso, devido ao circuito de comando inversor (47), aparecer qualquer saida negativa em (AR3).
Se náo houver qualquer pedido de prioridade (ARO) ou (AR2) proveniente de outros dispositivos exteriores, ambas as entradas para o circuito E-inversor (45) serão negativas. A saída do circuito (45) tornará então a saída REQUEST HIGHEST 3 negativa. Esta saída é invertida pelo comando inversor (47) e aparece uma saída (AR3) negativa activa. A saída do circuito E-inversor (45) (que neste caso é BUS REQUEST HIGHEST 3) é também a descodificação da sua própria prioridade pré-condiciona um retentor (48) de retenção da polaridade da prioridade própria durante o relógio (C2). 0 retentor (48) ficará retido de acordo com a condição no fim do relógio (C2).
De acordo com uma caracteristica da presente invenção, uma vez que o retentor (48) de prioridade própria esteja retido, ele pode ajustar o retentor (49) de retenção da polaridade de concessão da linha omnibus própria, no ciclo seguinte, para conceder o ciclo seguinte. A saída do retentor (48) passa através da porta E (50) e é invertida pela porta OU-inversào (51) e será retida pelo retentor (49) no início do relógio (Cl). Este sinaliza para o dispositivo particular o facto de ele. ser o director da linha omnibus nesse ciclo. O dispositivo anterior que tinha sido o director da linha omnibus antes desta determinação de prioridade pode prolongar o seu ciclo, embora o retentor de prioridade 9
própria (Own Priority) como o (48) de outro dispositivo exterior tenha sido retido. Isso atrasa o ciclo seguinte até o director da linha omnibus anterior libertar esta linha omnibus (12). A função de atraso é controlada pela segunda entrada da porta E (50), que é a saída do retentor geral (52) de retenção da polaridade. 0 retentor (52) foi bloqueado pelo relógio (C2) anterior, a partir do sinal -LOCK na linha omnibus (40). O atraso pode ser de qualquer número de ciclos do relógio (C2).
Logo que se tenham completado os ciclos do prolongamento, será libertado o sinal -LOCK, pelo director anterior da linha omnibus, num instante do relógio (Cl). Isso permitirá que o retentor (49) de concessão da linha omnibus, por um processo de canalização da informação, funcione, no próximo impulso do relógio (Cl), controlado pelo retentor geral (52), libertado num instante do relógio (C2), desde que não sejam recebidos pedidos com maior prioridade, entretanto para poder ser concedida a prioridade de arbitragem presente.
Suponhamos agora que um dispositivo deseja tomar para sí dois ou mais ciclos sucessivos, devido a um receptor secundário ou receptor escravo, lento, ou devido a pretender executar um modo de transferência de sequências de sinais. O dispositivo bloqueará o seu retentor próprio (53) de retenção da polaridade OWN LOCK, num impulso do relógio (C2), através do circuito E-inversor (54). O pedido de prolongamento próprio ( -OWN EXTEND) tem de ser estabelecido pelo relógio (Cl) num outro retentor (não representado) antes de aparecer também no circuito E-inversor (54). A mesma saída do circuito E-inversor (54) ajusta, através do inversor de comando (I DRV) (55), o retentor geral (52) e comanda também o sinal comum -LOCK na linha omnibus de arbitragem (40). Enquanto o retentor próprio (53) se mantiver ajustado, a sua saída positiva será combinada no circuito OU-inversor (51) para reter o retentor de concessão da linha omnibus própria (49) ajustado durante vários ciclos. De 10
novo, depois de completado o ciclo prolongado, será reposto o retentor (53), pelo relógio (C2) e o retentor (49) será reposto pelo relógio (Cl). Isso permite que desapareça o sinal -LOCK. Todos os dispositivos exteriores ficarão agora livres para continuar transferências de dados sucessivas.
Os inversores de comando (56) e (57) estão inactivos internamente, estando as suas entradas ligadas à terra, visto não estarem envolvidos na geração do código de prioridade 0101, mas mantêm-se activos com entradas externas provenientes da linha omnibus (40). A distribuição de tempos para canalização das informações para introduzir dados na linha omnibus (12) é obtida aplicando a saída positiva do retentor (49) a um retentor de concessão própria retardada (58) num instante do relógio (C2) e aplicando a saída do retentor (58) ao retentor (59) de transferência dos dados próprios, num instante do relógio (Cl). A saída do retentor (59) é o sinal de distribuição de tempos que encaminha os dados para ou da linha omnibus (12). A fig. 5, ilustra os circuitos que podem substituir os circuitos (65) (circundados pela linha a traço-e-ponto da fig. 4) para permitir variar dinamicamente o código de prioridade. Um código de prioridade de 4 bits proporciona até 16 prioridades diferentes e é formado num registador (70), no início de uma operação, por exemplo no instante IPL ("Initial Program Load" - Carga do programa inicial). Estes circuitos (65) incluem quatro inversores de comando (71,72,73,74). Estes inversores são circuitos de comando com circuito de colector aberto ou circuitos de comando pontuais ("dotting drivers"). Eles ajustam os bits de arbitragem (ARO, ARI, AR2 e AR3), comandados respectivamente por portas E (75,76,77 e 78). As portas E determinam o grau de prioridade mais elevada por meio de duas portas lógicas complexas 11 (79) e (80), aáo na realidade circuitos individuais. A porta (79) compreende duas portas E (81) e (82) e uma porta OU-inversor de três vias (83). A porta 0U-inversor (83) inibe todas as linhas de pedido (ARI), (AR2) e (AR3). A porta (83) também inibe o circuito (84) de prioridade própria, se estiver exteriormente activa na linha omnibus de arbitragem (40) uma prioridade de grau mais elevado. Se (ARO) estiver activa e não o estiver a saída do retentor de polaridade (PRO) do registador (70), a porta E (81), inibirá, através do circuito OU-inversor (83), os sinais (ARI), (AR2) e (AR3) e o de prioridade própria.
Analogamente para a porta E (82), se (ARI) estiver activo e não o retentor de polaridade (PR1), então serão inibidos (ARI), (AR3) e a prioridade própria; então a arbitragem impedirá que o dispositivo seja o próximo a ser servido. A última entrada para a porta inversora (83) ê a saída de um retentor (não representado) de retenção de polaridade do pedido de linha omnibus, que é ajustado pelo relógio (Cl) e pede um ciclo de arbitragem para transferência de dados. A linha do retentor de polaridade +BUS REQUEST estará negativa se não estiver activa. Isso inibe automaticamente todos os blocos (76), (77), (78) e (84). Quando a saída do circuito E-inversor (84) for positiva, isso indica que é este o dispositivo correntemente de prioridade mais elevada que conseguiu obter a arbitragem e pode começar a transferir a sequência seguinte de ciclos. A porta lógica complexa (80) compreende portas E (85) e (86), que funcionam de maneira idêntica às portas . (81) e (82), excepto que tratam dos dois bits inferiores da linha 12
de arbitragem (AR2) e (AR3). Também, o circuito OU-inversor (87) tem a mesma função que o circuito (83) para os dois bits inferiores, mas não exige a ligação do retentor (não representado) de retenção da polaridade, porque essa saída está já controlada pelo circuito (83), cuja saída jã é levada a todas as portas (76), (77), (78) e (84). A saída do circuito OU-inversor (87) controla portanto o bit menos significativo na linha (AR3) da linha omnibus de arbitragem (40) e também a sua porta (84) de prioridade própria para retenção. O bit mais significativo na linha (ARO) da linha omnibus de arbitragem (40) é o mais elevado. Qualquer dispositivo que comande esse terá automaticamente o grau de prioridade mais elevado. Se a prioridade, ajustada pelo microprocessador, no registador (70) indicar que um dispositivo particular tem a prioridade (PRO) ou o bit mais elevado activo, então qualquer retentor (não representado) de retenção da polaridade -BUS REQUEST, que é também ajustado pelo relógio (Cl), activará automaticamente a linha (ARO) da linha omnibus de arbitragem (40). Neste caso, este bit estará sempre activo e não precisa de ser inibido. A fig. 6 é um diagrama de tempos que ilustra a canalização de informações das várias operações baseadas na utilização de um oscilador de funcionamento livre (15) (fig. 1), que pode ser de um valor qualquer, conforme a tecnologia utilizada. A tecnologia corrente utiliza um ciclo de 100 ns e as tecnologias do futuro estão jã planeadas para 50 ns. 0 pedido de linha omnibus (BUS REQUEST) pode sempre ser alterado no início do relógio (Cl). 0 sinal BUS REQUEST mantém-se ligado até ao impulso de relógio (Cl) seguinte. 0 sinal BUS GRANT (concessão da linha omnibus) é também ajustado pelo relógio (Cl), mas segue o ciclo BUS REQUEST e portanto é canalizado sempre um ciclo atrás. 13
A fig. 6 mostra uma pluralidade de dispositivos com prioridades diferentes - de A, a mais elevada, a H, a mais baixa. A fig. 6 indica também como estas prioridades formam ciclos sucessivos, quer como sequências de sinais, quer atrasados por circuitos "secundários" ("slave") lentos sem escoamento, podendo estes circuitos lentos portanto receber dados com as suas distribuições de tempos respectivas. "Secundário" é aqui usado para designar genericamente qualquer dispositivo com o qual o dispositivo director da linha omnibus deseja comunicar.
De cada vez que um dispositivo obtém a linha omnibus (12) ele bloqueará internamente o seu retentor de concessão da linha omnibus ao próprio (como o (49) na fig. 4). Este retentor controla o ciclo corrente para um dispositivo que ganhou a arbitragem. Nesta altura, este dispositivo tem à sua disposição o ciclo para comunicar com o dispositivo secundário. Ele envia o endereço para a linha omnibus (12) durante o ciclo de concessão da linha omnibus ao próprio. Indica também se deseja executar uma operação de leituraou de escrita (sinal +READ/-WRITE). 0 sinal -LOCK tornar-se-á também activo se o director da linha omnibus desejar funcionar num modo de transferencia de sequências de dados, isto é bloquear outros dispositivos para uma curta sequência de ciclos antes de poder entrar o dispositivo seguinte de maior prioridade. Se se tiver efectuado uma transferência de dados e o circuito secundário vir o seu próprio endereço repetido, ele poderá desejar prolongar o tempo de que necessita para receber ou para emitir dados. Ele poderá fazer isso em um ou mais incrementos do ciclo básico da linha omnibus ajustando o sinal -LOCK com uma lógica semelhante 'representada na fig. -i usada pelos directores da linha omnibus. A linha de resposta de cada dispositivo indica que ele emitiu ou recebeu dados pela linha omnibus (12). 0 sinal -LOCK pode também ser uma resposta no ciclo seguinte do dispositivo secundário, indicando que ele não pode tomar qualquer ciclo seguinte. 14
Como se mostra na £ig. 6, um pedido da linha omnibus (BUS REQUEST) é seguido por uma concessão (BUS GRANT) e endereçamento efectuados pelo director da linha omnibus, verifi-cando-se a função de leitura ou escrita na terceira sequência da operaçá de canalização das informações. A fig. 6 ilustra a escrita e a leitura por vários directores (A a H) da linha omnibus para ou de dispositivos secundários ou dirigidos (P a W) , em diferentes tipos de modos de operação.
Como está ilustrado, a presente invenção foi implementada com uma linha omnibus de endereços e uma linha omnibus de dados bidireccional. Mas para uma canalização mais rápida das informações, a presente invenção pode ser implementada com uma linha omnibus unidireccional de saída para endereços e dados multiplexados e períodos de meios ciclos e a linha omnibus de dados pode ser uma simples linha omnibus de dados unidireccional de entrada.
Ou, se se preferir, a presente invenção pode ser implementada com uma simples linha omnibus bidireccional não exclusiva. Nesse caso, os endereços serão enviados apenas uma vez no início de uma transferência longa e durante ciclos de transferência de dados subsequentes, sendo os endereços incrementados sequencialmente a menos que seja enviado um endereço novo não sequencial. Mais especificamente, no início da transferência longa, o dispositivo tomará uma sequência de dois ciclos, emitindo o endereço durante o primeiro e dados durante o segundo e nos ciclos subsequentes. A fig. 6 neste caso seria modificada para eliminar a linha omnibus de endereços e a linha omnibus de arbitragem tornar-se-ia então um apontador de endereços indirecto para os dispositivos exteriores multiplexados. 15

Claims (1)

  1. Embora a presente invenção tenha sido representada e descrita com referências a formas de realização preferidas da mesma, os especialistas compreenderão que podem introduzir-se alterações de forma e de pormenor nestas formas de realização sem nos afastarmos do objectivo e dos ensinamentos da presente invenção . Por consequência, o aparelho e o processo aqui dados a conhecer devem considerar-se apenas exemplificati-vos, devendo considerar-se a presente invenção limitada apenas pelas reivindicações anexas. REIVINDICAÇÕES - 1* - Aparelho para a optimização da arbitragem de linhas omnibus durante transferências de dados com acesso directo à memória (DMA) através de uma linha omnibus não exclusiva (12), entre uma memória (11) e/ou um certo número de dispositivos externos (13,14), cada um dos quais tem uma prioridade de arbitragem, caracterizado por compreender: meios para proporcionar pelo menos dois relógios (C1,C2) não sobrepostos por ciclo de transferência e pelo menos um ciclo de transferência por ciclo de arbitragem; 16 4
    meios para transmitir pedidos de prioridade de arbitragem a partir de cada dispositivo externo para uma linha omnibus de arbitragem (40) apenas no início do primeiro dos referidos relógios; meios (45 ou 84) operativos no fim do último dos referidos relógios para determinar o código de prioridade do dispositivo externo que tem a prioridade mais elevada para designar o dispositivo que deve tornar-se director da linha omnibus; e meios (49,59) para transferir endereços e dados entre o director designado da linha omnibus ou um outro dos dispositivos externos através da linha omnibus náo exclusiva durante o ciclo seguinte, depois de o então director da linha omnibus abandonar o controlo. - 2ã - Aparelho de acordo com a reivindicação 1, caracterizado por incluir meios (incluindo (70) para alterar dinamicamente as prioridades de pelo menos alguns dos dispositivos externos. Aparelho de acordo com a reivindicação 1, caracterizado por as prioridades dos dispositivos externos respectivos serem pré-seleccionadas e fixadas. _ 4â _ Aparelho de acordo com a reivindicação 1, caracterizado por incluir meios (41,48) para sincronizar todos os pedidos de prioridade de direcçáo da linha omnibus. 17
    - 52 - ι Aparelho de acordo cora a reivindicação 1, caracterizado por incluir meios (41, 48, 50, 51, 49, 58, 59) para canalizar os referidos ciclos de arbitragem de modo tal que não haja qualquer perda de ciclos de transferência de endereços ou de dados. Aparelho de acordo com a reivindicação 1, caracterizado por os referidos meios de transferência (41, 48, 50, 51, 49, 58, 59) incluírem meios para canalizar os pedidos da linha omnibus, garantindo depois a prioridade com transferências de endereços e depois de dados. _ 7a _ Aparelho de acordo com a reivindicação 1, caracterizado por os referidos meios de transferência incluírem meios (59) para transferir dados numa corrente sequencial contínua multiplexada, a partir de dispositivos exteriores diferentes na linha omnibus não exclusiva. - 82 - Aparelho de acordo com a reivindicação 1, caracterizado por os referidos meios de transferência incluirem meios para transferir dados por acesso directo à memória (DMA) a partir dos diferentes directores da linha omnibus durante 18 ciclos sucessivos. - ga _ Aparelho de acordo com a reivindicação 1, caracterizado por incluir meios (54, 53, 55, 52) para permitir que o então director da linha omnibus estenda o número de ciclos durante os quais comunica com um ou mais dos dispositivos externos . - 10ã - Aparelho de acordo com a reivindicação 1, caracterizado por os referidos ciclos de arbitragem terem uma duração igual a um ciclo ou a um múltiplo inteiro de ciclos de transferência. - 112 - Aparelho de acordo com a reivindicação 1, caracterizado por incluir meios (48, 50, 51, 49) que respondem ao início do referido primeiro relógio a seguir a um ciclo de arbitragem, para notificar um dispositivo externo particular que deve ser depois o director da linha omnibus para o ciclo seguinte. - 12â - Aparelho de acordo com a reivindicação 1, 19
    caracterizado por incluir meios para ocupar antecipadamente um dispositivo que tenha sido designado como o seguinte, em linha, como director da linha omnibus, sendo os referidos meios operativos: a) se o então director activo da linha omnibus retiver a direcção da linha omnibus durante mais de um ciclo de transferência iniciando um período de retenção (sinal de retenção), e b) se um dispositivo com prioridade de nível superior obtiver a arbitragem durante o referido período de retenção. - 13s - Aparelho de acordo com a reivindicação 1, caracterizado por a linha omnibus não exclusiva compreender uma linha omnibus de endereço e uma linha omnibus de dados bidireccional. - 14â - Aparelho de acordo com a reivindicação 1, caracterizado por a linha omnibus não exclusiva compreender uma linha omnibus unidireccional para endereços de saída e dados multiplexados em período de meio ciclo, e uma linha omnibus de dados unidireccional de entrada. 20 - 152 _
    Aparelho de acordo com a reivindicação 1, caracterizado por a linha omnibus não exclusiva ser uma linha omnibus bidireccional única para endereços e dados e por os endereços serem enviados apenas no início de uma transferência longa, e durante os ciclos de transferência de dados subsequentes os endereços serem incrementados sequencialmente até ser enviado um novo endereço não sequencial. - 16- - Processo para a optimização da arbitragem de linhas omnibus durante transferências de dados com acesso directo à memória (DMA) através de uma linha omnibus não exclusiva entre uma memória e/ou uma pluralidade de dispositivos externos, tendo cada um deles uma prioridade de arbitragem, caracterizado por compreender as fases de: proporcionar pelo menos dois relógios não sobrepostos por ciclo de transferência e pelo menos um ciclo de transferência por ciclo de arbitragem; transmitir pedidos de arbitragem a partir de cada dispositivo externo para uma linha omnibus com arbitragem apenas no inicio do primeiro dos referidos relógios; determinar, no fim do último dos referidos relógios, o código de prioridade do dispositivo externo que tem o mais elevado nível de prioridade e designar o mesmo como dispositivo externo que se torna director da linha omnibus; e transferir endereços e dados entre o director da linha omnibus designado e a memória ou outros dispositivos externos, atrvés da linha omnibus não exclusiva durante o ciclo seguinte depois de um então director activo da linha omnibus abandonar o controlo. 21
    Processo de acordo com a reivindicação 16, caracterizado por incluir a fase de alternar dinamicamente as prioridades de pelo menos alguns dos dispositivos exteriores. - 18a - Processo de acordo com a reivindicação 16, caracterizado por incluir, durante a fase de transferência, a transferência de dados numa corrente sequencial contínua multiplexada a partir de dispositivos externos na linha omnibus não exclusiva. - 19a - Processo de acordo com a reivindicação 16, caracterizado por incluir a fase de canalização dos referidos ciclos de arbitragem de modo tal que não haja qualquer perda de ciclos de transferência de endereços ou de dados. - 209 - Processo de acordo com a reivindicação 16, caracterizado por incluir a fase de permitir que o então director activo da linha omnibus estenda o número de ciclos durante os quais comunica com um ou mais dos dispositivos externos. - 21a - 22 Processo de acordo com a reivindicação 16, caracterizado por incluir a fase de, em resposta ao início do referido primeiro relógio a seguir a um ciclo de arbitragem, de notificar um dispositivo externo particular de que vai ser ele o director da linha omnibus no ciclo seguinte. - 22- - Processo de acordo com a reivindicação 16, caracterizado por incluir a fase de ocupar de antemão um dispositivo que tenha sido designado como o seguinte, em linha, como director da linha omnibus, a) se o então director activo da linha omnibus mantiver a direcção da linha omnibus durante mais de um ciclo de transferência iniciando um período de bloqueio, e b) se um dispositivo com um nível de prioridade mais elevado ganhar a arbitragem durante o referido período de bloqueio. A requerente reivindica a prioridade do pedido de patente norte-americano apresentado em 21 de Setembro de 1990, sob o número de série 07/586,349. Lisboa, 19 de Setembro de 1991
    23
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