TW200908220A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TW200908220A
TW200908220A TW097113087A TW97113087A TW200908220A TW 200908220 A TW200908220 A TW 200908220A TW 097113087 A TW097113087 A TW 097113087A TW 97113087 A TW97113087 A TW 97113087A TW 200908220 A TW200908220 A TW 200908220A
Authority
TW
Taiwan
Prior art keywords
opening
electronic circuit
semiconductor substrate
semiconductor device
opening portion
Prior art date
Application number
TW097113087A
Other languages
English (en)
Other versions
TWI371824B (zh
Inventor
Yoshihiro Nabe
Masaki Hatano
Hiroshi Asami
Akihiro Morimoto
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW200908220A publication Critical patent/TW200908220A/zh
Application granted granted Critical
Publication of TWI371824B publication Critical patent/TWI371824B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W78/00—Detachable holders for supporting packaged chips in operation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/804—Containers or encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/50—Encapsulations or containers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0234—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes that stop on pads or on electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0242—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes from the back sides of the chips, wafers or substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/212—Top-view shapes or dispositions, e.g. top-view layouts of the vias
    • H10W20/2125—Top-view shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/216—Through-semiconductor vias, e.g. TSVs characterised by dielectric material at least partially filling the via holes, e.g. covering the through-semiconductor vias in the via holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/22—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • H10W40/226—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area
    • H10W40/228—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area the projecting parts being wire-shaped or pin-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/652—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/656—Fan-in layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9226—Bond pads being integral with underlying chip-level interconnections with via interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)

Description

200908220 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法，尤其係關 於一種具有貫通氣密地密封有固體攝像裝置等之封裝形態 之半導體裝置等的基板之配線的半導體裝置及其製造方 法0 【先前技術】 _作為固體攝像裝置之小型化之—例，專利文獻ι等中揭 不有-種方法’即，於攝像元件區域外之周邊部形成黏接 材層’於固體攝像元件之上部配置玻璃等透明板並利用黏 接劑層來固著密封，以氣密地保持攝像元件區域。
作為如上述般構成之固體攝像元件之外部電極之取出方 法，藉由乾式敍刻法等自固體攝像元件之活性面之相反側 成到達配置於活性面上之由料構成的焊塾電 貝Γ 並於其内壁部形成用以保持與構成固體攝像 :導絕緣的絕緣層，使與焊墊電極電性連接之銅 H填充於貫通開°部内或者被覆於貫通開。部之側 極， 封裝 而能以與固 化，從而可 如此，藉由自活性面之背面取出外部電 體攝像元件相同尺寸實現固體攝像裝置之 實現固體攝像裝置之小型化。 及多功能化，因固=知：半隨固體攝像元件之高速化 元件上產生埶雜气疋自身之發熱，且因固體攝像 訊或像素部之溫度梯度，而導致產生陰影 128536.doc 200908220 等特性劣化的問題。 ^ » CM〇S(C〇mplementary Metal 〇xide Semic〇„ductor , 補金屬敦化物半導體)固體攝像元件中，廣泛採用的是 在像素部之周邊配置輸人輸出電路或比較器等周邊電路， 但會因該等輸人輸出電路或比較器等之發熱而於像素部產 生溫度梯度。
例如’在以幀頻為60 fps而動作之情形時，t因周邊電 路部之發熱而於像素部上產生2度之温度梯度。如此之溫 度梯度會因幢頻之增加或周邊電路部之多功能化等而變 大，最壞之情形時會對攝像特性造成較大影響。 針對如此之溫度的問題，專利文獻2中揭示有一種藉由 電路區塊之布局之變更而使溫度梯度均一化的方法。 又，專利文獻3中揭示有一種方法，即，於作為固體攝 像元件之發熱部的放大器之正下方之封裝上形成散熱用之 通孔（via)，無需使用冷卻體便可實施熱對策。 進而，專利文獻4中揭示有一種方法，即，於固體攝像 元件之活性面側形成用以進行與發熱部之隔熱之槽而實施 熱對策。 [專利文獻1]日本專利特開2006-128713號公報 [專利文獻2]曰本專利特開2〇〇〇_3538〇〇號公報 [專利文獻3]曰本專利特開2006-229043號公報 [專利文獻4]專利第3655232號公報 【發明内容】 [發明所欲解決之問題] 128536.doc 200908220 然而，於上述專利文獻丨之半導體裝置中，對於填充於 貫通開口部内或者被覆於貫通開口部之側壁之導電層应石夕 基板而言，該等之熱膨脹係數存在差異，因此藉由在形成 導電層以後所實施之樹脂之固化或用以進行焊錫之回流焊 等之熱處理，而存在自到達貫通開口部之焊塾電極之底部 與侧壁之角部附近向矽基板側產生龜裂的問題。 又’因上述導電層之熱處理所導致之熱膨脹，上推焊塾 Ο u 電，之紹等，從而存在會發生導電層與焊塾電極之界面之 剝落或焊墊電極與黏接劑層之剝落的問題。 關於固體攝像元件之像素部之溫度梯度，雖如專利文獻 2之方法般，藉由電路布局之變更而縮小溫度梯度，作伴 =體攝像元件之高速化及多功能化，各電路區塊之發孰 松度之不均會增大，僅利用布局變更難以應對上述問題。 改=!利文獻3所示般於封裝基板上形成貫通通孔來 件;==中’使發熱部中所產生的熱於半導體元 差= 至封裝基板中，因此存在散熱效率較 :而，半導體元件與封裝基板之黏接方法會影響到 =率’ Μ㈣财卩仙狀硬化 2 傳導特性的樹月旨成本較高，從而成為獲==熱 障礙。 &付所⑥散熱特性之 側二二Γ二:4所示般’藉由對半導體基板之活性面 槽加工而對#熱部與像素部 中，為了避免在槽加進仃“熱的方法 吟對活！·生面造成之損傷有時 128536.doc 200908220 成保護膜。 所需要解決之問題在於，難以抑制因埋入至貫通開口部 内之導電層與基板或焊墊電極之熱膨脹係數之差而產生的 龜裂或剝落，進而難以抑制具有動作時之發熱密度不同之 區域的半導體元件之溫度梯度。 [解決問題之技術手段] 本發明之半導體裝置的特徵在於包括：半導體基板，其 係於活性面上形成有第丨電子電路及動作時之發熱密度與 上述第1電子電路不同之第2電子電路；焊墊電極，其係於 上述活性面上連接於上述第丨電子電路及/或上述第2電子 電路而形成；第！開口冑，其係自上述半導體基板之上述 活性面相反側之面朝向上述焊墊電極至上述半導體基板中 途深度為止而形成；第2開口部，其係以自上述第i開口部 之底面到達上述焊墊電極之方式形成，且直徑小於上述第 1開口部；絕緣層，其係被覆上述第】開口部及上述第2開 口部之側壁面而形成；導電層’其係於上述絕緣層之内 側，被覆至少上述絕緣層之内壁面與上述第2開口部之底 面而形成；第3開口部，其係自上述半導體基板之上述活 性面相反側之面直至上述半導體基板中途深度為止而形 成；及隔熱部，其係埋入上述第3開口部。 上述本發明之半導體裝置’於半導體基板之活性面上形 成有第i電子電路及動作時之發熱密度與上述第子電路 不同之第2電子電路及焊塾電極，自半導體基板之活性面 相反側之面朝向焊塾電極至半導體基板中途深度為止而形 128536.doc -9- 200908220 成有第1開口部，以自第1開口部之底面到達焊墊電極之方 式=成直徑小於第丨開口部的第2開口部，被覆第i開口部 及弟2開口部之側壁面而形成有絕緣層，於絕緣層之内側 被覆至少絕緣層之内壁面與第2開口部之底面而形成有導 電層進而，自半導體基板之活性面相反側之面至半導體 基板中途深度為止而形成有第3開D部，埋人第3開口部而 形成有隔熱部。 、 又，本發明之半導體裝置的特徵在於包括：半導體基 C ，其係於活性面上形成有第1電子電路及動作時之發熱 密度與上述第1電子電路不同之第2電子電路；焊塾電極， 其係於上述活性面上連接於上述第】電+電路及/或上述第 2電子電路而形成；第1開口部，其係自上述半導體基板之 上述活性面相反側之面朝向上述㈣電極至上述半導體基 板中途深度為止而形成；第2開口部，其係以自上述第】開 口部之底面到達上述焊墊電極之方式形成，且直徑小於上 》 述第1開口部；絕緣層，其係被覆上述第！開口部及上述第 ‘ 2開π部之㈣面而形成；導電層’其係、於上述絕緣層之 内側，被覆至少上述絕緣層之内壁面與上述第2開口部之 底面而形成；第3開口部，其係自上述半導體基板之上述 活性面相反側之面至上述半導體基板中途深度為止而形 成；及熱傳導層，其係形成於上述第3開口部之内部。 與上述同樣’上述本發明之半導體裝置於半導體基板上 形成有第1電子電路、裳9 Φ ν 弟2電子電路、焊墊電極、第1開口 部、第2開口部、絕缓層另道 緣層及導電層，進而，自半導體基板 128536.doc -10- 200908220 之活性面相反側之面至半導體基板中途深度為止而形成有 第3開口部，且於第3開口部之内部形成有熱傳導層。 又，本發明之半導體裝置之製造方法的特徵在於包括如 下步驟：於+導體基板之活十生面上形成帛1電+電路及動 作時之發熱密度與上述第丨電子電路不同之第2電子電路， 並於上述活性面上連接於上述第丨電子電路及/或上述第2 電子電路而形成焊墊電極的步驟；自上述半導體基板之上 述活性面相反側之面朝向上述焊墊電極至上述半導體基板 中途深度為止而形成第丨開口部的步驟；以自上述第丨開口 部之底面到達上述焊墊電極之方式，形成直徑小於上述第 1開口部之第2開口部的步驟；被覆上述第丨開口部及上述 第2開口部之側壁面而形成絕緣層的步驟；於上述絕緣層 之内側，被覆至少上述絕緣層之内壁面與上述第2開口部 之底面而形成導電層的步驟；自上述半導體基板之上述活 性面相反側之面至上述半導體基板中途深度為止而形成第 3開口部的步驟；及埋入上述第3開口部而形成隔熱部的步 驟。 上述本發明之半導體裝置之製造方法在半導體基板之活 性面上形成第丨電子電路及動作時之發熱密度與上述第 子電路不同之第2電子電路，並於活性面上連接於第丨電子 電路及/或上述第2電子電路而形成焊墊電極。 接著’自半導體基板之活性面相反側之面朝向焊墊電極 至半導體基板中途深度為止而形成第1開口部，以自第i開 口部之底面到達焊墊電極之方式形成直徑小於第1開口部 128536.doc -11 - 200908220 的第2開口部。 接著，被覆第丨開口部及第2開口部之側壁面而形成絕緣 層，於絕緣層之内側，被覆至少絕緣層之内壁面與第2開 口部之底面而形成導電層。 汗 另方面，自半導體基板之活性面相反側之面至上述半 導體基板中途深度為止而形成第3開口部，埋入第3開口部 而形成隔熱部。
又’本發明之半導體裝置之製造方法的特徵在於包括如 下步驟：於半導體基板之活性面上形成第1電子電路及動 作時之發熱密度與上述第1電子電路不同之第2電子電路， 並於上述活性面上連接於上述第1電子電路及/或上述第2 電子電路而形成焊塾電極的步驟；自上述半導體基板之上 ;活性面相反側之面朝向上述焊塾電極至上述半導體基板 中途深度為止而形成第1開口部的步驟；以自上述第L 部之底面到達上述焊塾電極的方式，形成直徑小於上 1開口部之第2開口部的步驟·>帝 丨的步驟，被覆上述第丨開口部及上 第2開口部之側壁面而形成絕緣層的步驟；於上述絕緣層 之内側，被覆至少上述絕缝s 义絕緣層之内壁面與上述第2開口部 之底面而形成導電層的步驟. 自上述+導體基板之上述活 性面相反側之面至上述半莫 _ +導體基板中途深度為止而形成第 3開口部的步驟；及於上述 的步驟。 4第3開口权内部形成熱傳導層 與上述同樣，上述本發明之 導體基板之活性面上形成第 、《裝造方法於半 或幻電子電路、第2電子電路及焊 I28536.doc •12- 200908220 塾電極，至半導體基板中途深度為止而形成第旧口部， …1開口部之底面到達谭塾電極之方式形成第2開口 ’破覆第1開口部及第2開口部之側壁面而形成絕緣層， 並於絕緣層之内側形成導電層。 另-方面，自半導體基板之活性面相反側之面至上述半 導體基板中途深度為止而形成第3開口部，並於第3開口部 之内部形成熱傳導層。 [發明之效果] 本發明之半導體裝置自半導體基板之活性面相反側之面 至丰導體基板中途深度為止而形成有第3開口部，埋入第3 開口部之内部而形成有隔熱部以抑制自第2電子電路向第1 電子電路之熱傳導，或者於第3開口部之内部形成有执傳 導層以使來自第2電子電路之熱向半導體 卞等媸丞板之相反側排 放，藉此可減小固體攝像元件之像素部之熱梯度。 本發明之半導體裝置之製造方法，係自半導體基板之、、舌
U 性面相反狀面至半導縣板巾途深度為止㈣成第3門 口部’藉由於第3開口部之内部埋入形成隔熱部而抑制： 第2電子電路向第】電子電路之熱傳導，或者藉由 口部之内部形成熱傳導層而使來自第2電子電路之熱u : 導體基板之相反側排放’藉此可減小固體攝像：：： 部之熱梯度。 像素 【實施方式】 以下，參照圖式對本發明之半導體裝置及立 實施形態進行說明。 /、灰乂方法之 128536.doc -13- 200908220 第1實施形態 圖Ua)係本實施形態之半導體裝置之模式剖面圖，圖 1(b)係圖l(a)之主要部分放大圖。 本實施I L之半導體裝置係於具有CMqs影像感測器等 固體攝像元件之半導體晶片上氣密地密封固體攝像元件並 封裝化而成者。 例如，於由矽等構成之半導體基板1〇之活性面上形成有 光轉換電路U作為第】電子電路’又，形成有周邊電路12 作為弟2電子電路。 此處，第2電子電路（周邊電路）12係動作時之發熱密度 與第1電子電路不同之電子電路，例如，係輸人輸出電 路、比較器、計數器、DA(Anal0g_t0_Digital，類比_數位） 轉換益、或PLL(Phase Lock Loop，鎖相迴路）電路等。 又，例如，於半導體基板10之活性面上，在光轉換電路 η之周邊部連接於光轉換電路11Λ/或肖邊電路12而形成 有知塾電極1 3。 又，例如，與半導體基板10之活性面相對向而配置有由 玻璃等透明基板構成之封裝基板15, “，以氣密地密封 光轉換電路η之方式，於半導體基板1(3上之光轉換電糾 之周邊部與封裝基板15之間隙形成有密封樹脂層μ，以氣 密地密封光轉換電路丨i。 本實施形態中，周邊電路12亦構成為藉由密封樹脂層14 而密封。 又，例如，自半導體基板10之活性面之相反側之面，朝 128536.doc -14· 200908220 向焊墊電極13直至半導體基板10之中途之深度為止，形成 有第1接觸孔cm作為第i開口部，且以自第 底面到達焊塾電極〗3之方式，形成有直徑小於觸第二 CH1之第2接觸孔CH2作為第2開口部。 又，例如，自半導體基板1〇之活性面之相反側之面自 半導體基板1〇之活性面之相反側之面朝向光轉換電路㈣ 周邊電路12之間之區域，形成有隔熱用開口部出作為第3 開口部。 又，例如，被覆第1接觸孔CH1及第2接觸孔CH2之側壁 面而形成有氧化矽等絕緣層2〇，又，於絕緣層2〇之内側， 被覆至少絕緣層20之内壁面與第2接觸孔CH2之底面而形 成有由銅等構成之導電層21。 上述絕緣層20係用以避免半導體基板1〇與導電層21之短 路之層，絕緣層20與導電層21於半導體基板1〇之活性面之 相反側之面上引出至開口部之外部，從而成為引出電極。 上述絕緣層20及導電層21亦形成於隔熱用開口部汨之内 壁面上。 被覆半導體基板1G之活性面之相反側之面而形成有阻烊 層（solder resist)等保護膜 22。 此處，保護膜22係埋入至導電層21之内侧之第〗接觸孔 CH1及隔熱用開口部识之内部而形成，且於隔熱用開口部 IH内作為隔熱部而發揮作用。 又’於保遵臈22上設置有使導電層2 j之一部分露出之開 口部，且形成有焊錫球凸塊或金柱栓凸塊等外部連接端子 128536.doc •15· 200908220 23 ° 如上述方式構成本實施形態之半導體裝置。 本實施形態之半導體裝置’例如’經由外部連接端子23 而安裝於封裝基板等上而使用，或者安裝於形成有記憶體 元件等之其他基板等上加以模組化後使用。 圖2係用以說明本實施形態之半導體裝置之各部分之尺 寸及動作時之熱傳導之情形的模式圖。 上述半導體裝置中，較好的是，第2接觸孔CH2之直徑 ^係第i接觸孔CH1之直徑al^.7倍以下，更好的是 以下。 藉由設為上述尺寸，而於製造方法中，可增加相對於焊 墊電極13之第2接觸孔CH2之對準自由度。 又，較好的是，第1接觸孔CH1之深度bl係半導體基板 10之厚度B之0.5倍以上且0.9倍以下。 當將第1接觸孔CH1之深度bl設為未滿半導體基板丨❹之 厚度B之0.5倍時，第2接觸孔CH2之縱橫比變得過大，第2 接觸孔CH2之開口或導電層之埋人步驟等將變得固難， TAT(Turn Around Time，準備時間）有可能延長。又，若將 第1接觸孔CH1之深度bl設為超過半導體基板1〇之厚度“ 0.9倍，則形成有第2接觸孔⑽之部分的半導體基板又以 厚度會變得過薄，因此於第2接觸孔CH22形成時或之後 的可靠性試驗中出現不良情況的可能性增加。 例如，將半導體基板1〇之厚度B設為2〇〇μιη，將第】接觸 孔CH1之直徑al設為8〇 μιη，將深度以設為，將第2 l2S536.doc -J6- 200908220 接觸孔CH2之直徑a2設為30 μπι ’將深度b2設為40 μιη，藉 此可實現良好之貫通開口部之形狀。 又，較好的是，絕緣層20之被覆第1接觸孔ch 1之側壁 面之部分的厚度cl大於被覆第2接觸孔CH2之側壁面之部 分的厚度c2。
藉由使直徑較大之第1接觸孔CH1之部分的絕緣層之厚 度c 1較厚’而使第2接觸孔CH2之部分的絕緣層20之厚度 較薄，可減小導電層21與半導體基板1〇間之寄生電容從而 可實現半導體裝置之低消耗電力化，又，可進行直徑較小 之第2接觸孔CH2部分之導電體之良好之埋入。 較好的疋，上述絕緣層2 〇係例如由氧化石夕等一種絕緣性 材料而形成，但亦可由複數種材料而形成。 例如，於整個絕緣層2〇係由氧化矽形成之情形下，如後 述製造方法中所說明般，被覆第1接觸孔cm之側壁面而 形成氧化矽膜後，去除第i接觸孔cm之底面部之氧化矽 膜。進而形成第2接觸孔啦後，再次被覆第！接觸孔cm 與第2接觸孔CH2之側壁面而形成氧切膜，以使約接觸 孔CH1之部分之絕緣層厚膜化，藉此可形成上述構成之絕 、先前技術中成為問題之於貫通基板之開口部之内壁上形 t有導電層之構成中’為了防止龜裂或㈣，有效的是將 直彳㈣定得更小。❹’考慮有僅使貫通開口部 常難，但此時’貫通開口部之加工性變差’從而非 形成到達焊塾電極之開口部。又，若使貫通開口部 128536.doc -17· 200908220 之直徑較小，則形成導電層時之導電體之埋入性劣化，從 而非常難以形成導電層。 又，對於貫通開π部之直徑而言，考慮有與先前同樣， 使形成於壁面上之氧化矽膜之厚度較厚，且使導電層之直 徑較小，但此時，亦因用以形成導電層之空間之直徑較 小，故導電體之埋入性劣化，從而非常難以形成導電層。 本實施形悲之半導體裝置中，作為貫通開口#，係由第 1接觸孔cm及直徑小於該第！接觸孔cm之第2接觸孔⑽ 而構成，藉此可抑制因埋入至貫通開口部内之導電層與基 板或焊墊電極之熱膨脹係數之差而產生之龜裂或剝落。— 進而，直徑較小之部分僅為第2接觸孔CH2，從而可實 現如下：貫通開口部之形成亦變得容易，X，不會導致貫 通開口部内之導電體之埋入性之劣化。 又，較好的是，隔熱用開口部11€之直徑dl與第j接觸孔 CH1之直徑al相等，又，隔熱用開口部识之深度與第1接 觸孔CH1之深度bl相等。 、 如上述般，使隔熱用開口部m之直徑及深度與第〗接觸 孔之直徑及深度相等，藉此可同時形成。 此處，對半導體裝置動作時之熱傳導之情形進行說明。 如圖2所不，自半導體基板之活性面之相反側之面直至 半導體基板之中途之深度為止轉成有隔熱用開口部（第3 開口部）IH，埋入至隔熱用開口部m之内部而形成有作為 隔熱部之保護膜22 ’隔熱用開口部之部分具有阻止熱傳 導之功肊。因此’例如當周邊電路(第2電子電路)12之發熱 128536.doc 200908220 =於光轉換電路(第鴻子電路)u之發熱 周邊電路⑷電子電路）12中所產生之熱了 _ 1電子電路)11之執傳導，藓此遥 轉換電路(第 U導’藉此可減小固體攝像 部之熱梯度。 < 彳冢素 :為填充於上述隔熱用開口部附之材料，可使用執傳 導率，於石夕之合成樹脂組成物，例如，環氧系、聚締烴 系 '乱系、液晶系、丙烯酸系、之樹脂組成#，或者合成樹 脂組成物與無機物之混合物等。
接者，參照圖3〜8對上述本實施形態之半導體裝置之製 造方法進行說明。 首先，如圖3(a)所示，例如，於由矽等構成之半導體基 板1〇之活性面上，形成作為第丨電子電路之光轉換電路 11、及作為第2電子電路之周邊電路12。第2電子電路（周 邊電路）12係動作時之發熱密度與第1電子電路不同之電子 電路，例如，係輸入輸出電路、比較器、計數器、0八轉 換器、或PLL電路等。 又於半導體基板10之活性面上，在光轉換電路丨丨之周 邊部與光轉換電路Π及/或周邊電路12連接而形成焊墊電 極13。 接著，如圖3(b)所示，例如，藉由旋塗法等塗佈樹脂 層於並半導體基板10上之光轉換電路11之周邊部被覆焊 塾電極13 ’以此方式，於半導體基板10上之光轉換電路11 之周邊部形成密封樹脂層14。 對於由在、封樹脂層14所被覆之區域而言，因與下一步驟 128536.doc -19· 200908220 中所貼合之封裝基板之密著強度相關聯，故必須適當選擇 最佳值，但較好的是，其寬度大於焊墊電極13之寬度，直 離開後封知丨月曰層1 4之禁止區域1 〇 以上之内側為止。 右形成直至密封樹脂層14之禁止區域之最大限度為止，則 在與下步驟之封裝基板之貼合步驟中，當密封樹脂突出 時有可能會產生不良情況。 接著，如圖4(a)所示，例如，與半導體基板1〇之活性面 相對向而在密封樹脂層14上配置由玻璃等透明基板所構成 ί裝土板1 5藉由封裝基板1 5及密封樹脂層14來氣密地 掛封光轉換電路11及周邊電路12。 作為上述密封樹脂層14，係利用單一密封樹脂層而形成 被覆焊墊電極13之部分及氣密地密封由玻璃等透明基板所 構成之封裝基板15之部分’但亦可利用複數種密封樹脂材 料來形成密封樹脂層。 圖4(b)係圖4(a)之主要部分放大圖，以後之步驟將藉由 放大圖而進行說明。 接著’如圖5(a)所示，例如，於半導體基板1〇之活性面 之相反側之面上’藉由光微影步驟而形成使第1接觸孔開 口之圖案之*阻膜（未圖示），並實施說如⑽— Etch反應性離子钮刻）等異向性乾式蚀刻處理，且朝向焊 墊電極13而形成直至半導體基板⑺之中途之深度為止的第 1接觸孔（第1開口部）CH 1。 此處車乂好的疋將第!接觸孔chi之深度設為半導體基 板1〇之厚度之0.5倍以上且〇9倍以下。 128536.doc -20- 200908220 於上述第1接觸孔CH1之形成步驟中，同時自半導體基 板〗0之活性面之相反側之面朝向光轉換電路與周邊電路 12之間的區域，形成直至半導體基板1〇之中途之深度為止 的隔熱用開口部（第3開口部）ih。 隔熱用開口部IH之直徑及深度等形狀與第i接觸孔CHi 實質相同。 接著，如圖5(b)所示，例如，藉由CVD(Chemicai Deposition，化學氣相沈積）法，被覆第i接觸孔chi及隔熱 用開口部IH之側壁面及底面，以數1〇〇 nm〜數μηΐ2膜厚堆 積氧化矽，從而形成絕緣層2〇。 接著，如圖6(a)所示，例如，藉由RIE等異向性乾式蝕 玄J處理，去除第1接觸孔CH1及隔熱用開口部出之底面部 分之絕緣層。 接著，如圖6(b)所示，例如，藉由γΑ(}(γηΗ_
Aluminum Garnet，釔鋁石榴石）雷射之心欠高諧波（266 或者ArF準分子雷射等雷射光之照射，以自第丨接觸孔cm 之底面到達焊塾電極13之方式，形成直徑小於第ι接觸孔 CH1之第2接觸孔CH2。 例如，若使用YAG雷射之4次高諧波（266 nm)，則可形成 1 0 μπι以下之直徑之開口部。 ^較好的疋，使第2接觸孔CH2之直徑為第丨接觸孔 CH1之直徑之〇·7倍以下，更好的是〇5倍以下。 又，根據上述第丨接觸孔CH1之深度之較佳範圍，第2接 觸孔之深度之較佳範圍係大於半導體基板10之厚度之 J28536.doc -21 · 200908220 倍且小於G.5倍。尤其是第！接觸孔CH1之開口步驟中曰 -1 日日 圓面内之加工不均為3〜5%，因此例如當半導體基板之厚 度為200 μιη^，必須具有1〇 左右之容限，而作為第2接 觸孔CH2之深度較佳為1〇 μιη以上。 隔熱用開口部ΙΗ中未利用雷射光而形成接觸孔。 接者，如圖7(a)所示，例如藉由CVD法，於第2接觸孔 CH2及隔熱用開口部出之壁面部形成氧化妙膜並形成絕緣 層20，且，於第！接觸孔cm及隔熱用開口部出之壁面部 分使絕緣層20厚膜化。 藉由上述步驟，作為絕緣層2〇，被覆第i接觸孔chi之 側壁面之部分能以厚於被覆第2接觸孔CH2之側壁面之部 分的方式而形成。之後，與去除第i接觸孔cm及隔熱用 開口部IH之底面部分之絕緣層時同樣，使用RIE等異向性 乾式蝕刻處理等來去除第2接觸孔CH2之底面部分之絕緣 膜’從而使形成於活性面上之焊墊電極1 3露出。 接著，如圖7(b)所示，例如，藉由使用有濺鍍之銅之籽 晶層之形成及銅之電解電鍍處理等，於絕緣層2〇之内側被 覆至少絕緣層20之内壁面與第2接觸孔CH2之底面，而形 成有由銅構成之導電層21。 此時，於隔熱用開口部IH，亦同樣在絕緣層2〇之内側形 成有由銅構成之導電層21。 接著，如圖8(a)所示，例如，藉由光微影步驟而形成特 疋之圖案之光阻膜（未圖示），使用先前眾所周知之蚀刻法 等對導電層21進行圖案加工，並於半導體基板1〇之活性面 128536.doc -22- 200908220 之相反側之面上形成引出至開口部之外部為止之引出電 極。 此時，於隔熱用開口部IH ,亦同樣對導電層2 1進行圖案 加工。 接著，形成阻焊層等保護膜22，該保護膜22用以被覆半 導體基板1 〇之活性Φ之相反側之面以及用以埋入第1接觸 孔CH1及第2接觸孔CH2與隔熱用開口部ΙΗ之内側。保護膜 22上，在外部連接端子形成區域形成有使導電層21露出之 〇 開口部。 此處，保護膜22於隔熱用開口部汨内作為隔熱部而發揮 作用。 作為上述保護膜，埋入第丨接觸孔CH1及第2接觸孔CH2 與隔熱用開口部1Η之内側的部分 '及被覆半導體基板10之 活！·生面之相反側之面的部分係藉由同一絕緣層材料而形 成仁亦可分別藉由不同絕緣性材料而形成。 , 叫’作為埋入至少隔熱用開口部m之材料，係使用隔 熱性之材料。 接者’如圖8(b)所示，例如，於保護膜22之開口部上形 成焊錫球或金柱栓凸塊等外部連接端子23。 如上述方式，可形成本實施形態之半導體裝置。 作為此後之步驟，例如以晶®級別進行上述步驟之情形 了進行切割處理並加以個片化。 根據本實施形態之半導體 守菔裒置之製造方法，自半導體基 之活性面之相反側之面直 直至半導體基板之中途之深度為 128536.doc -23 - 200908220 止而形成隔熱用開口部（第3開口部）m，於隔熱用開口部 之内部埋入形成作為隔熱部之保護膜22，藉此抑制自例 々周邊電路（第2電子電路）12向光轉換電路（第^電子 路)Η之熱傳導’⑯而可減小固體攝像元件之 梯度。 … 進而I成第1接觸孔及直徑小於該第i接觸孔之第2接 觸孔來作為貫通開口部，藉此可抑制因埋入至貫通開口部
内之導電層與基板或焊墊電極之熱膨脹係數之差而產生的 龜裂或剝落。 近年來，業者期望半導體裝置進—步低消耗電力化及高 速化，亦期望減小貫通孔部之寄生電容。針對貫通孔部之 寄生電容之低電容化，藉由使形成於貫通開口部之側壁之 導電材料層與矽基板間所形成的絕緣層增厚，而可實現低 電^化。針對用以保持與矽之絕緣之絕緣材料（例如氧化 )形成 般而吕為了保持覆蓋之均一性而使用 CVD法等，但若為了低電容化而欲使絕緣層增厚時，會耗 f時間’且亦會存在TAT延長之問題。進而’若採用直徑 =端變細之形狀的先前之貫通開口部形狀’而使絕緣層增 厚時，則亦存在開口部底部附近之導電層之埋人性劣化的 問題。 〜本實施形態之半導體裝置中，形成絕緣膜2次，因此可 易使、-邑緣膜之厚度增厚，χ，所增厚之部分僅為直徑較 大之第1接觸孔’而第2接觸孔種可使絕緣膜較薄地形成， 口此亦了防止導電層之埋入性之劣化。 128536.doc -24- 200908220 又，於檢查時焊塾電極上所殘留之探針痕會與貫通開口 部之形成區域重疊’亦有可能產生焊墊電極腐蝕之 況，但本實施形態中，實際上對於到達谭塾電極之第= 觸孔可利用雷射照射而使貫通開口部較小地形&，因此可 避免產生探針痕從而可高精度地形成貫通開口部。
又，針對貫通開口部之微細化，自裝置之f面於接合塾 上形成貫通開口部以進行接觸，㈣兼顧到對準精度，從 而有可能會產生貫通開口部之位置偏移等，並可能使晶圓 整體之良率降低，因此接合墊之微細化變得困難，且不利 於裝置尺寸之小型化’但本實施形態中，實際上對於到達 焊墊電極之第2接觸孔係利用雷射照射而使貫通開口部較 小地形成，藉此即便第丨接觸孔cm相對於焊墊電極1 3發 生偏移，但只要該等有一定程度之重疊便可高精度地形成 第2接觸孔CH2。藉此，可縮小焊墊電極之大小，從而可 實現裝置之小型化。 第2實施形態 圖9係放大本實施形態之半導體裝置之主要部分之模式 剖面圖。 本實施形態之半導體裝置中，代替第1實施形態中之隔 熱用開口部’例如，自半導體基板丨〇之活性面之相反側之 面朝向周邊電路12之區域，形成有散熱用開口部作為 第3開口部’於散熱用開口部DH之内壁面形成有絕緣層20 及導電層21，並埋入其内部而形成保護膜22。 較好的是’散熱用開口部DH之直徑與深度與第1接觸孔 128536.doc -25- 200908220 CH1相等，藉此，可與第】接 L Π時形成散熱用開口部 DH。 除上述之外，實質上係與第丨 同之構成。 實料u +導體裝置相 圖！〇係用㈣明本實施職之半㈣裝置 傳導之情形的模式圖。 下予之… 上述構成中’形成於散熱用開口部即之内壁面上之導 電層21係發揮熱傳導層之作用 幻層此處，作為熱傳導性 之材料，可使用銅、鎳、金等。 自半導體基板之活性面之相反侧之面直至半導體基板之 中途之深度為止而形成有散熱用開口部（第3開口部）DH， 於散熱用開口部DH之内壁面上形成有作為熱傳導層之導 電層21 ’散熱用開口部加之部分具有使熱排放之作用。 因此，可有效使周邊電路（第2電子電路）12中所產生之熱丁 向半導體基板1G之背面側排放，藉此抑制向光轉換電路 ⑷電子電路m之熱傳導’從而可減小固體攝像元件之像 素部之熱梯度。 本實施形態之半導體裝置中，對於發揮熱傳導層之作用 之散熱用開口部（第3開口部）DH内之導電層21而言’較好 的是引出至半導體基板10之背面側為止’因進一步提高熱 排放特性，故亦可連接於外部連接端子等。 第3實施形態 圖11係放大本實施形態之半導體裴置之主要部分之模式 剖面圖。 128536.doc -26 - 200908220
導體基板1 0之活性 導體裝置中’除了第1實施形態中之隔 亦如第2實施形態所示般，例如，自半 面之相反側之面朝向周邊電路12之區 域，而形成有散熱用開口部DH作為第4開口部，於散熱用 ]F H之内壁面上形成有絕緣層20及導電層21，且埋 入其内部而形成有保護膜22。 較好的是， 隔熱用開口部IH與散熱用開口部DH之直徑 與深度分別與第1接觸孔CH1相等，藉此可與第丨接觸孔同 時形成隔熱用開口部出與散熱用開口部Dh。 除上述之外’實質係與第1實施形態之半導體裝置相同 之構成。 圖12係用以說明本實施形態之半導體裝置之動作時之熱 傳導之情形的模式圖。 自半導體基板之活性面之相反側之面直至半導體基板之 中途之深度為止而形成有隔熱用開口部（第3開口部）ΙΗ， 埋入至隔熱用開口部ΙΗ之内部而形成有作為隔熱部之保護 膜22 ’隔熱用開口部m之部分具有阻止熱傳導之功能。 又’自半導體基板之活性面之相反側之面直至半導體基 板_途之深度為止而形成有散熱用開口部（第4開口 部）DH ’於散熱用開口部dh之内壁面上形成有作為熱傳導 層之導電層21’以使周邊電路（第2電子電路）12中所產生之 熱Τ向半導體基板1 0之背面侧排放。 因此’抑制周邊電路（第2電子電路）12中所產生之熱τ向 光轉換電路（第1電子電路）11之熱傳導，藉此可減小固體攝 128536.doc -27- 200908220 像元件之像素部之熱梯度。 本實知形態之半導體裝置中，對於發揮著熱傳導層之作 用的散熱用開口部（第4開口部）DH内之導電層21而言，較 好的疋引出至半導體基板1〇之背面側為止，因進一步提高 熱排放特性，故亦可連接於外部連接端子等。本實施形態 中表示的疋與自第1接觸孔CH1引出之導電層一體化之形 態。 第4實施形態 圖13係本實施形態之半導體裝置之剖面圖。 第1〜第3實施形態之半導體裝置，例如，係經由凸塊23 而女裝於形成有記憶體元件等之記憶體基板3 〇上之配線3 i 並加以模組化，或者安裝於其他封裝基板上之配線上而加 以使用。圖式中表示了第1實施形態之半導體裝置。 此外’第1實施形態之半導體裝置可安裝用於各種封裝 基板或半導體基板等上。 根據上述本發明之各實施形態之半導體裝置，可享有以 下效果。 自半導體基板之活性面之相反側之面直至半導體基板之 中途之深度為止而形成有隔熱用開口部IH，埋入至隔熱用 開口部IH之内部而形成作為隔熱部之保護膜22，抑制周邊 電路（第2電子電路）12中所產生之熱T向光轉換電路（第 子電路）11之熱傳導，或者’於散熱用開口部dh之内部形 成有熱傳導層而使來自周邊電路（第2電子電路）之熱向半導 體基板之相反側排放’藉此可減小光轉換電路（第丨電子電 128536.doc -28 - 200908220 路）之熱梯度。 進而，本實施形態之半導體裝置中，藉由使與焊墊電極 部接觸之開口部（第2接觸孔）之直徑較小，而可減小形成於 開口口p之導電層之熱膨脹之影響，從而可達成高可靠性。 又，除了與焊墊電極接觸之部分之外，形成於直徑更大 之第1接觸孔上’可使貫通開口部形成之丁八丁缩短，又，亦 可適用於較厚之晶圓中，因此亦可達成操作性之提高。 r 進而，與焊墊電極之接觸係於直徑更小之第2接觸孔上 、 進行，因此可提高貫通開口部與焊墊電極之位置對準 (alinement)之自由度，可避開半導體晶圓之檢查時之探針 痕而形成貫通開口部，因此可提高貫通開口部之良率。 又，藉由形成直徑更小之第2接觸孔，亦可達成焊墊電 極之小型化。 又，於第1接觸孔之壁面上，絕緣層較之第2接觸孔而厚 膜化’可減小開口部之内側之導電層與半導體基板之間之 寄生電容。 本發明並不限定於上述說明。 例如，不限定於對CM0S影像感測器等固體攝像裝置氣 密地密封而封裝化之半導體裝置，亦可適用於氣密地密封 其他電子元件之半導體裝置。 進而’不限於氣密地密封有電子元件之形態之半導體裝 置，只要具有貫通基板之配、線，便可使用本發明。 、 此外，在不脫離本發明之尊宫夕益固如1 月之要曰之fe圍内可進行各種 更。 128536.doc 29- 200908220 [產業上之可利用性] 本發明之半導體裝置可適用於具有貫通氣密地密封有固 體攝像裝置等之封裝形態之半導體裝置等的基板之配線的 半導體裝置。 本發明之半導體裝置之製造方法可適用於具有貫通氣密 地密封固體攝像裝置等之封裝形態之半導體裝置等的基板 之配線的半導體裝置之製造方法。 【圖式簡單說明】 圖1 (a)係本發明之第1實施形態之半導體裝置之模式剖面 圖’圖1(b)係圖i(a)之主要部分放大圖。 圖2係用以說明本發明之第1實施形態之半導體裝置之各 部分之尺寸及動作時之熱傳導之情形的模式圖。 圖3(a)及（b)係表示本發明之第1實施形態之半導體裝置 之製造方法之製造步驟的剖面圖。 圖4(a)及（b)係表示本發明之第丨實施形態之半導體裝置 之製造方法之製造步驟的剖面圖。 圖5(a)及（b)係表示本發明之第丨實施形態之半導體裝置 之製造方法之製造步驟的剖面圖。 圖6(a)及（b)係表示本發明之第丨實施形態之半導體裝置 之製造方法之製造步驟的剖面圖。 圖7(a)及（b)係表不本發明之第丨實施形態之半導體裝置 之製造方法之製造步驟的剖面圖。 圖8(a)及（b)係表不本發明之第丨實施形態之半導體裝置 之製造方法之製造步驟的剖面圖。 128536.doc • 30 - 200908220 圖9係放大本發明之第2實施形 分的模式剖面圖。 之主要部 圖1〇係用以說明本發明之第2實施形態之半導 動作時之熱傳導之情形的模式圖。 、置之 圖11係放大本發明之第3實施形態之半導體裝置之 部分的模式剖面圖。 '"之主要 圖12係用以說明本發明之第3實施形態之半導體骏置 動作時之熱傳導之情形的模式圖。 、之 面 圖 圖13係本發明之第4實施形態之半導體裝置之模式剖 【主要元件符號說明】 10 半導體基板 11 光轉換電路（第1電子電路） 12 周邊電路（第2電子電路） 13 焊墊電極 14 密封樹脂層 15 封裝基板 20 絕緣層 21 導電層 22 保護膜 23 外部連接端子 30 記憶體基板 31 配線 CH1 第1接觸孔 128536.doc •31 - 200908220 CH2 第2接觸孔 ΙΗ 隔熱用開口部 DH 散熱用開口部 Τ 熱 ϋ 128536.doc -32-

Claims (1)

  1. 200908220 十、申請專利範圍： 1. 一種半導體裝置，其特徵在於包括·· 半導體基板，其係於活性面上形成有第丨電子電路及 動作時之發熱密度與上述第1電子電路不同之第2電子電 路； 帛墊電極，其係於上述活性面上連接於上述第】電子 電路及/或上述第2電子電路而形成； 歼’邛，其係自上述半導體基板之上述活性面相 '反側之面朝向上述焊塾電極至上述半導體基板中途深度 為止而形成； 2開口部’其係以自上述第1開口部之底面到達上述 焊塾電極之方式形成，且直徑小於上述第丨開口部； 絕緣層’其係被覆上㈣部及上述第2開口部之 側壁面而形成； 導電層，其係於上述絕緣層之内側，被覆至少上述絕 緣層之内壁面與上述第2開口部之底面而形成； 第1開口部’其係自上述半導體基板之上述活性面相 反側之面至上述半導體基 土锻τ逮冰度為止而形成；及 隔熱部，其係埋入上述第3開口部。 2·如請求項1之半導體裝置，其中 上述第3開口部係自上述 導體基板之上述活性面相 反側之面朝向上述第1電 6, F ^ _ 電路與上述第2電子電路之間 的&域而形成。 128536.doc 1 ·如請求項1之半導體裝置，其中 200908220 上述第1開口部與上述第3開口部係以實質相同之深度 形成。 4·如請求項1之半導體裝置，其中進而包括： 第4開口部，其係自上述半導體基板之上述活性面相 反側之面至上述半導體基板中途深度為止而形成；及 熱傳導層，其係形成於上述第4開口部之内部。 5·如請求項4之半導體裝置’其中 上述第4開口部係自上述半導體基板之上述活性面相 反側之面朝向上述第2電子電路而形成。 6_如請求項4之半導體裝置，其中 上述第1開口部與上述第4開口部係以實質相同之深度 形成。 又 7. 如請求項1之半導體裝置，其中進而包括： 封裝基板，其係與上述半導體基板之上述活性面相對 而配置；及 密封樹脂層，其以氣密地密封上述第丨電子電路之方 式，形成於上述半導體基板上之上述第丨電子電路之周 邊部與上述封裝基板之間隙。 8. 如請求項1之半導體裝置，其中 上述第1電子電路係光轉換電路。 9. 一種半導體裝置’其特徵在於包括： 半導體基板，其係於活性面上形成有第〗電子電路及 動作時之發熱密度與上述第丨電子電路不同之第2電子電 路； 128536.doc 200908220 焊墊電極，其係於上述活性面上連接於上述第1電子 電路及/或上述第2電子電路而形成； 第1開口部，其係自上述半導體基板之上述活性面相 反側之面朝向上述焊墊電極至上述半導體基板中途深度 為止而形成； 第2開口部，其係以自上述第1開口部之底面到達上述 焊墊電極之方式形成，且直徑小於上述第1開口部；
    絕緣層，其係被覆上述第1開口部及上述第2開口部之 側壁面而形成； 導電層，其係於上述絕緣層之内側，被覆至少上述絕 緣2之内壁面與上述第2開口部之底面而形成； 弟3開口部，其係自上述半導體基板之上述活性面相 反側之面至上述半導體基板中途深度為止而形成；及 熱傳導層，其係形成於上述第3開口部之内部。 1〇.如請求項9之半導體裝置，其中 11. 反Si3開，自上述半導體基板之上述活性面相 朝向上述第2電子電路而形成。 如請求項9之半導體裝置，其中 上述第1開 形成。 口部與上述第3開 口部係以實質相同之深度 12.如請求項9之半導體裝置，其中進而包括 上述活性面相對 1電子電路之方 封裝基板，其係與上述半導體基板之 而配置；及 密封樹脂層，其以氣密地密封上述第 128536.doc 200908220 式’形成於上述半導體其; 4卞等遐丞扳上之上述第〗電子電路之 邊部與上述封裝基板之間隙。 13.如請求項9之半導體裝置，其中 上述第1電子電路係光轉換電路。 其特徵在於包括如下步 14. 一種半導體裝置之製造方法 驟： 於半導體基板之活性面上形成第！電子電路及動作時 之發熱密度與上述第1電子電路不同之第2電子電路，並 於上述活性面上連接於上述第1電子電路及/或上述第2電 子電路而形成焊墊電極的步驟； 自上述半導體基板之上述活性面相反側之面朝向上述 烊塾電極至上述半導體基板中途深度為止而形成第 口部的步驟； 述第1開°部之底面到達上述焊墊電極之方 式：形成直徑小於上述第!開口部之第2開口部的步驟； 被覆上述第1開口部及上述第2開口部之側壁面而形成 絕緣層的步驟； 於上述絕緣層之内側，被覆至少上述絕緣層之内壁面 與上述第2^^ 口部之底面而形成導電層的步驟； 自上述半導體基板之上述活性面相反側之面至上述半 導體基板中途深度為止而形成第3開口部的步驟；及 埋入上述第3開口部而形成隔熱部的步驟。 15. 如請求項14之半導體裝置之製造方法，其中 於形成上述第1開 口部之步驟中同時形成上述第3開口 128536.doc 200908220 部。 16.如請求項14之半導體裝置之製造方法，其中 於形成上述第3開口部之步驟中，係自上述半導體基 板之上述活性面相反側之面朝向上述第1電子電路與上 述第2電子電路之間的區域而形成。 17·如請求項14之半導體裝置之製造方法，其中 上述第1開口部與上述第3開口部係以實質相同之深度 形成。 〇 I8·如請求項14之半導體裝置之製造方法，其中進而包括如 下步驟： 自上述半導體基板之上述活性面相反側之面至上述半 導體基板中途深度為止而形成第4開口部的步驟；及 於上述第4開口部之内部形成熱傳導層的步驟。 19.如請求項18之半導體裝置之製造方法，其中 於形成上述第4開口部之步驟中，係自上述半導體基 ^ 板之上述活性面相反側之面朝向上述第2電子電路而形 成。 如請求項18之半導體裝置之製造方法，其中 以實質相同之深度形成上述第丨開口部與上述第4開口 部。 種半導體裝置之製造方法，其特徵在於包括如下步 驟： 於半導體基板之活性面上形成第丨電子電路及動作時 之發熱密度與上述第1電子電路不同之第2電子電路，並 128536.doc 200908220 於上述活性面上連接於上述第丨電子電路及/或上述第2電 子電路而形成焊墊電極的步驟； 曰自上述半導體基板之上述活性面相反側之面朝向上述 烊墊電極至上述半導體基板中途深度為止而形成第 口部的步驟； 以自上述第！開口部之底面到達上述焊墊電極的方 式，形成直徑小於上述第丨開口部之第2開口部的步驟； 被覆上述第W 口部及上述第2開口部之㈣面而形成 絕緣層的步驟； 於上述絕緣層之内侧，被覆至少上述絕緣層之内壁面 與上述第2開口部之底面而形成導電層的步驟； 自上述半導體基板之上述活性面相反側之面至上述半 導體基板中途深度為止而形成第3開口部的步驟丨及 於上述第3開口部之内部形成熱傳導層的步驟。 22. 如請求項21之半導體裝置之製造方法，其中 ϋ 於形成上述第旧口部之步驟中同時形成上述第3開口 部。 23. 如請求項21之半導體裝置之製造方法，其中 於形成上述第3開口部之步驟中，係自上述半導體基 板之上述活性面相反側之面朝向上述第2電子： 成。 24. 如請求項21之半導體裝置之製造方法，其中 以實質相同之深度形成上述第鴻口部與上述第3開口 部0 128536.doc
TW097113087A 2007-05-16 2008-04-10 Semiconductor device and method of manufacturing the same TW200908220A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007130354A JP4483896B2 (ja) 2007-05-16 2007-05-16 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW200908220A true TW200908220A (en) 2009-02-16
TWI371824B TWI371824B (zh) 2012-09-01

Family

ID=40026657

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097113087A TW200908220A (en) 2007-05-16 2008-04-10 Semiconductor device and method of manufacturing the same

Country Status (5)

Country Link
US (1) US8455969B2 (zh)
JP (1) JP4483896B2 (zh)
KR (1) KR101478524B1 (zh)
CN (1) CN101308845B (zh)
TW (1) TW200908220A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109425812A (zh) * 2017-08-28 2019-03-05 创意电子股份有限公司 半导体封装元件的检测系统及其热阻障层元件

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566944B2 (en) * 2007-01-11 2009-07-28 Visera Technologies Company Limited Package structure for optoelectronic device and fabrication method thereof
JP4799543B2 (ja) * 2007-12-27 2011-10-26 株式会社東芝 半導体パッケージ及びカメラモジュール
CN101499480B (zh) * 2008-01-30 2013-03-20 松下电器产业株式会社 半导体芯片及半导体装置
JP2010021451A (ja) * 2008-07-14 2010-01-28 Panasonic Corp 固体撮像装置およびその製造方法
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
JP2010206158A (ja) 2009-02-04 2010-09-16 Panasonic Corp デバイス
US7947601B2 (en) * 2009-03-24 2011-05-24 Micron Technology, Inc. Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device
JP5407078B2 (ja) * 2010-02-24 2014-02-05 新光電気工業株式会社 半導体パッケージ
JP2013520808A (ja) * 2010-02-26 2013-06-06 精材科技股▲ふん▼有限公司 チップパッケージおよびその製造方法
JP5499851B2 (ja) * 2010-04-07 2014-05-21 株式会社島津製作所 二次元画像検出器
JP2012033894A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
JP6342033B2 (ja) * 2010-06-30 2018-06-13 キヤノン株式会社 固体撮像装置
JP5450295B2 (ja) 2010-07-05 2014-03-26 オリンパス株式会社 撮像装置および撮像装置の製造方法
JP5623184B2 (ja) * 2010-08-26 2014-11-12 京セラ株式会社 配線基板および撮像装置
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
RU2617284C2 (ru) * 2012-03-01 2017-04-24 Конинклейке Филипс Н.В. Устройство электронной схемы и способ его изготовления
CN102637713B (zh) * 2012-03-31 2014-07-30 江阴长电先进封装有限公司 一种含有金属微凸点的图像传感器封装方法
WO2014013742A1 (ja) * 2012-07-20 2014-01-23 株式会社ニコン 撮像ユニット、撮像装置、および撮像ユニットの製造方法
JP2014086477A (ja) * 2012-10-22 2014-05-12 Nitto Denko Corp 半導体素子の製造方法
EP2741322B1 (en) * 2012-12-10 2016-04-27 ams AG Semiconductor device with integrated hot plate and recessed substrate and method of production
CN104051490B (zh) * 2013-03-12 2017-09-12 奥普蒂兹公司 无封盖传感器模块及其制造方法
US20140264693A1 (en) * 2013-03-12 2014-09-18 Optiz, Inc. Cover-Free Sensor Module And Method Of Making Same
US9575722B2 (en) 2013-03-14 2017-02-21 International Business Machines Corporation Software interface for a specialized hardward device
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
CN103606542A (zh) * 2013-11-30 2014-02-26 华进半导体封装先导技术研发中心有限公司 穿透硅通孔金属互连结构及其制造方法
US9343447B2 (en) * 2014-09-26 2016-05-17 Texas Instruments Incorporated Optically pumped sensors or references with die-to-package cavities
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置
JP6725231B2 (ja) * 2015-10-06 2020-07-15 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
CN108110016B (zh) * 2016-11-25 2020-11-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
US20190172861A1 (en) * 2017-12-05 2019-06-06 Semiconductor Components Industries, Llc Semiconductor package and related methods
JP7246136B2 (ja) * 2018-02-14 2023-03-27 キヤノン株式会社 半導体装置、カメラおよび半導体装置の製造方法
JP2019160893A (ja) * 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法
JP7054361B2 (ja) 2018-04-10 2022-04-13 キヤノン株式会社 表示装置、及び、その製造方法
US10784222B2 (en) 2018-10-31 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-bump sidewall protection
JP2020141090A (ja) * 2019-03-01 2020-09-03 ソニーセミコンダクタソリューションズ株式会社 容量素子、半導体素子基板及び電子機器
CN109935168B (zh) * 2019-03-27 2021-02-26 京东方科技集团股份有限公司 一种衬底基板及其制备方法、阵列基板以及显示装置
JP7287116B2 (ja) * 2019-05-30 2023-06-06 セイコーエプソン株式会社 振動デバイスおよび電子機器
CN116998012A (zh) * 2021-03-24 2023-11-03 索尼半导体解决方案公司 半导体器件和成像装置
JP7551558B2 (ja) * 2021-04-01 2024-09-17 キヤノン株式会社 信号処理装置
CN116153958A (zh) * 2021-11-19 2023-05-23 成都辰显光电有限公司 显示面板及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189898A (ja) * 1996-12-24 1998-07-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10242284A (ja) 1997-02-26 1998-09-11 Hitachi Ltd 半導体集積回路装置
JP2000353800A (ja) 1999-06-14 2000-12-19 Canon Inc 半導体装置
JP3655232B2 (ja) 2001-11-15 2005-06-02 株式会社東芝 赤外線センサ
JP2004095861A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
JP4328520B2 (ja) 2002-12-06 2009-09-09 日本電気株式会社 半導体装置及びその製造方法
TWI313914B (en) 2005-01-31 2009-08-21 Sanyo Electric Co Semiconductor device and a method for manufacturing thereof
JP2006229043A (ja) 2005-02-18 2006-08-31 Fuji Film Microdevices Co Ltd 固体撮像装置
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
JP4463194B2 (ja) 2005-12-27 2010-05-12 ソニー株式会社 固体撮像装置および固体撮像装置の製造方法
EP2135280A2 (en) * 2007-03-05 2009-12-23 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109425812A (zh) * 2017-08-28 2019-03-05 创意电子股份有限公司 半导体封装元件的检测系统及其热阻障层元件

Also Published As

Publication number Publication date
KR101478524B1 (ko) 2015-01-02
TWI371824B (zh) 2012-09-01
CN101308845A (zh) 2008-11-19
JP4483896B2 (ja) 2010-06-16
US8455969B2 (en) 2013-06-04
KR20080101662A (ko) 2008-11-21
JP2008288309A (ja) 2008-11-27
CN101308845B (zh) 2010-09-29
US20080283951A1 (en) 2008-11-20

Similar Documents

Publication Publication Date Title
TW200908220A (en) Semiconductor device and method of manufacturing the same
TWI360850B (en) Semiconductor device and method of manufacturing t
TWI247563B (en) Interposer and method of making same
TW554453B (en) Semiconductor device and method of manufacturing the same
TWI240338B (en) Structure of image sensor module and method for manufacturing of wafer level package
CN101937894B (zh) 具有贯通电极的半导体器件及其制造方法
CN101345228B (zh) 元件搭载用基板及其制造方法、半导体模块和便携式设备
TW577132B (en) Semiconductor device and method of manufacturing semiconductor device
TW200832653A (en) Package substrate, method of fabricating the same and chip package
TW200952142A (en) Package substrate having embedded semiconductor chip and fabrication method thereof
TW200950006A (en) Circuit board process
CN105575936B (zh) 制造电路载体方法及制造和运行半导体装置的方法
CN104600024B (zh) 半导体装置及其制造方法
WO2007023950A1 (ja) 半導体装置の製造方法
CN108807197B (zh) 具有侧壁金属化部的芯片封装
JP2002231854A (ja) 半導体装置およびその製造方法
JP5385452B2 (ja) 半導体装置の製造方法
JP4828537B2 (ja) 半導体装置
JP2002231749A (ja) 半導体装置およびその接合構造
TWI278795B (en) Display device
JP2019087768A (ja) 半導体装置
KR20080077587A (ko) 칩 온 필름용 배선기판과 그 제조방법, 및 칩 온 필름
JP7588047B2 (ja) 半導体装置
US12205826B2 (en) Method for forming a semiconductor substrate arrangement
JP2010135554A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees