TW425761B - Delay-optimized multiplexer - Google Patents

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TW425761B
TW425761B TW088107531A TW88107531A TW425761B TW 425761 B TW425761 B TW 425761B TW 088107531 A TW088107531 A TW 088107531A TW 88107531 A TW88107531 A TW 88107531A TW 425761 B TW425761 B TW 425761B
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TW
Taiwan
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delay
multiplexer
optimized
branch
inverter
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Application number
TW088107531A
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Inventor
Dieter Haerle
Patrick Heyne
Thoralf Graetz
Bret Johnson
Original Assignee
Siemens Ag
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    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/72Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
    • H03K17/735Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
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  • Electronic Switches (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

經濟邹智慧財產局員工消費合作社印.製 4 25" _B7_五、發明說明(ί ) 本發明是鼷於一種是由至少二糎調整元件所構成之延 _性最佳化之多工器,此二傾調整元件可分別經由第 一分支直接由一個控制信號以及經由第二分支由反相器 所反相之控制信號來控制。 多工器及解多工器通常是以三態(state)度相器或調 整元件或反及(HAND)閘來製成。三態反相器是一種反相 器,其具有三種狀態,卽” 1 ” 0 ”及”高阻抗H。 第3圖是現有之解多工器之例子,其具有讕整元件或 轉換元件1,2以及一個反相器3。調整元件1是由η -通 道-MOS電晶體4及ρ-通道-MOS電晶體5所構成。調整元 件2同樣是由η -通道- MOS電晶體6和ρ -通道- MOS電晶體 7所構成。電晶體4, 5就像電晶體6, 7 —樣是互相並 聯的。第一輸入信號INI是經由電晶髏4,5之源極-汲 搔區段而傳送,而第二輸入信號IN2之是經由電晶體6, 7之源極-汲極區段而傳送。此二値調整元件1, 2之輪出 端是輿一個共同之輸出節點OUT相連接。電晶醴5 , 6之 閛搔是由控制信號C 2所控制,C 2卽為控制信號C T R L。此 外,電晶體4, 7之閛極是由控制信號C1所控制,C1是控 制信號CTRL經由反相器3而形成,即,控制信號C1和C2 是互相反相的。 若第3圖中所示之解多工器中控制信號C1是在”0”, 則電晶體4關閉,電晶體7則開啓β控制信號C2在此情 況中是” Γ',這表示:電晶體5覼閉,電晶體6則開啓 。換言之,在控制信號CTRL是”1”時,調整元件2導通 A7 ---.---------- I I I I I — I ------- - 線 {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)Al規格(210 X 297公1 ) A7 B7
五、發明說明(> ) 經濟部智慧財產局員工消費合作社印,^ ,調整元件1刖鼷閉。 加入反相器3可在第3圖之電路配置中使信號C1相對 於信號C2稍撤被延羥,這是因為倍號C1必須經由反相器 3。換言之,在第1圖之電路配置中,調整元件1, 2分别 以不同之速率而被控制,這樣在多工器或解多工器之與 時間臨界(critical)點有騎之匾用中是有缺點的,這是 因為输入倍號IN1和IK2會由於時間上不同之控制作用而 對輸出端OUT有相同之延遲。 本發明之目的因此是設計一種延趣最佳化之多工器或 解多工器,其在輿時間臨界酤有關之應用中可提供一種 時間同步之輸出信號。 依據本發明,此目的在本文開頭所述技藝之延遲最佳 化之多工器中是以下述方式達成:在第一分支中設置另 一痼調整元件,其會産生此種與反相器有開之延遲。 本發明之延遲最佳化之多工器(或解多工器)因此是在 控制信號之分支中使用另一傾最佳化之調整元件,在此 分支中不設置反相器。藉由此種另外加入之調整元件, 則可仿製此種由反相器所強行引入之時間上之延遅,使 各別之控制信號可同時到達各調整元件。 亦已顯示之事實是:當上述之調整元件是由程序視窗 來考慮時,刖這些調整元件通常較適合稱為”開關”而不 是三態反相器。三態反相器是一種主動式或放大用之開 關,其中程序上之變動對切換速率所産生之作用較其在 ”被動式(passive)”調整元件上所産生者大很多。因此 -4 - Γ I--^--------訂----I----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A(l規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 ^ 4 2576 1 A7 _B7_五、發明說明) ,在輕撒之P-通道-FET中上升之輸出邊緣是緩慢的,而 在η-通道-FET中此即成為下降之輸出遴緣。即,此種由 晶圖中所得之調整元件之變動在製造三態反相器時小於 一些與程序有關之變動。 諝整元件之慣性在切換時亦與一種對控制信號而言是 均勻地延》之輪出信號之産生有關,卽使各諝整元件 用之各别之控制信號並不是準確地於相同之時間點切換 畤亦如此。 本發明以下將依據圖式作詳述。圓式簡單說明如下: 第1和第2圖 本發明之多工器之二傾實施例之各別 之電路圖。 第3圖 現有之多工器之電路圖。 在第1和第2圖中,與第3鼷相同之參考符號是使用 在相對應之組件中。 第1圖潁示一種在控制信號C2之分支中的另一調整元 件8。此一調整元件8就像調整元件1和2 —樣是由η -通 道-MOS電晶體9和Ρ-通道-MOS電晶體10所構成。電晶髏 9和10之閛極(其就像電晶體4和5或6和7 —樣是互相 平行的)須分別施加一種電源電壓V D D或V S S。 須測定此調整元件8或使其"最佳化”,使其延遲時間 即為反相器3之延遲時間。這樣可使信號C1和C2(其是 由控制信號CTRL而來)同時接通電晶體4至7 ,於是在與 時間臨界點有關之應用中卽可確保輸出端OUT上可獲得 一種輪出信號,其分別具有枏同之延遲。 --I--------- 裝·11111 訂------11·繞 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公f ) 4 257 6 1 A7 B7_五、發明說明(4 ) 第2圖是一種實施例,其中只施加一種輸入信號IN1 ,其直接傳送至調整元件1且經由另一反相器11而傳送 至調整元件2。 本發明之多工器的有利應用例如可用在動態控制倍號 CTRL中且更確切地說是用在靜態之輸入信號INI, IN2中 ,以便製成一種互斥或(ExOR)元件,其控制信號CTRL至 輪出端OUT具有定值之延遲時間。 符號之說明 1,2,8...,.,調整元件 3..........反相器 4,5,6,7,9......電晶體 ------------- t -------- 訂----- ----線 {請先閱讀背面之注意事項再填寫本頁) 經濟部智玆財產局員1|消費合作社印'製 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐)

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 425761 § DS六、申請專利範圍 1. 一種延羥性最佳化之多工器,其是由至少二値調整元 件(1, 2)所構成,此二値調整元件可分別由第一分支 中之控制倍號(C2)直接控制或由第二分支中之由反相 器(3 )所反相之控制信號(C 1)所控制,其特歡為: 在第一分支中設置另一傾調整元件(8),其可仿製 此種與反相器(3)有關之延遲。 2. 如申請專利範圍第1項之延遲性最佳化之多工器,其 中至少此二艏諏整元件(1, 2)之每一痼都須施加一種 相隔離之輸入信號(IH1 , IN2)。 3. 如申請專利範圍第1項之延遲性最佳化之多工器,其 中至少此二値調整元件(1, 2)中之一須施加一種輸入 信號且另一艏諝整元件則須施加反相之輸入信號。 4. 如申請專利範圍第1 , 2或3項之延遲性最佳化之多 工器,其中調整元件(1,2, 是由η-通道-MOS電晶 體(4, 6,9)及Ρ-通道-MOS電晶體(5,7, 10)所構成, 這些電晶體互相並聯。 ---1---------- ---I 1 I 1 I 訂-------— I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
TW088107531A 1998-05-13 1999-05-10 Delay-optimized multiplexer TW425761B (en)

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DE19821455A DE19821455C1 (de) 1998-05-13 1998-05-13 Verzögerungsoptimierter Multiplexer

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4731846B2 (ja) * 2000-04-18 2011-07-27 株式会社半導体エネルギー研究所 表示装置
US20010030511A1 (en) 2000-04-18 2001-10-18 Shunpei Yamazaki Display device
WO2002091421A1 (fr) 2001-05-01 2002-11-14 Nikon Corporation Appareil a faisceau d'electrons et son utilisation pour la fabrication
KR100565760B1 (ko) 2004-08-23 2006-03-29 동부아남반도체 주식회사 멀티플렉서
KR100594318B1 (ko) 2005-01-31 2006-06-30 삼성전자주식회사 위상점프없는 소프트 스위칭을 위한 멀티플렉서 및멀티플렉싱 방법
DE102005011512A1 (de) * 2005-03-10 2006-09-21 Endress + Hauser Wetzer Gmbh + Co. Kg Signalausgabeeinheit
JP4958434B2 (ja) 2005-12-22 2012-06-20 オンセミコンダクター・トレーディング・リミテッド 電圧選択回路
US7616029B1 (en) * 2007-10-09 2009-11-10 Lattice Semiconductor Corporation Hysteresis-based processing for applications such as signal bias monitors
FR2928014B1 (fr) * 2008-02-26 2011-12-23 Thales Sa Dispositif electronique destine a des equipements hyperfrequences embarques sur satellite

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593390A (en) * 1984-08-09 1986-06-03 Honeywell, Inc. Pipeline multiplexer
US4546115A (en) 1985-02-25 1985-10-08 John Gagliani Polyimide compositions and foams and methods of making same
EP0221922A1 (en) * 1985-05-29 1987-05-20 Analog Devices, Inc. Cmos full adder cell e.g. for multiplier array
JPS62159921A (ja) * 1986-01-08 1987-07-15 Sharp Corp デマルチプレクサ回路
JP2600753B2 (ja) * 1988-02-03 1997-04-16 日本電気株式会社 入力回路
US5200907A (en) * 1990-04-16 1993-04-06 Tran Dzung J Transmission gate logic design method
JPH04172011A (ja) * 1990-11-05 1992-06-19 Mitsubishi Electric Corp 半導体集積回路
US5162666A (en) * 1991-03-15 1992-11-10 Tran Dzung J Transmission gate series multiplexer
US5369640A (en) * 1993-04-16 1994-11-29 Digital Equipment Corporation Method and apparatus for clock skew reduction through remote delay regulation
EP0647030A3 (en) * 1993-09-30 1995-11-08 Texas Instruments Inc Integrated circuit device.
JP2636749B2 (ja) 1994-09-08 1997-07-30 日本電気株式会社 Xor回路と反転セレクタ回路及びこれらを用いた加算回路
US5528177A (en) * 1994-09-16 1996-06-18 Research Foundation Of State University Of New York Complementary field-effect transistor logic circuits for wave pipelining
JP3708168B2 (ja) * 1995-06-13 2005-10-19 富士通株式会社 遅延装置
US5625303A (en) * 1995-09-27 1997-04-29 Intel Corporation Multiplexer having a plurality of internal data paths that operate at different speeds
US5955912A (en) * 1995-10-25 1999-09-21 Texas Instruments Incorporated Multiplexer circuits
US5715256A (en) * 1996-09-27 1998-02-03 Sun Microsystems, Inc. Method and apparatus for handling multiplexer contention during scan

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Publication number Publication date
CN1235420A (zh) 1999-11-17
EP0957583A2 (de) 1999-11-17
KR19990088149A (ko) 1999-12-27
JP2000013209A (ja) 2000-01-14
DE19821455C1 (de) 1999-11-25
EP0957583A3 (de) 2006-07-05
KR100396637B1 (ko) 2003-09-02
CN1143432C (zh) 2004-03-24
US6756820B1 (en) 2004-06-29

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