WO1987007067A1 - Circuit de commande d'un dispositif d'affichage d'images - Google Patents

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Toshiaki Hayashida
Hajime Takesada
Mitsuhiro Yamasaki
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    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared

Definitions

  • the present invention relates to a coarse circuit of an image display device such as a narrow crystal matrix panel.
  • Fig. I8 is a diagram showing a drive circuit for a satelite display device using an active matrix insect panel used for the device in the crystal, and such a circuit is, for example, 577-141078 Is published in IE
  • the active matrix 'J-type crystal panel U> has n columns in the X direction and ⁇ rows in the Y direction, and is a TFT made of flXn ⁇ amorphous silicon (a-si).
  • (Thin transistor) (1a) and narrow insects (13 ⁇ 4) are connected in a matrix as shown in the figure, and each row (GhG Conduct*" 018) and each column (D'D ,, "'D iO is connected to a row driver (2>) and a column driver (3), respectively.
  • the S-row driver consists of a shift register (33) in the ft stage, a sample-and-hold circuit (3b>, and an output circuit (3 ⁇ ).
  • (4) is a synchronous control circuit.
  • the first and second start pulses (STtXSTs) and the first and second clock pulses (CP ⁇ XCP) are created based on the horizontal synchronization signal (1 ⁇ ) ⁇ vertical synchronization signal (Vp) ⁇ .
  • the present invention has been made in view of the above points, and has as its object the use of a transistor having a switching speed comparable to that of a drive circuit. Another object of the present invention is to reduce the power consumption of the circuit according to the present invention.
  • the present invention is to provide a core circuit in which no flow occurs and the switching time does not increase.
  • an object of the present invention is to enable a panel to operate normally even if a failure occurs in a matrix wx panel or a driving circuit, thereby improving the yield.
  • the active matrix is selected from the following formulas.
  • a counter that counts the number of pulses and also derives at least a binary count, and a counter output of the signal that is decoded to decode each row and each row. Or, in each row, prepare for the pulsing that shifts the order of the kis in synchronization with the previous ia glo pulse.
  • the present invention also counts clock bals and A counter that also derives the output of the toe and its inverted output, and a decoder that decodes the output of the counter and generates a pulse that shifts to the next row and / or each column of the matrix panel in synchronism with the crotal pulse.
  • An excitation circuit is configured so that the time required for switching of the switching transistor in the main circuit is shortened by the above-described means.
  • the i-th block is a block diagram of an i-th embodiment of the present invention, which also includes an automatic circuit of a crystal display device using an active matrix used in a greed crystal ⁇ device.
  • Fig. 2 is a circuit diagram showing the specific civic formation of the first decoder in Fig. 1
  • Fig. 3 is a circuit diagram also showing the specific configuration of the output circuit in Fig. 2, and Figs.
  • FIG. 3 shows another modified example of the output circuit of FIG.
  • FIG. 7 and 8 are each a circuit diagram showing another example of the first decoder circuit of FIG. 2, and FIGS. 9 and 10 are respectively FIG. 1 and FIG. Fig. 2 shows the circuit diagram
  • Fig. I is the puck diagram showing the boat's rotation of the torsion bearing as a second embodiment of the present invention
  • Fig. 2 is the first diagram in Fig. 11 De: 3
  • FIG. 3 is a block diagram showing a drive circuit of an image display device according to a third embodiment of the present invention
  • FIG. 14 is a modification of FIG.
  • FIG. 18 is a block diagram showing a drive circuit of a conventional greed crystal display device
  • FIG. I9 is a circuit diagram showing a specific configuration of the shift register of FIG. 18. You.
  • FIG. 1 is a block diagram showing, as a first embodiment of the present invention, a driving method of a crystal display device using an active matrix crystal panel used in a crystal TV package.
  • the U-shaped crystal panel, 52 and 83 are output circuits
  • 62 is a sample hold circuit
  • 5 and 6 are decoders
  • 4 is a synchronous control circuit
  • 50 and 60 are cows.
  • the active matrix y-type crystal panel (1) also has n-ij in the X direction and a row in the Y direction, and is made of T
  • P-type transistors: 1a) and crystal (1b) are connected to the matrix * J as shown in the figure, and each row (G "0 ,," '0
  • the previous row driver (5) is configured by a decoder (5 output circuits (52).
  • the 15-row driver (6) is composed of a decoder (81), a sampler hold circuit ( ⁇ 2), and an output circuit (63).
  • (4) is a synchronization control circuit, based on the horizontal synchronization signal (Hla ⁇ vertical synchronization ⁇ (VP), based on the 2nd start pulse (STiXST,) & 2nd and 2nd sigma pulse ( Create CPtXGP,),
  • FIG. 16 is a diagram showing each waveform of the row driver (5), and FIG. 16 (a) also shows a video signal, and the vertical synchronization signal (VP) 3 ⁇ 4 ⁇ the horizontal synchronization signal (Hp) is a child signal. It has been done.
  • VP vertical synchronization signal
  • Hp horizontal synchronization signal
  • the waveform of each part of the column driver (6) is as shown in FIG.
  • the row driver repeats the same operation in # .1H area.
  • Fig. 17 (a) This is a video signal taken from the 1 H ward at T s .
  • T 4 is shown in counter 5 Omikuron.Deruta Hiniwa FIG. 17 in wards ⁇ contained horizontal synchronizing signal-ku ⁇ 3 ⁇ 4 Pi horizontal Ban ⁇ , the T 5 ho Semazo information (b] (c) Horizontal sync signal
  • the column driver (6) is formed by the circuit ( ⁇ 3), and the first and second sections; 3 (51) (8 mm), output circuit (52) (63)
  • the sample hold circuit (82) is formed by a-SiT FT on the same base and in the same process as the narrow insect panel (1),
  • FIG. 2 shows the operation of the row driver together with the concrete circuit of the first decoder. 4.
  • Each line in (B) and each line G "G, '" intersect in a matrix-like manner, and each line is connected in series with two partner TFTs comprising AND gates.
  • a load ⁇ ( ⁇ ⁇ ) to: T ") is connected to each row, and an output circuit (52) having a structure as shown in FIG.
  • the counter output is * 00 '
  • both ( ⁇ ) ( ⁇ ) are * 0' and both are “1”
  • T TCTtXTi TJ (T S ) is turned on.
  • Fig. 4 also shows the circuit diagram for the i-th row of the channel in this embodiment.
  • 3 ⁇ 4 ⁇ (VDD) in Hanbia S w a 2 FE for the iF.ETCT and ⁇ for ⁇ T (T beta) is ⁇ Se', yet a a F
  • the gate of ⁇ ⁇ ( ⁇ !) Is connected to the electric charge.
  • the input signal is applied to the gate of the 15th i-th FET ( ⁇ ⁇ ⁇ ) ⁇ and the output signal is applied to the first and second drains. It is output by the contact point with.
  • the output is a force that makes no difference, and no current flows in both F ⁇ ⁇ ⁇ ⁇ In the present embodiment, current flows in the output circuits of one selected row out of 240 rows, but no current flows in the output circuits of the other 239 rows.
  • FIG. 5 shows another embodiment of the output circuit, in which the third and fourth FETs (T L3 ) (T 20 ) for load and width are connected in the same manner as in FIG. It has a step configuration
  • the circuit diagram is shown (the first and second FETs (T 17 ) and (T 18 ) for amplification are provided between the power supply (VDD) and ground).
  • the input signal is applied to the gate of the first FET (T ⁇ ), and the first and second PET (T ") (T) RU output points are output from the connection points. that. and, gain Toniho before iS input signal before IB first 2FET (T ie) in the first 3 3 ⁇ 4 Pi Chapter 4 £) (in ") (! (*. Yori configured 3 ⁇ 4 Inpa" Tanyo
  • the inverted output is applied.
  • the eighth ® decoder is shown below.
  • the first decoder (5 is a AND gate with diodes (Dt) to (D,) in parallel with each row), so the power consumption is large, but the voltage is low. Low and s rubber
  • the first decoder is shown for only four lines for simplicity. Evening digits also increase.
  • the second counter (80) and the second decoder (81) in the column driver (S) are basically the same as those in the row driver (5) in terms of L5, and the operation is the same. It is national.
  • the switch in the active matrix panel On the same substrate and the same as the transistor;
  • one part of the driving circuit can be composed of switching transistors of the same construction, so the external circuit of Matrix 3 / Cuxpanel can be greatly simplified, and the matrix panel and external circuit can be connected. Can be greatly reduced.
  • Each line ( ⁇ ⁇ is a di which is high when you select any of the above ⁇ G, "'.
  • the lines (L ⁇ (: L *) are similarly described as TFT (T) to ( ⁇ * '), and each line (L) to (L) is one of the G' If you select, the dice will be output as a word.
  • Two lines ci ') appear in the phase output ⁇ .
  • the output circuit (52) is composed of a pair of maintained first and second FETCTt CT ") for each row, and each row G, G," 'is connected from both kneading points. Then, each gate of the first FET (T) has a line (L.i> ⁇ (:), and each second gate has a line (L, i, :) ⁇
  • the row of the job is selected as high, and is driven in the crystallized panel of that row (>>
  • the decoder is paired with each row.
  • FIG. 10 shows another embodiment of the IS row driver ⁇
  • the decoder (5 ⁇ ) and the output circuit (S2) of the second and fourth ( ⁇ ⁇ ? ) ( ⁇ ") of the output circuit (S2) are used.
  • crystal panel (1) It is divided into Kft on both sides and integrated into the panel base, and can be colored symmetrically.
  • the output circuit does not draw any electric current in the steady state S; Can be reduced in width.
  • the time required for switching: / ching is not unnecessarily long.
  • FIG. 11 is a block diagram showing the boat motion circuit of the display device in the second embodiment, which is now more inclined, and the same symbols as those in FIG. Omit the light 0
  • (50) indicates the first clock pulse (CD,) from the synchronous control circuit (4), which starts counting from the first clock pulse (CD,), and outputs the binary count output (A) ( B> and the inverted output (S) (B) The first counter,.
  • the first counter is converted to the first and second left and right of each row C ⁇ , G * "'. ⁇
  • the first decoder outputs the next high-level pulse, respectively: 3-D, (60) is the second start pulse (STJS: ⁇ 2nd clock pulse (GP ,), A second counter that outputs two count outputs based on (2), (6 1) is a second counter that outputs the output of the second counter; Pulse (which is a second decoder that outputs a very high pulse for each CP.
  • the first counter (50), the first decoder (51), and the output circuit (52) output a row driver ( 5) is configured
  • the second driver (.6) is configured by the second count (60), the second decoder (&, sample and hold circuit C & 2), and the output circuit (83).
  • Previous IE ⁇ 1, 2nd decoder (5 1), output circuit (52) (63) The sam- ble hold circuit (62) is formed by a-Si TFT on the same substrate and in the same process as the narrow crystal panel (1).
  • FIG. 12 illustrates the operation of the row driver together with the specific circuit of the first decoder.
  • Inverted output of al the line and row G t of (A) (B), G , "' and are in each row are cross in a matrix ANt)
  • TPT 2 Chu constituting the gate is in series
  • each row is kneaded with a load TFT (T e ) to (:), and at its output, a power circuit (52) is kneaded for each row.
  • the counter output is 0 l'Oi3 ⁇ 4 (A) (B> is both o * and ⁇ ) ( ⁇ ) is both ', and ⁇ ( ⁇ ») ( ⁇ ( ⁇ is Since the line is turned on, the line (G becomes negative.)
  • the ⁇ next-order shuttle becomes ⁇ and escapes, and is inverted by the next ⁇ output circuit.
  • the TFTs in the 3 ⁇ 4 ⁇ panel of that row are used, and the driving of all the rows is completed, and the first counter (50) is reset by the next use. Then, scanning of the next frame is started.
  • the decoder (51) and the output circuit (52) are also shown only to the left, but they are actually symmetrical as shown in FIG. 1, and one row. It is driven by use. Therefore, even if there is a scan line in one of the scanning lines on the legal crystal panel U>, the signal is supplied to the entire Omeline where the signal is supplied from the line side. The display is performed completely. In addition, when the scanning line and the pretend line are located somewhere in the active matrix, that part is scanned by the scanning line.
  • the original line becomes an oven and can be moved by using the decoder from the pond side.
  • the matrix panel or the drive circuit such as a rubber stub or a sheet
  • the yield can be greatly improved as compared with the case where the cypress resist is used in the conventional coarse circuit.
  • FIG. 13 and FIG. 14 also show a third embodiment of the image display device according to the present invention.
  • the first bit a of the binary force event is the P-type TT (11) (31) of the IS third row pass signal, and the second and fourth row signals.
  • the second bit Vb is connected to each gate of the ⁇ -type TFT (2l) (4i), and the second bit Vb is the p ⁇ TFT (12) C22) of the first and second row signals ⁇ , 3S and 4th row signal line n-type 2) (42)
  • the counter (50>) has a 2-bit 4-output configuration.
  • the difference from the embodiment of FIG. 3 lies in the output circuit (52 '). That is, the circuit (52 ') is a circuit in which the n-channel TP TU 4) (24) C34) (44) and the n-channel TFTU 5) (2 ⁇ ) (35) (45) are inextricably connected. Except during switching, the TFT of either P-channel TFT or n-channel TFT is FF, so brewing consumption is small.
  • Fig. 15 shows the ⁇ -channel TFT and the ft-channel TFT on the same substrate as the *, which is formed on the passive matrix panel immediately.
  • the active matrix panel is shown.
  • Fig. 1 ⁇ 0 As in the case of the ti-channel TFT source, the n-type key that becomes the drain ⁇ (200X200) is also made of rufus silicon. Pattern.
  • the p-type alpha silicon that becomes the source and drain poles (300) and (300) of the ⁇ -channel TP ⁇ also remains with the n-type alpha silicon (200) and (200) to which it is attached. Then, turn on the pattern as shown in Fig. I5 (
  • the present invention is implemented with respect to the boat circuit on the gate signal side, but it goes without saying that an automatic circuit for dropping the drain signal can be employed. .
  • the decoder is also configured by a combination circuit of the ⁇ -channel thin-film transistor and the a-channel thin-film transistor. It is possible to read without using the inverted output. Therefore, input from the counter to the decoder circuit. By halving the force lines, the decoder configuration can be simplified, and the tie box can be achieved.

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Description

明 細
堯明 名称 _
画像表示装瑟の眍励！ D路 本発明は狭晶マトリ クスバネル等の画像表示装 »の粗勐回路に閧す る ,
背景技術
第 i 8図ほ铉晶で 装置に用いられるァクチイブマトリ クス铼蟲パ ネルによる袂晶表示装竃の駆動回路 示す図であり、 この搛な回路は例 えば待開昭 5 7 - 4 1 0 7 8号公報に IE載されている
同図において、 ァクティブマトリ 'Jクス型の ¾晶バネル U〉は X方向 に n列、 Y方向に ΐί行の讀素を有し、 flX n锢のアモルファスシリコン（a— si)よりなる T F T (薄骐トランジスタ〉（ 1 a)及び狭蟲壤槿（ 1 ¾)が図示 の如くマトリックス状に接桡され、 各行（G h G„ *" 018)¾ぴ各列 (D ' D ,、 "'D iOは夫々、 行ドライバ（2〉¾び列ドライバ（3 )に接銃 されている。 前記行ドライバは m のシフトレジスタ（2 ¾ぴ出力回路 (2 )により構成され、 前 S列ドライバは ft段のシフ トレジスタ（33)、 サンプルホールド回路（3b〉及び出力回铬（3< により t成される。 (4) は同期制御回珞であり、 水平同期信号（1^)¾ぴ垂直同期僂号（Vp)に基 づいて第 1、 第 2スタートパルス（STtXSTs)及び第 1、 第 2ク σ クパルスく CP ^XCP 奁作成する。
シフトレジスタ（2a)には垂直同期信号に同期した第 1スタートパル ス（STt)及び水平同期信号に同期した第 1クロックパルス が与 えられ、 各行 G,、 Gs'"にほ 1 H(l水平期閽〉づっずらされた電圧渙形 が印加される。 この電庄浚^により^平'謄縝区藺において各行の T FT (1 a)も順次オンさせ各画素に液晶駆動電圧^印加する。
方、 列ト'ライブほ各 1 H区藺において同じ動作^くりかえす， シフ トレジスタ（ 3 a) は水平同期信号に同期した第 2スタ ~トパル ス（ST ^及びその周期 τ«Τ5/ηの周波数の第 2クロ クバルスが与 えられ、 シフトレジスタ（3 a)の各段の出力 ほ順次 τづっずらされた パルスが出力きれる β サンブルホールド回路（3 b)の各段は対 する各 段の前記シフトレジスタの出力により制御され、 詨出力の立下りにより 映像信号の ¾庄镝奁サンブルし次のサンブル時まで（ 1 Hの閬）ホ -ルド する。 出力回路（3 はサンブルホールド回铬の出力も けて親銜增權 し列電極も艇動する。
上述の駆動回珞におけるシプトレジスタは第 1 9図に示す構成とな ているが、 （図は一 ¾分のみ示す）同図より明らかな如くデ^ "タの転送ほ シプトレジスタ一段当り 4値のトランジスタもクロック（4、 ）により 頗次スィッチすることにより行なわれるため、 トランジスター ¾当りの 暹延時間はクロ ク周期の 1 / 4以内としなければ動作しない β 即ち， 前記トランジスタには比校的スィッチング速度の逮ぃものが必要となる ため、 泫蟲バネル（I )に用いられている a- S i T F Tの様なスィ チン グ速度の邐ぃトランジスタほ用いる とができなかった,
発明 目的
本発明は上述の点に趣み為されたものであり、 铤動回路の一瑯に比校 的スイッチング速度の Sいトランジスタも用いることも目的とする。 また、 本発明ほ憨勡回路の消 ¾¾力を铤弒することを目的とする, きらに、 本発明は出力信号が切換わる際、 出力回路に大きな過 ¾¾流 が流れることがなく、 且つスイッチング時閼も; ¾くなることがない躯勐 回路を提供するものである。
まお、 本発明はマトリ wクスバネル或いは铤動回路に故障が発生して も正常にパネルも動作させ、 歩留り^向上させることを目的とする。
努明の開示
：本発明は後数値の園素がマトリ 5 クス状 されおアクティブマト ' リ クスバネルの各行 ¾ぴ各列 *夹々斩定阃浚数のク ックパルスに'よ り遷択して前記各鍾索も隳¾してなる画像表示装置の驕動回路' おいて、 前 saクロ ¾；グパルスもカウントして少なくとも 2進カウント儳も導出 するカウンタと、 のカウンタ出力もデコードして前纪各行及び若しく は各列に、 前 iaグロ クパルスに同期して麒次シフトするバルス *堯生 'せしめるデづーダと奁備え、 .
かつ统デコーダを構成するスィ チングトランジスタ *前 IEァクティ プマトリ タスパネルと同一基攛上に薄漠トランジスタとして 眩して なること *特 ¾とする画像表示装 aの驟勐回路 ¾新規に創作しおもので
'ある。 したが て、 本発明はクロックバルズもカウントして 2遨カゥン ト鯈 aびその反転出力も導出するカウンタと、 このカウンタ出力をデコ 一ドしてマトリ Vクスパネルの各行及び若しくは各列に前記クロ タバ ルスに同期して瓶次'ンフトするパルス 発生せしめるデコーダとで ¾励 回路を構成して、 上述の手段により躯勖回路内のスィ チングトランジ スタのスイッチングに要する時閬が短かくなるようにしおものである。 以下に、 本発明の好ましい実施例 ついて鋭明する
図面の餹単な鋭明
第 i ¾は、 本発明の第 i実施例として、 欲晶 τ ν装置に用'いられるァ クティブ ·マトリ クス ¾蘿バネルによる铣晶表示装 ϋの ¾動回路も承 すプロ ク図、 第 2図は、 第 1図の第 1デコ ダの具体的櫞成を示す回 铬図、 第 3図ほ、 第 2図の出力回路の具体的構成も示す回路図、 第 4図 乃至第 β図ほ、 夫々、 第 3図の出力回路の他の変形例 *示す回路図、 第
7図及び第 8図は、 夫々、 第 2図の第 1デコーダ回路の他の ¾形例を示 す回路図、 第 9図及ぴ第 1 0図は、 夫々、 第 1図 行ドライバの具体的 構成 ¾示す回路図、 第 i 〖図は、 本発钥の第 2実施判として、 轟亵承 装観の艇動回铬 示すプ ク図、 第 2図は、 第 1 1図の第 1デ: 3 ダの具体的構成を示す回路図、 第 ί 3図は、 本発明の第 3実施^として、 画像表示装置の駆勳回路を示すブロック図、 第 14図は、 第 13図の変 形例を示すブロ ク図、 第 15図 ( 乃至 (0は、 第 I 3·図の回珞におけ る Ρチャンネル. T FT inチャンネル T FTも同一基坂上に ¾成する工程 も承す説明;図、 第 i 6図 (a)乃至 (c)は、 第 1図の行ドライバ（5)の各部 における後 図、 第 17図（ 乃至 ( は、 第 I図の列ドライバ（S)の各 郐における浚彩図、 第.18図は、 従来の欲晶表示装置の駆動回路を示す ブ π ク図、 第 i 9図は、 第 1 8図のシフトレジスタの具体的構成を示 す回路図であ 'る。
堯明^実施するおめの最良の形態
(第 1実施鉀）
第 1図は、 本発明の第 1実施判として、 泫晶 TV装嚢に用いられるァ クティブマトリ クス 晶バネルによる铢晶表示装置の駆動闼铬を示す プロヅク図である。
図中、 Uま泫晶バネル、 52, 83は出力回路、 62ほサンブルホー ルド回路、. 5し 6 ίはデコーダ、 4は同期制镢回路、 50, 60はカウ マ一
ンタである,
アクティブマトリ yクス型の ¾晶バネル（ 1 )は X方向に n?ij、 Y方向 に a行の醸索も有し、 uxn健のァ¾ルプアスシリコン（a— si)よりなる T
P Τ 蹊トランジスタ: 1 a)及ぴ 晶 «¾( 1 b)が図示の如くマトリ *J クス伏に接铳され、 各行（G" 0,、 "'0| ¾ぴ各列（D D "'Dii) は夫々、 行ドライバ（5〉¾ぴ列ドライバ（6)に接铳されている。 前 行 ドライバ（5)はデコーダ（5 出力回路（52)により構成され、 前
15列ドライバ（6)はデコーダ（81)、 サンブルホールド回路く β 2)及び 出力回路（63)により構成される。 （4)は同期制御回路であり、 水平同 期信号（Hl aぴ垂直同期侰夸 (VP)に基づいて、 第 第 2スタートパ ルス（STiXST,) &ぴ第 ί、 第 2ク σ クパルス（CPtXGP,)を作 成する,
第 1 6図は行ドライバ（5 )め各波彩を承す図であり同 ¾(a)は映像僂 号も表わし、 垂直同期信号 (VP)¾^水平同期僂号（Hp)が童 Sされてい る。 図中、 は垂直同期信号区閭、 は垂直冊練区闞、 Τβは映像僂 号区間である , 一方、 列ドライバ（6)の各部波形は第 i 7図に示すようになる。 列ド ライパは #.1H区藺において同じ動作をく りかえす。 第 17図 (a)ほ Ts おける 1 H区藺を引き廷ばして攝いた映像信号である。 図中、 T4は 水平同期信号区閩¾ぴ水平潘緣区閭、 Τ5ほ狭像情報の含まれる区閬で ウンタ 5 Ο.δひには第 17図 (b〕（c)に示す水平同期信号 同期し
^第 2スタートパルス（S T ,)及ぴその周期 τ = T 9/nの阃波数の第 2 クロ wクバルスが与えられる。
. (50)は同期制御回珞（4〉からの第 1スタ- "トパルス（ST^により 第 Iクロ クパルス（C P 4)のカウントも開始し、 2進カウント出力（A) (B)を出力すると共に反転出力 (λ)<¾)も 力する第 iカウンタであり 例えば東京三洋製1 CtLG4520B及び L;0404933で構成され る。 (5 はこの第 Iカウンタ ffi方もデコードして、 各 ^G" G.-C お右に第 1クロックパルス（CP 毎に頗次ハイ:となるパルスを夫々、 出力する第 1デ ダ、 （60)ほ前記同期制镩回路 (4)からの第 2ヌタ 一トパルス（ST,)及び第 2クロ クバルズ（GP に基づいて 2進カウ ント出力も 力する第 2カウンタ、 cs 1〉は;：の第 2カウンタ出力奁デ コードとして各列 D D に第 2ク《ックパルス（C P »)毎に瓶次ハ ィとなるパルス *出力する第 2デコーダである。， よって、 第 ϋカウンタ
(50〉、 第 1デコーダ（51)¾び出力回路（52〉 より行ドライバ（5) が構成され、 第 2カウンタ（80)、 第 2デコーダ（6 I サンプルホー ルド回路（82〉¾ぴ出力回路（β 3) より列ドライバ（6〉が溝成きれる, そして、 節記第 1、 第 2デ; 3 ダ（51)(8 Π、 出力回路（52)(63)
¾ぴサンブルホールド回路（82)は狭蟲パネル（1)と同一基坂上に且つ 同一工程で a— SiT FTにより形成される,
第 2図に第 1デコーダ 具体的回路と共に行ドライバの動作を鋭明す る 4.第 iカウンタ（50)からの 2逸カウント出力（A)、 （B)¾びそれら の反転出力（A) (B )の各ラインと各行 G " G , 'とがマトリ クス伏に 交叉しており各行には ANDゲ "-ト ¾構成する 2儕の TFTが直列に IS されている。 更に各行にほ負荷 ΤΡΤ(Τ·)〜： T")が接統され、 その 出力には、 第 3図 承される如き構成を涛っ出力回路（52)が各行毎 接練されている。 今、 カウンタ出力が *00'のとき、 （Α)(Β〉が共に *0'で が 共に" 1·となり、 T TCTtXTi T J(TS)がオンとなるおめ、 行 (G のみがハイとなる * 次に、 カウンタ出力が *0 のとき（A)(D が共に で（ )0B)が共に となり TFTく T*XT,XT*)(T が オンとなるおめ、 行（G*)がハイとなる。 このようにカウンタ出力が頗 次インクリメントしていくと、 麒次次の行がハイとなって還択され、 次 段 出力回路で反転增權されてその行の ¾轟パネル内の T FTが駆動さ れる ίί
そして、 全ての行の ¾動が柊了し、 次のスタ ト偉号により第 1カウ ンタ（50)がリセヅ トされると、 次のプレームの走査が開始される。
• 第 4図は本実施例における カ闼路の i行分の回路図も示す。 第 4.図 において、 ¾^(VDD)反びァ ス藺には增巾用の第 iF.ETCT 及び 冓荷用の第 2 F E Τ (Τ β)が縱铳接毓され、 更に第 a F Ε Τ ( Τ！ のゲ ートは電涵 に接銃されている * そして入力僂号は前 15第 i FET (Τ )©ゲート 印加され、 出力信号.は第 の？一スと第 2 ドレインとの.接耩点により出力される。 上記出力-回路において、 入力がハイの時、 第 1 ¾ぴ第 2 FET(T'17)
(T 18)がオンして出力がハイとなり、 このとき前記両 F ΕΤには電流が 流れ
また、 入力がローのとき、 第 1及び第 2 F Ε Τ (Τ 17)(Τ 18)はオフと なり、 出力は口一となる力 、 前記両 F Ε Τには電流が全く流れない 従って、 本実施例においては 240行のうち選択された 1行分の出力 回路には電流が流れるが、 他の 239行の出力回路には電流が全く流れ ない
また、 第 5図は出力回路の他の実施例を示し、 負荷用及ぴ增巾用の第 3及び第 4FET(TL3)(T20)を第 4図と同様に接繞して、 2段構成と したものである,
尚、 上述の実施例においては、 本発明を行ドライバのみに適用した場 合について説明したが、 列ドライバにも適用できることは言うまでもな 第 6図は更に他の実施例における出力回路の 1行分の回路図を示す ( 電源（VDD)及びアース間には増幅用の第 1及ぴ第 2 FET(T17)(T18) た が截統接饑きれている そして、 第 1 FET(T^)のゲートに入力信号 が印加され、 第 1及び第 2 PET (T")(T )藺 接統点より出力僮号 が出力される。 そして、 前 IB第 2FET(Tie)のゲ トにほ前 IS入力信 号も第3 ¾ぴ第4 £)で（で"）（！(*。 ょり構成され¾ィンパ"タにょ S り反転した ^転出力が印加される。
次に動作も説明する。 まず、入力僂号がハイのとき、第 1 FET(Tl7) • がオンとなる。 そして、 第 4FET(T")もゲート バイとなり該第 4
が.オンとなる め第 2 FET(Tia)はオフとなる。 ょゥて、 出力 はハイとなる。 ；：のとき、インバータを構成する第 3，第 4PET(Tia)， 1δ (Τ2β〉にほ比皎的小さな 流が流れるが、 第 1 ,第 2FET(T ) (Τ1β) 'で構成される出力ゲート回路には電流が流れない。
—方、 入力信号 口一のとき第 1 FET(T )ほオフとなり、 第
ΕΤ(Τιβ)ほオンとなる β よつて、 出力ほひ—となる。 このときは前記 インバ タ も出力ゲ一ト回路にも電流が流れない
即ち、 前鈀第 1第 2 FETにほスィ チング時に若干鼋流が流れるだ けで定常状態では電流が流れない。 上B実施例に依れ ώ »回路における消费電力を大巾に抵減すること ができるため欲 ¾TV等の fi像表示装置を小瘻化できる。
第 7図に第 1デコーダの他の実旌例も示す & 本突旎 の第 1デコーダ (51)ほ 〜(： Τ,)を各行 並列に ¾«しお NANDゲートと 5 なっているため、 第 2図 ifcぺて消費鴛カ¾ぴ£锒数が着干多いが 動 • 電圧が低くて済むという利点を有する。
. 更に第 8 ® 第 ίデコ—ダの他の実旎例^示す。 本実旗例の第 1デコ ーダ（5 はダイオード（Dt〉〜（D，）を各行に並列に艇しお ANDゲ トとなっているため、 消 ¾«力は大きいが、 勐電圧が低く且つ s橡数
ID が少ないという利点があも。
尚、 第 2図、 第 7図¾び第 8 Sにおいて、 第 1デコーダは簡略化のた め 4行分しか示していないが、 荑際 は行数ほ 240本程変 要とな るのでカウン夕の桁数も増大する。 まお、 列ドライバ (S) おける第 2 カウンタ（80)¾び第 2デコーダ（81)も行ドライ （5)のものと基本 L5 的には同棣の栅成であり動作も同様であるので図示省格してある。 上逑 の如く実施 に依れば、 アクティブマトリ タスパネル内のスィ チン グトランジスタと同一基椟上に且つ同一;！程により同一構遣のスィ チ ングトランジスタで躯動回路の一茚も構成できるため、 マトリ 3/クスパ ネルの外部阖路を大巾に簡格化で.きると共に、 マトリ クスパネルと外 茚回路との接辍翁数も大巾に削弒できる。
ί 第 行ドライバの具体的回路として更に他の実施判を示す。 第 1 カウンタ (50)からの 2Jtカウント出力（Α)(Β)5ぴ 転 iiJ力（S) ( ） の各：?一ド信号ラインほマトリ クスバネルの各行 Gj、 G, "'に対応し て設けられおライン（L,：)〜（L*)とマトリ クス状に交叉しており各ラ . イン毎に 2個の ANDゲートを構成する TFTd)〜(； T が艇され、
15記各ライン（ 〜 ^には前記各?^^^ G,"'のいずれかも潭択す るとき ハイが ώ力される棣になっている。
また、 前纪各コ ド信号ラインほ前 15各行 CJ" G,'"に対応してライ ン（L 〜(： L*)の他に脚接して設けられおライン（Li '； とマトリ クス状に交叉しており、 各ライン は同様に TFT(T )〜（Τ*')が記 され、 前記各ライン（L ）〜（L )には前紀各行 G" G» '"のいずれか を選択すると.きに口一が出力される棣になっている。 即ち、 驟接する 2 つのライン ci ')には 相の出力^現われる。
出力回路（52)は各行 毎に一対の維铳撿 された第 1、 第 2 FETCTt CT")で構成され両 の接練点から各行 G,、 G,"' が接铳されている。 そして、 第 1 FET(T )の各ゲートにはライン (L.i〉〜(： が、 第 2 の各ゲートにはライン（し，，:)〜
が桔合きれている。
次に動作も説明する。 今、 カウンタ出力が *00'のとき（AXB)共に '0·で :) 共に' 1'となり TFT(Tt)(T,)(T J(T，）及び（T ) (！^ くで ！^ がォンとなるためラィンく！^^がハィ、 ライン（L*) 〜（LJが σ 、 更にライン（ ,）がロー、 ライン（L»')〜（L*，）がハイ となる。 従って、 第 1 FET(T ）がオン、 第 2FET(T1¾I)がオフと なり行 Giにはハイ ¾力が出力される。 このとき他の行の第 1 FETは 全てオフで、 第 2 は全てオンであり、 出力は全て》—となってい る β
次にカウンタ出力が *0 のとき（A)(1)が '0'、 ）（Β)が と なりで^ ， ！^ ^ 及ぴ ， で ！^ がォン — i δ - となるおめライン（L,)がハイ、 ライン（i iXL )が口 、 更にラ ィンく ， がロー ラィンくし し ！^っがハィとなる。 従って 2 行目（G «)の第 1 F E T (T 17)がオン第 2 F E T (T ）がォプとなり行 G,にほハイ出力が出力される。
ø 上述の如く、 カウン夕出力が頫次インクリメントしていくと、 職 の行がハイとなゥて 択され、 その行の被晶パネル内の が駆動さ れる (》
そして、 全ての行 艇勖が終了し、 次のスタート僑号により第 1カウ ンタ（50)がリせ トされると、 つぎのプレーム走査が開狯される
η 上述の行ドラ パにおいて、 デコーダは各行に対) sして遨相の 2儷の .
号も同時 出力するた.め、 第 1、 第 2 FETの各ゲートには完全に逝 相の儅号が印如されるため、 定常状想では踅瘋が全く流れず、 且つ片方 の FETのスィツチング ¾れが発生しないためスィ Vチング時に鬭
Τが同時 オンする とがなく大きな適 ¾«流が瀛れない。 第 10図は ' IS 行ドライパの他の実施例^示す 4 の実施例ではデコーダ（5 ί)及び出. 力回路（S 2)の第 ί、 第 2ΡΕΤ(Τί?)(Τ")を夫々、 泫晶パネル（1) の両側に分割して Kftしており、 ¾籙パネル基铤に一体化する嚓、 左右 対称に彩成できる。
尚、 勐作は第 3図の場合と全く同じである。
尚、 上述の 2つの実施例は行ドライバでの銳明であつお 、 本発明は
5 列ドライパにも同棣に適用できる;：とは明白である。
上 IEの実施例に依れば、 出力回路は定常状 Sでは全く電¾が流れる；： となく、 且つスイ チング時にも大きな逸 ¾¾流が流れることもなく、 ¾動回路の消費電力を大巾に低弒できる。 また、 スィ： /チング時間が不 · 必要に裊くなることがない。
ια く第 2実施
第 1 1図は、 今一っ朗傾の第 2実施例における ¾聶表示装置の艇動回 路も示すブ σ タ図であり、 第 1 1¾と同一郞分には同一符母も付し 明 を省略する 0
第 I I図において、 （5 0 )は同期制御回路（4 )からの第 1ス夕一トバ ルス（S T より第 1 クロックパルス（C D ,)のカウント ¾開始し、 . 進カウント出力（A)(B〉を出力すると共に反転出力（S)(B )を出力する 第 1カウンタ、 . (5 ί )(51)ほこの第 1カウンタおカ^デ ードして、 各行 C^、 G*"'の左右に第 1.ク o"ノクパルス（CP,)毎に顒次ハイとな るパルスを夫々、 出力する第 1デ: 3-ダ、 （60)は前^同期制衝回铬 (4) からの第 2スタートパルス（STJS:ぴ第 2クロックパルス（GP,)に基 づいて 2遒カウント出力を出力する第 2カウンタ、 （6 1)はこの 第 2カウンタ ώ力をデ; 3—ドして各列 D" …の上下に第 2ク口；：；ク パルス（CP 毎に頗次ハイとなる ルスを夫々、 出力する第 2デコ ダである。 よって、 第 1カウンタ（50)、 第 1デコーダ（51)及び出力 回路（52)により行ドライバ（5)が構成され、 第 2カウント（60)、 第 2デ ダ（& 、 サンプルホールド回路 C& 2)¾ぴ出力回路（83)に より列ドライバ (.6)が構 §¾される。 そして、 前 IE箄 1、 第 2デ 3 ダ (5 1)、 出力回路（52)(63〉¾ぴサンブリレホールド回铬（62) は狭晶パ.ネル（1 )同一基扳上に且つ同一工穰で a— S iT F Tにより形成 され 。
第 12図に第 1デコーダの具体的回路と共に行ドライバの動作を 明 する。 第 1カウンタ〈50)からの 2進カウント 力（A)、 （B〉Sぴそれ らの反転出力（A)(B)の各ラインと各行 Gt、 G,"'とがマトリックス状 に交叉しており各行には ANt)ゲートを構成する 2儲の TPTが直列に
15されている。 更 各行には負荷 TFT(Te〉〜(： が接練され、 そ の出力に.は 力回路（52)が各行毎に接練されている。
今、 カウンタ出力が- 0ひ'のとき、 （AXB)が共に' 0'で（ )( )が 共 -; rとなり、 TFT TtXTiXTjCT がオンとなるおめ、 行
(G のみが口—となる。 次 、 カウンタ出力が ·0 l'Oi¾(A〕（B〉 が共に' o*で ΰ)(Β)が共に' となり τρτ(τ»)(τ （τ がオン となるため、 行（G が ーとなる。. このようにカウンタ出力が瓶次ィ ンクリメントしていくと、 贜次次の杼が σ となって逸摁され、 次 ¾の 出力回路で反転增轘されてその行の ¾蠤パネル内の T FTが艇勤される。 そして、 全ての行の駆動が終了し、 次のスタ ト僂号により第 1カウ ンタ（50)がリセ トされると、 次のフレームの走査が開始される。
尚、 第 12図でほデコーダ（51)¾ぴ出力回路（52)も左倒の分しか 示していないが実際は第 1図の如く左右対称に ¾されており、 1つの行 . は左右から同じ僂号により駆動される。 . 徒って、 法晶パネル U〉の走査ラインがど か 1ケ所で断鵜があって もライン阖側から信号が供辁されているおめラィン全钵に信号が供袷き . . れ表示ほ完全に行なわれる。 また、 アクティブマトリ クスの中で走査 ラインと僭号ラインがどこかで'ン ートしお時には、 その茚分を走査ラ
5-5 ィン上で僂号ラインをまたいお 2ケ所を切断することによりライン欠隨 を点欠陥に変えることができる，
次にデコ一ダ側で故障が穽生した場合について述ぺる。 まずカウンタ からの： 3 ド侰号ラインとデコーダの A N Dゲートのラインとの藺でシ a -トした場合は、 A NDゲートのライン配鶬をコード僂号ラインの両側 ια: で切断'すれば、 もう一方のデコーダからの出力の供辁により故障 来た き:ない。 まお、 A N Dゲートのラインのどこで断線しても前述罔搛にも ゔ一方のデ ーダの出力で裙儍できる。 · ，
. 莨?こ、 デコーダのコード信号ライン上で断錄が凳生しても、 コード俱 号はマトリ "ノクスの上下から供袷されているため勐柞に支障は来おさな い 0 · .
更にコード信号ライン上で、 2ケ新で新镲が起きた場合、 その 2点間 ，2
に存在する A N Dゲ トライン 対 ¾する出力回路の出力ライン ¾レ— ザ 等で切断すれば、 故陣ラインはオーブンとなり池方のデコーダから の僂号で艇動できる C
尚、 上述の如くデコーダのマ ト リ ^ クスの上下からコード僂号を印如 する方法ほ、 同棣に列ドライバのデコーダ（6 に遑用できることは明 白である。
上紀実施例に依れば、 製遣ェ穩中にマトリ クスバネル或いほ駆動回 路内^断橡或いはシ s—ト等の故障が発生してもほとんど支障なく動作 させる とができるおめ、 従来の粗勐回路にシプトレジス夕を用いたも 比べて大巾に歩留りも向上させることが可能となる。
第 13図 び第 14図 本発明の画像表示装置の聒¾回路の舆なる第 3実施^も示す。 第 13図に於いて、 2進力'ゥントの第 1のビ ト aは 第 ISぴ第 3の行僖号璩の P型 T T(1 1)(31)、 第 2及び第 4の行 信号練の η型 T FT (2 l)(4 i)の各ゲートに接統され、 第 2のビ V ト b は第 1及び第 2の行信号槔の p镀 TFT(12)C22), 第 3Sび第 4の 行信号線の n型 2 )(42)の各ゲートに按統されている。 今、 カウンタ（50〉は 2ビ ト 4出力構成であり、 カウンタが 0の時
' その ¾力は ヽ b-'O",カウンタが Iの時その出力ほ &=-1·、 b 0',カゥンタが2の時その カは3»<*01\1)-*( ，カゥンタが3の 時乇の出力ほ a- ', b二 と真瓖僮も跺定した場合、 このデコーダ (51)では *0 に相当する負の耄圧撂号が pチャンネル T FTを ONと Lv "1·に相当する正の電圧信号が nチャンネル TFTを OFFとする。 従 て、 今カウンタが 0.の時 TFTU i)Cl 2)(22)(31)が O '、 P (2 2)C41)(43)が OFFとなるので、 デコ ダ（51) からの 4出力 gi g*の内 ON扰態の TFTCi 2)が作用する第 1 ： の出力信号 ^のみがハイとなる 徒ゥて、 nチャンネル TPT(14) (10)(24)(25)(3 (35)(44)(45〉によ て構成された出力 回路（52)では、 TF T ( 4)が ONするので、 4ゲ ト僂号（Gi〜 の内、 第 1のゲ ト儅号 Giのみがハイとなる。
次にカウンタ（50)が 0から 1に歩遨しおなら、 デ ーダ〈5 Uの TPTCl 2)(2 DC22)(41)が0^、 TPTCl 1)(31)(32) (42)が OFFとなり、 ¾カ撂号 のみがハイ、 従ってゲ ト僂号 G, のみがハイとなる β
このようにしてカウンタ（50)の歩遨に徒って、 ゲート信号 ^〜。 が頫次ハイとなり、 ¾蠱パネルも魁動するのである。
又、 第 14図の実施锊に於いて、 第 ί 3図の実施例と異なる所はそ 出力回路（52')にある。 即ち該回路（52')は Ρチャンネル TP TU 4) (24)C34)(44)と nチャンネル TFTU 5)(2 ^)(35)(45)と も相捕的に接縑したものであり、 スィ チングの時以外は Pチャンネル T FTか nチャンネル T FTかの何れかの T FTがひ F Fとな ている ので、 ¾淹消費が小さい，
第 1 5図に ρチャンネル TFTと ftチャンネル TFTと *同一基板.、 即 ¾ァタティブマトリ "クスパネル上に形成す ¾ェ¾*示す。 第 1· 5 S a) に示す如く、 まずアクティブマトリ クスパネルの.ガラス碁坂 (s〕上に TFTのゾ ス及ぴドレイン となる I TO又は金からなる導電雇 (100〉も付け新定 バタ ン フォトリソグラフィ によりパターン ングする。 次に第 1 δ図 0 に示す如く、 tiチャンネル TFTのソース、 ： ドレイン棰（200X200)となる n型のァもルファスシリコンを付け バタ ンニングする。 この上に ρチャンネル TP Τのソ ス、 ドレイン 極（300)(300)となる p型のァ ルフ 7スシリコンも付け先の n型の ァ¾ルファスシリコン（200)(200)が残存するように第 I 5図（ に示す く、 パ.ターンニングする。
' さらに、 第 1 5図 Qに示す如く、 鬭 TFTの動作領域（400)とな
る ί¾ (真性） アモルファスシリコン^付けパタ"《ンニングする。 第 15 図 (e)に示す如くこの上 ゲート铯緣瀵（5)となる SiOi.S" 等の 铯緣驟を付ける。 最後 、 第 15図（f)に示す ¾Γく、 ゲート ¾極（600) となるアルミニウムの如き導電展を付けバタ ンユングする。
' 以上の 明に ½いては、 ゲート信号鵜側の艇勐回路について本発明を 実施しているが、 ドレイン信号镲倒の铤動回路 採用し得る事は云まで もない。 .
本実施例の画像表示装 ¾によれば、 デコーダも ρチャンネル薄澳トラ ンジスタと aチャンネル薄饞トランジスタとの組合せ回路にて構成して - . いるので、 カウンタからの 2進力'ゥント锒奁埒いてその反転出力を用い ないで、 デ ードできる。 従って、 デコーダ回路へのカウンタからの.入 力線を半滅せしめて、 デコーダの構成の簡珞化、 並びに歩窗りの玫餮が 図れる。

Claims

請 求 の 輯 囲
( 1 ) 複数個の画素がマ トリ クス状に羝瑟されたアクティブマ トリ クスバネルの各行及び各列を夫々所定周浚欽のク σックパルスにより選 捩して前 S各画素を躯勐してなる画像表示装覼の駔動回路 おいて、
5 前記クロ クパルスもカウントして少くとも 2進カウント植も導出す
る力.ゥンタと、 このカウンタ ¾力をデコードして前 IE各行 Sび/若しく ほ各列に、 前 15クロ クバルスに同期して頗次シフトするバルスを癸生 せしめるデ 3 ^·ダとを備える阖像表示装鲺の駆動回珞。
(2) 筘記デ ーダを構成するスイ チングトランジスタを前 IEァク m チイブマトリ ックスパネルと同一基椟上に薄嫿トランジスタとして彩成
してなる請求の範囲第 1項 la載の 像表示装颦の躯動回路。
(3 ) 前 IBスイ チングトランジスタは前 IBアクティブマトリ ^クス パ.ネ'ルと同一工程により形成してなる睛求の範画第 2'項記載の画像表示 装氍の躯動回路。
C4 ) 複数値の豳素が τトリ "ノクス状に配 aされおパネルの各行 a.び . /若しくは各列^夫々斩定周浚数のク ックバルスの周期で躓次選択す . . ： - 2 7 - . . . , '[ ぺく前 12ク クパルスに同期して 次シフトするバルスも作成する回 眵とこのパルスを增輙して節 taパネルに出力する出力回路と *儻える钃' 像表示装 sの e動回路において、
前 ΐΗώカ回珞も、 前 saパルス 力される第 1電極と電«靖子が接緣 ■ される第 2電極と出力樓号 出力する第 3鴛稹とを有する増幅 ^ F E T と、
前 第 3電極とアース聞に接狭されお負荷回路とで構成し、
筘纪 ώ力僂母がハイレベルのとき前 ssiB力回路に電瘋が流れ、 前 ia出 僂号がローレペルのと 前飪出力回路' 電涞が摊れない;:とも特欲と ' すも闺像表示装置の 勐回路。
5 ) 複数僳の護索がマ クス状 歡されおバネルの各行 5:ぴ ノ若しくは各？ ίも夫々新定屑: ¾数のク グパルスの周期で顧次還捩す ぺく前艇クロ yグパルス 同期して瓶次シフトする ルス 作成する H 路と のパルスも増裼して前 パネルに出力すも出力回路と 備え 面 . 橡表示装畿の JC勐回路 おいて、
前記出力回路も、 前艇パルス ^ゲートに入力される第 i F E Tと、 の第 1 FETと縱続接繚され前記パルスとは逆相の信号がゲートに入力 - される第 2 FETとで構成し、 前記両 FETの接続点より出力信号を出 力してなる画像表示装置の駆動回路。
(6) 複数個の画素がマトリックス状に配置されたァクティブマトリッ 5： ダスパネ.ルの各行及ぴ各列を夫々所定周波数のクロヅクパルスにより選 択して前記各画素を駆動するものであって、
前記クロックパルスをカウントして 2進カウント値を導出するカウン タと、 . このカウンタ出力をデコードして前記各行'及ぴノ若しくは各列に前記Q- クロックパルスに同期して、 順次シフ トし且つ逆極性の一対のパルスを 同時に発生するデコーダと、
各ゲートに夫々、 前記逆極性の一対のパルスが印加されると共に互い に縦続接銃された第 1及び第 2 FETで構成され、 この両 FETの接続 点より增幅された出力信号が前記ァクティブパネルに出力される出力回5 路とを備える画像表示装置の駆動回路。
(7) 褸数値の画素がマトリ クス状に配置されたァクティブマトリ、ソ 新たな用紙 ' P〜CT/—JP87/00294
- 2 9 - クスパネルの各行及び各列を夫々所定周波数のクロックパルスにより遷 択して前記各画素を駆動してなる画像表示装置の駆動回路において、
前記ク口ツクパルスを力ゥントして 2進カウント値を導出するカウン タと、 前記各行及び/若しくは各列の両端に夫々接銃され、
カウンタ出力をデコードして前記各行及び/若しくは各列に、 前記ク σックパルスに同期して順次シフ トするパルスを究生せしめる一対のデ コーダとを備える画像表示装置の駆動回路。
( 8 ) 複数個の画素がマトリ 、ソクス状に配置されたァクティブマ 'トリ 'ソ クスパネルの各行及び各列を夫々所定周波数のクロックパルスにより選 択して前記各画素を駆動してなる画像表示装置の駆動回路において、
前記クロツクパルスをカウントして 2進カウント値を導出するカウン タと、
このカウンタ出力をデコードして前記各行及び/若しくは各列に、 前 記クロックパルスに同期して順次シフ トするパルスを発生せしめるデコ 一ダとを備え、
前記デコーダのコード信号ラインの両端から前記カウンタ出力を供袷 新たな用紙 してなる画像表示装置の駆動回路。
C 9 ) 複数個の画素がマトリ 'ソクス状に配置されたァクティブマトリツ クスパネルの各行及び各列を夫々斩定周波数のクロックパルスにより選 択して前記各画素を駆動してなる画像表示装置において、 前記クロック パルスをカウントして 2進カウント値を導出するカウンタと、 このカウ ンタ出力をデコードして前記各行及び Z若しくは各列に、 前記クロック パルスに同期して順次シフトするパルスを発生せしめるデコーダとを上 記アクティブマトリックスパネル上に並設してなり、 該デコーダをカウ ンタの 2進カウント値に応答する pチャンネル薄膜トランジスタと nチヤ ンネル薄膜トランジスタとで構成した事を特徵とする画像表示装置。
(1 0 ) 上記デコーダの出力回路を Pチャンネル薄膜トランジスタと n チャンネル薄膜トランジスタとで構成してなる請求の範囲第 1 1項記載 の画像表示装置。
新た な用紙
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