WO1990004228A1 - Generateur de configurations - Google Patents

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Kazuhiko Satoh
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

Definitions

  • This invention refers to a pattern generator that generates a pattern for testing memory and a pattern for testing a logic circuit.
  • the instruction generated from the operation code field 13 is decoded by the instruction coder 16 and changes the value of the program counter 11. Change the value of the counter 1 i. Operated by the instruction read from field 15 3 ⁇ 417 Force ': Address button to operate and apply to memory under test (not shown) Write to memory t Data pattern 3 P An expected value pattern EP of data output from the memory under test and the memory under test is generated, and a write command and a compare command with the expected value are generated by a control signal.
  • the peripheral control circuits are incorporated into the memory, and the memory is used for a large number of logic circuits.
  • the memory to be applied to the Internet has emerged.
  • test patterns and expected value patterns for logic circuits is often a random pattern.
  • an algorithmic noise pattern generator requires a huge amount of interference to generate a random pattern.
  • An implementation memory having a memory capacity capable of storing the steps is required, so that it has been considered impossible to realize it.
  • the purpose of this invention is to generate a pattern for the memory test in the algorithmic and to generate a random pattern for the logic test with a simple instruction step. Is to provide equipment.
  • a turn is stored in a data knob memory, and the data buffer memory is accessed by an address pointer, and the address is stored in the address buffer.
  • Address data that sets arbitrary address data in the pointer is held in the load data memory, and the control data that controls the ⁇ -code / increment for the address pointer is the control instruction data.
  • the load data memory 'J and the control instruction memory are simultaneously accessed by the program counter.
  • FIG. 1 is a block diagram showing a conventional pattern generator.
  • FIG. 2 is a block diagram showing an embodiment of the pattern generator of the present invention.
  • FIG. 3 is a toughchart for explaining the mirage of the embodiment of FIG.
  • FIG. 2 shows an embodiment of the present invention, in which parts corresponding to those in FIG.
  • a data buffer memory 18 is provided, and the data buffer memory 18 is used for testing a random logic (logic circuit). A pattern is stored in each address. Data '; The buffer memory 18 is accessed using the output value of the address pointer 19 as an address.
  • an instruction memory 12 is provided. Each address is further provided with a load data field 2i and a control instruction field 22. The address data to be set in the address response 19 is written to the load data field 21. In the control instruction field 22, control instruction data such as load noise increment for the address pointer 19 is written.
  • the load data field 21 and the control instruction field 2'2 are provided as separate memories from the instruction memory 12 and the program memory. They may be accessed simultaneously by the address generated by the counter 11.
  • the operation code NOP is assigned to the address 0 to 3 of the operation code field 13 of the operation memory 12.
  • Operation LOOP-(loop), N0P, N ⁇ P are written, data 3 is written to address 1 of operand field 14 and control instruction file Control instructions, LOAD (v-mode), INC (increment), HOLD (hold), and INC are written to addresses 0 to 3 of the load data field 21 and the load data field 21 is loaded.
  • data N is written in address 0.
  • the random logic No., turn data D0, D! Are stored in the address N to N + 4 of the data memory memory 18. ,..., D 4 are written.
  • Each random logic pattern D is a test pattern to be applied to the logic circuit—25b of the device under test 25—and an expected value pattern to be compared with the output from the logic circuit 25b. At least one of them.
  • the read L 0 ⁇ P code is decoded by the instruction decoder 16, and as shown in rows B and C of FIG. 3, the program counter 11 steps the number of times of the operand “3”.
  • the instruction is disabled and the address pointer 19 is advanced three times in accordance with the read control instruction INC (line D in Fig. 3).
  • the address N 10 i>Is' ⁇ 2 and N + 3 of the data buffer memory 18 are synchronized with the operation clock, respectively.
  • the random jig bar-cons D i, D and D 2 are read.
  • the program counter 1i and the address pointer 19 are stepped and output the addresses "4" and "N ⁇ 4", respectively, and therefore, the address of the data buffer memory 18 is set. N-4 "outputs random ⁇ -signo, 'turn D 4 .
  • the test pattern is 0 0 in the device under test 25 sequentially.
  • the output is applied to the circuit section 25b and its output is inspected, and the expected value pattern is compared with the output of the logic circuit 25b.
  • the memory section 25a in the device under test 25 is conventionally provided by the address pattern AP, the data pattern DP and the expected value pattern EP generated by the part 17.
  • the device under test 25 may be a simple logic integrated circuit having no memory, or a logic device. It can be tested even if it is a simple memory without the circuit part 2 ⁇ b.
  • a data buffer memory is provided, and a random-open- ing logic pattern is stored in the data buffer memory, and this memory 18 is used as an output address of the address pointer 19.
  • the sense is obtained.
  • the capacity of the truncation memory i 2 is not increased so much; a random logic pattern can be generated with a simple configuration.

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Description

明 細 書
発明の名称
パク一ン発生器
技術分野
こ-の発明はメ モ リ を試験するパタ ー ンを発生する と共に論理' 回路をも試験するパター ンを発生するパター ン発生器に閲する。 技術背景
従来.、 半導体メ モ リ を試験するパクー ンは例えば米国特許第 4： 233, 950 号あるいは第 4:797, 88ΰ 号に示されているよう にァ 1 ゴリ ズ ミ ッ ク パタ一ン発生器により発生されていた。 従来の 二のよう なァ几 ゴリ ズミ ン クパターン発生器で 第 1 !¾'に簡略 して示すよ う にプロ グラ ム カ ウ ンタ 丄 1 で発生されたア ド レス によ り ィ ンス ト ラ ク シ ョ ンメ モ リ 1 2 がア ク セ ス される。 ィ ン ス ト ラ ク シヨ ンメ モ リ 1 2 は JUMP 、 LOOP等の動作を行う 命令 が格納されたオペ レーショ ンコ 一 ドフ ィ ール ド 1 3 と、 オ ペレ ーショ ンコ ー ドアイ 一ル ド 1 3 の命令に対応し、 例えばし G0P命 の時 ループ回致が格 されるォぺラ ン ドフ .く 一ル ド 4 と . 丁 ド レス演算命令、 データ演算命令、 制御信号が格 される フ ィ 一ル ド 1 5 とよりなる。 これらのフ ィ ール ド 1 3 , 1 4及び 1 5 は各ァ ド レスにより同時に読み出される。 オペレー ンョ ン コー ドフ ィ ール ド 1 3から発生された命令は命令テコーダ 1 6 でデコー ドされ、 プコグラムカ ウ ン タ 1 1 の値を変^、 例えば JIMP命令の飛び先指定番地ヘプ πグラムカ ウ ンタ 1 i の値を変 する。 フ ィ 一ル ド 1 5から読出された命令により演算 ¾ 1 7 力':動作して被試験メ モ リ （図示せず） へ印加するア ド レスバタ — ン A P O癸生や、 被 Ϊ式験メ モ リ へ書込 tデータパター ン 3 P や被試験メ モ リ より出力されるデータの期待値パター ン E Pの 発生や、 制御信号により書込み命令や期待値との比較命令の発 生が行われる。
最近半導体技術の進歩に伴い、 標準的なメ モ リ とは別に、 メ モ リ.周辺の制御回路をメ モ リ の中に取込み、 メ モ リ 内に多量の- 論理回路を舍む特定用途に応用するメ モ リ が出現して来た。
論理回路に対する試験パータ ン及び期待値パターンの発生は、 ラ ンダムパターンであるこ とが多 く 、 従来 Οアルゴリ ズミ ノ ク パターン発生器ではラ ンダムパターンを発生するには膨大なィ ンス ト ラ ク ショ ンステ ップを記憶する こ とができるメ モ リ容量 を有するイ ンス ト ラク ショ ンメ モ リ が必要となり実現不可'能と されていた。
発明の開示
こ の発明の目的はメ モ リ試験のためのパター ンをアルゴリ ズ ミ ッ クに発生するとともに簡単な命令ステップて論理試験のた めのラ ンダムパターンを発生する こ とができるバタ一ン発生器 を提供する ことである。
この発明によ ばラ ンダムロ ジ ッ ク （論理回路） を試験する ノ、'ターンがデータノ ツファ メ モ リ に格納され、 そのデータバッ フ ァ メ モ リ はァ ドレスボイ ンタでアクセスされ、 そのァ ド レス ボイ ンタに任意のァ ド レスデータを設定するァ ドレスデータ力く ロー ドデータメ モリ に保持され、 'ァ ド レスボイ ンタに対する π ー ド /イ ンク リ メ ン トを制御するその制御データが制御命令メ モ リ に保持される。 これらロー ドデータメ モ ' J及び制御命令メ モ リ はプ πグラムカウ ンタにより同時にアクセスされる。
図面の簡単な説明 第 1 図は従来のパター ン発生器を示すブロ ッ ク図、
第 2図はこの発明のパター ン発生器の一実施例を示すブロ ッ ク図、
第 3図は第 2図の実施例の蜃カ作を説明するためのタ ィ ふチヤ ー ドである。
発明を実施するための最良の形態
第 2図はこ の発明の実施例を示し、 第 1 図と対応する部分に 同一符号を示している。 この発明においてはデ一夕バ ファ メ モ リ 1 8 が設けられ、 データパ ッ フ ァ メ モ リ 1 8 にはラ ンダ ム ロ ジ ッ ク （論理回路） を試験する ため & ラ ンダ丄 ロ ジ ッ ク ター ンが各ァ ド レスに格納される。 テータ '; ッ フ ァ メ モ リ 1 8 はア ド レスボ イ ンタ 1 9 の出力値をア ド レス と してア ク セ スさ れる。
この実施例ではィ ンス ト ラ ク シ ヨ ンメ モ リ 1 2 Ο各ア ド レス に更にロー ドデータフ ィ ール ド 2 i と制御命令フ ィ ール ド 2 2 が設け られている。 ロー ドテータ フ ィ 一ル ド 2 1 に ァ ド レス ポ ィ ンク 1 9 に設定すべきァ ド レスデータが書き込まれる。 制 御命令フ ィ ール ド 2 2 にはア ド レスボイ ンタ 1 9 に対する ロ ー ドノイ ンク リ メ ン ト などの制御する制御命令データが書き込ま れる。 これらロー ドデータフ ィ ール ド 2 1 及、び制御命令フ ィ 一 ル ド 2 '2 はイ ンス ト ラ ク シ ョ ンメ モ リ 1 2 とは別のメ モ リ と し て設け、 プ グラ ムカ ウ ンタ 1 1 によ って ¾生されたァ ド レス によ り 同時にア ク セス して もよい。
次に第 3図のタ イ ムチ ヤ一トを参照して第 2図 Ο実施例によ る ラ ンダム口ジ ン クバター ンの発生例を説明する。 尚試験用の ァ ト" レスパクー ン A P、 テ一タパター ン D P及び期待値パタ一 ン E Pの発生については先にあげた米国特許第 4,293,'750号に 説明されている ので こ こでは説明しない。
例えば第 2図に示すよ う にィ ンス ト ラ ク シ ョ ンメ モ リ 1 2 の ォペレ一シ ョ ンコ ー ドフ ィ ール ド 1 3 のア ド レス 0〜 3 にオペ レーシヨ ンコー ド N O P (ノ ーオペレーシ ョ ン） 、 L O O P - (ループ） 、 N 0 P、 N〇 Pが書き込まれ、 オペラ ン ドフ ィ ー ル ド 1 4のア ド レス 1 にはデータ 3が書き込まれ、 制御命令フ ィ一ル ド 2 2のア ド レス 0〜 3 に 制御命令、 L O A D ( v.― ド） 、 I N C (歩進） 、 H O L D (ホール ド） 、 I N Cが書き 込まれ、 ロー ドデータ フ ィ ール ド 2 1 のァ ド レス 0 にはデ一タ Nが書き込まれている ものとする。 またデータノ ン フ ァ メ モ リ 1 8 のァ ド レス N〜 N + 4にはラ ンダム ロ ジ ッ ク ノ、 'タ ー ンデーク D 0 , D！ , ···, D 4 が書き込まれている ものとする。 各ラ ンダ ム ロ ジ ッ クパターン Dは被試験素子 2 5 の論理回路— 2 5 bに印 加すべき試験パターン と、 論理回路 2 5 bからの出力と比較す るための期待値パター ンの少く とも一方を含んでいる。
プ πグラ ムカ ウ ンタ 1 1 の初期値 0がァ ド レ ス と して ィ ンス ト ラ ク シ ヨ ンメ モ リ 1 2に与えられる とその 0番地からォペ レ ーシ ヨ ンコー ド N 0 P、 制御命令 L 0 A D、 ロー ドデータ τか 読み出される。 読み出された Ν 0 Ρコー ドは命令デコーダ 1 6 により'デコー ドされ、 その出力によ り プログラ ムカ ウ ンタ 1 1 Ο歩進を可能状態とするのでプロ グラ ムカ ウ ンタ 1 1 は次の動 作ク ロ 'ン クで 1歩進しア ド レス " 1 " を出力する とともに読み 出されたロー ドデータ Νは制御命令 L 0 A Dによってァ ド レフ. ポイ ンタ 1 9に設定され、 データバッ フ ァ メ モ リ 1 8 のア ド レ ス Nからラ ンダム 口ジ ッ クパターン D。 が読み出される。 次 プロ グ ラ ム カ ウ ンタ 1 1 のア ド レス " 1 " によ り オ ペ レー シ ョ ン コ ー ド L 0 0 P 、 オ ペ ラ ン ド " 3 " 、 制御命令 I N C が読み 出される。 読み出された L 0 〇 P コー ドは命令デコーダ 1 6 に よりデコー ドされ、 第 3図の行 B , Cに示すよう にオペラ ン ド " 3. " の回数だけプログラムカウ ンタ 1 1 の歩進を不能状態と する とともに読み出された制御命令 I N Cに従ってァ ド レスボ イ ンタ 1 9 を 3 回歩進する （第 3図 D行） 。 その結果第 3図の 行 E , Fに示すよう に動作ク ロ ッ ク に同期してデータバ ン フ ァ メ モ リ 1 8 のア ド レス N 十 i > Is' ÷ 2及び N + 3からそれぞれ ラ ンダム ジ ッ クバクー ン D i , D 及び D 2 が読み出される。
L 0 0 P iiH乍が 3 回実行される とプロ グラ ム カ ウ ンタ 1 1 の 歩進が許可されア ド レス " 2 " を出力する。 こ のア ド レスによ つてコー ド N 0 P と制御命令 H O L Dが読み出され、 命令デコ ーダ 1 6 の出力はプログラムカ ウ ンタ 1 1 を歩進可能状態に し、 ァ ド レ ス ポ イ ン タ 1 9 の現在の内容" N— 3 " は保持される。 従って次の垂力作ク コ ッ クてプ πグラムカ ウ ン タ 1 1 は歩進して ァ ド レ ス " 3 " を出力し、 テ ータ ノ、 ソ フ ァ メ モ リ 1 S Oァ ド レ ス " N ÷ 3 " 力、 ら ラ ンダム π ジ ッ ク ノ' タ ー ン D 2 が再び読み出 される。 以下同様にイ ンス ト ラ ク シ ョ ンメ モ リ 1 2 のア ド レ ス " 3 " から読み出されたコー ド N 0 P及び制御命令 I N Cによ り次の ¾作ク ロ ッ クでプロ グラ ムカ ウ ンタ 1 i とア ド レ スボイ ンタ 1 9 は歩進されそれぞれア ドレス " 4 " 及び" N ÷ 4 " を 出力し、 従ってデータバ ソ フ ァ メ モ リ 1 8 のア ド レ ス " N - 4 " からラ ンダム π ジ ッ ク ノ、 'ター ン D 4 が出力される。
デ一タ ノく ソ フ ァ メ モ リ 1 8 か ら読み出されたラ ンダム 口 ジ ツ ク パタ 一 ： D Φ Ο試験バタ ー ン は順次被試験素子 2 5 内 0 ¾王 回路部 2 5 b に印加されその出力を検査し、 期待値パター ンは ^理回路 2 5 b の出力と比較される。 こ の時演箕部 1 7 により 発生されたァ ド レ スパター ン A P、 データパターン D P及 '期 待値パター ン E P によ り被試験素子 2 5 内のメ モ リ 部 2 5 a を 従来.のよう に試験する こ とができるか . 第 2図 D実施例から明- らかなよう に被試験素子 2 5 としてメ モ―リ部を持たない単なる 論理集積回路であってもよいし、 論理回路部 2 δ b を持たない 単なるメ モ リ であっ ^も試験をすることができる。
以上述べたよう にこの発明によればデータバッ フ ァ メ モ リ を設け、 これにラ ンダム口ジ ッ クパタ一ンを格納し、 こ メ モ リ 1 8 をァ ド レスボイ ンタ 1 9 の出力ァ ド レスでア ク セス し.、 ァ ド レスボイ ンタ 1 9 のァ ド レス発生をロー ドデータ メ モ リ (即ちロー ドデータ フ ィ ール ド） 2 1 中のデータ と、 制御命令 メ モ リ （即ち制御命令フ ィ ール ド） 2 2 中の制御命令で制御し、 これらメ モ リ 2 1 , 2 2 をプロ グラムカ ウ ンタ 1 1 の出力ア ド レ スて同時にアクセスするようにする ことにより ィ ンス ト ラク ン ョ ンメ モ リ i 2 の容量をそれ程増加する こ とな -; 、 簡単な檔 成てラ ンダムロジ ッ クパターンを発生する こ とがてき る。

Claims

請 求 の 範 囲
1 . プロ グラ ムカ ウ ンタにより発生したァ ド レスでィ ンス ト ラ ク シ.ョ ンメ モ リ をア ク セス し、 そのィ ンス ト ラ ク シ ョ ンメ モ リ- の読出し出力にもとずいて試験パターンを発生するパターン発 生器において、
論理回路を試験する ためのラ ンダム 口 ジ ッ ク パターンを格納 したデータノぺ' ノ フ ァ メ モ リ と
前記データ バ ッ フ ァ メ モ リ をア ク セ スするア ド レ スを発生す るァ ド レスボイ ンタ と、
前記ァ ド レスボイ ンタ に設定する ためのァ ド レスデータ を保 持する ロー ドデータメ モ リ と、
前記ァ ド レスボイ ンタに対する制御命令を保持する制御命令 メ モ リ とを含み、
前記ロ ー ドデ^タ メ モ リ及び制御命令メ モ リ は前記プログラ ムカ ウ ンタによ り発生されたァ ド レスによ って同時にア ク セ ス されるパターン発生器。
2 . 前記ロー ドデータメ モ リ と前記制御命令メ モ リ は前記プロ グラ ムカ ウ ンタからのァ ド レスによ り ア ク セスされる前記ィ ン ス ト ラ'ク シ ョ ンメ モ リ のフ ィ ール ド と して構成されている請求 項 1 項記載のパター ン癸生器。
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