WO1993013710A1 - Dephaseur numerique - Google Patents

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WO1993013710A1
WO1993013710A1 PCT/JP1993/000042 JP9300042W WO9313710A1 WO 1993013710 A1 WO1993013710 A1 WO 1993013710A1 JP 9300042 W JP9300042 W JP 9300042W WO 9313710 A1 WO9313710 A1 WO 9313710A1
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English (en)
French (fr)
Inventor
Shinichi Amemiya
Yoichi Suzuki
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GE Healthcare Japan Corp
Original Assignee
Yokogawa Medical Systems Ltd
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    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/52—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00
    • G01S7/52017—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S15/00 particularly adapted to short-range imaging
    • G01S7/52046—Techniques for image enhancement involving transmitter or receiver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/08—Networks for phase shifting

Definitions

  • the present invention relates to a digital phase shifter, and more particularly, to a digital phase shifter that can change the phase of a digital data stream in steps smaller than the sampling period of AZD conversion.
  • This digital phase shifter is useful as a delay circuit for a received signal in an ultrasonic diagnostic apparatus.
  • FIG. 7 is a block diagram showing a configuration of the ultrasonic diagnostic apparatus disclosed in the publication.
  • the ultrasonic diagnostic apparatus 51 converts a received signal of the ⁇ channel received by the probe 2 into a delay circuit (or a phase shift circuit) from the first channel delay circuit 81 to the ⁇ channel delay circuit 8 ⁇ for each channel. Circuit), and the addition is performed by the adder circuit 5 to form a beamformed received signal of one sound ray.
  • the scan converter 6 forms an image based on the received signals of all sound rays, and the display device 7 displays the image.
  • FIG. 8 is a detailed block diagram of the first channel delay circuit 81.
  • the delay circuits of the other channels have exactly the same configuration.
  • the first channel reception signal is input to AZD converter 82.
  • the clock signal is input to the sampling signal delay means 83 with a period ⁇ .
  • the synchronization signal is also input to the synchronization means 83 in the same period.
  • the sampling signal delay means 83 delays the clock signal by one time smaller than the period ⁇ thereof to generate a sampling signal, and inputs the signal to the AZD converter 82.
  • the AZD converter 82 samples the received signal of the first channel at the sampling interval ⁇ according to the sampling signal, and converts it into digital data.
  • the data sequence ⁇ is delayed from the reference data sequence by one phase force shorter than the sampling period.
  • the digital extension Hi delay means 85 delays the output signal of the synchronization means 84 by a delay time T1 which is an integral multiple of the sampling interval T, the first channel delay circuit 81 outputs (T1 + 1) will output digital data with the received signal delayed by only 1).
  • An object of the present invention is to provide a digital phase shifter that can change the phase of a digital data sequence in steps smaller than the sampling period while using a sampling signal or clock signal with a fixed phase force.
  • a memory that stores time-series data sampled at a fixed cycle in an address corresponding to a sampling time
  • a memory reading means for reading out data at a desired time before the current sampling time from the memory by a desired time one by one in synchronization with the sampling of the time-series data; for the data read from the memory, A register to hold up to the previous read, and
  • interpolated data items which are interpolated at a desired division position in a sampling interval of a plurality of data items which are collected in this register region are ⁇ ⁇ means
  • FIG. 1 is a block diagram of an ultrasonic diagnostic apparatus using the digital phase shifter according to the present invention.
  • FIG. 2 is a block diagram of a delay circuit or a phase shift circuit according to one embodiment of the present invention.
  • FIG. 3 is an explanatory diagram of interpolation data.
  • FIG. 4 is an explanatory diagram of the digital data sequence formed by the traps.
  • FIG. 5 is an explanatory diagram of how a delay time smaller than the sampling interval is obtained.
  • FIG. 6 is an explanatory diagram showing how a large delay time is obtained as a whole.
  • FIG. 7 is an explanatory diagram of a conventional ultrasonic diagnostic apparatus.
  • FIG. 8 is a block diagram of a conventional delay circuit.
  • FIG. 9 is an explanatory diagram of digital data based on a sampling signal without delay.
  • FIG. 10 is an explanatory diagram of digital data based on a delayed sampling signal.
  • FIG. 11 is an explanatory diagram of how a delay time smaller than the sampling interval is obtained.
  • FIG. 12 is an explanatory diagram showing how a large delay time is obtained as a whole.
  • FIG. 1 is a block diagram of an ultrasonic diagnostic apparatus 1 using a digital phase shifter according to the present invention.
  • the ultrasonic diagnostic apparatus 1 includes a delay circuit from the first channel delay circuit 31 to the n-th channel delay circuit 3 n for each channel for receiving the n-channel reception signal received by the probe 2.
  • FIG. 2 is a detailed block diagram of the first channel delay circuit 31.
  • the delay circuits of the other channels have exactly the same configuration.
  • the first channel analog reception signal is converted to an AZD converter Entered in 11.
  • the sampling signal is input to the AZD converter 11, the write control means 13, and the read control means 14 with a period ⁇ .
  • the AZD converter 11 samples the received signal of the first channel at a sampling interval T according to the sampling signal and converts it into digital data.
  • T an analog received signal on the first channel
  • sampled digital data is indicated by *.
  • the memory 12 stores the digital data according to the address corresponding to the sampling time provided from the write control means 13 and outputs the read data according to the address provided from the read control means 14.
  • a difference corresponding to a delay time of a desired integral multiple of the sampling interval ⁇ is provided between the address applied by the write control means 13 and the address applied by the read control means 14.
  • Data read from the memory 12 is set in the data register 15 each time.
  • the data register 15 each time a new data is set, the original data is shifted to the next data register 16.
  • a similar relationship is formed for the data registers 16, 17, and 18, whereby the data registers 15 to 18 receive four data points that differ in time by the sampling interval ⁇ , and Updated synchronously and sequentially.
  • the read control means 14 stores the data registers 15, 16, 17, and 18 such that the sampling data one time before T1 ⁇ , ⁇ 1, ⁇ 1 + ⁇ , and ⁇ 1 + 2 ⁇ before the current sampling time are held, respectively. Controls the reading of the memory 12.
  • a mixed spline capture described below is used to form a data with a delay time 1 smaller than the sampling interval ⁇ .
  • the coefficient registers 19, 21, 23, and 25 hold the coefficients for interpolating the mixed spline, respectively, and these coefficients are multiplied by the data ⁇ 20, 22, 24, and 26, and the data registers 15 to 18 And the result of the multiplication is added by the adder 27 and output.
  • the operation and output of such data are performed in synchronization with the sampling signal, and the four digital data DO, Fig. 3 shows the concept of calculating the digital data El based on the Dl, D2, D3 forces, and the mixed spline capture.
  • the intercept data E1 is given by the sum of four data D0, Dl, D2, and D3 multiplied by a predetermined weighting factor.
  • the mouth time-series digital data shown in FIG. 4 is output as the first channel output signal.
  • This first channel output signal is digital data delayed by 50 ns from the digital data held in the data register 16 as shown in FIG.
  • the delay amount 1 is not limited to 50 ns, but can be arbitrarily determined by selecting the position of the intercept point.
  • the digital data held in the data register 16 is data at a time before T1 before the current sampling time, so that the data E1 is digital data delayed by (Tl + rl) as a whole.
  • the control power is much simpler than the conventional one and the stability of the delay time is higher.
  • interpolating can be performed using only the data of 4 points before and after the interpolation point due to the mixed spline Therefore, it is suitable as a system that operates in real time. Further, if the delay time is determined to be 1, the interception coefficient is uniquely determined, so that, for example, a configuration that can be realized with the same configuration as the transversal filter is also convenient.
  • a B-spline capture As other methods for capturing data, a B-spline capture, a cloud-shaped ruler spline capture, and the like can be used.

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Description

明 細 書
デジタル移相装置
(技術分野）
この発明は、 デジタル移相装置に関し、 さらに詳しくは、 デジタルデータ列の位相 を、 AZD変換のサンプリング周期よりも細かいステツプで変えることが出来るデジ タル移相装置に関する。 このデジタル移相装置は、 超音波診断装置における受信信号 の遅延回路として有用である。
(背景技術）
デジタルデータ列の位相を、 AZD変換のサンプリング周期よりも細かいステップ で変えることが出来るデジタル移相装置の従来例は、 特開昭 6 3— 2 2 2 7 4 5号公 報に開示されている。 図 7は、 同公報に開示の超音波診断装置の構成を示すブロック 図である。 この超音波診断装置 5 1は、 プローブ 2で受信した ηチャネルの受信信号 を、 各チャネルごとに、 第 1チヤネノレ遅延回路 8 1から第 ηチヤネソレ遅延回路 8 ηま での遅延回路 （あるいは移相回路） でそれぞれ位相調整し、 加算回路 5で加算し、 ビ ームフォーミングされた一音線の受信信号を形成している。 スキャンコンバータ 6は 全音線の受信信号に基づいて画像を形成し、 表示装置 7はその画像を表示する。 図 8は、 第 1チヤネノレ遅延回路 8 1の詳細プロック図である。 他のチャネルの遅延 回路も全く同じ構成である。 第 1チャネル受信信号は、 AZDコンバータ 8 2に入力 される。 クロック信号は、 周期 Δ Τで、 サンプリ ング信号遅延手段 8 3に入力され る。 同期信号も、 同じ周期厶丁で、 同期手段 8 3に入力される。 サンプリング信号遅 延手段 8 3は、 クロック信号をその周期 Δ Τより小さい時間て 1だけ遅延させてサン プリング信号を作り、 AZDコンバータ 8 2に入力する。
AZDコンバータ 8 2は、 サンプリング信号により、 サンプリング間隔 Δ Τで第 1 チャネル受信信号をサンプリングし、 デジタルデータに変換する。 図 9, 図 1 0に、 第 1チャネル受信信号をそれぞれ D， D' で示し、 遅延時間の異なる二種類のサンプ リング信号でサンプリングされたデジタルデータを ·， 〇で示す。 秦は遅延時間がて 1 = 0の場合、 〇はて 1 = 5 0 n sの場合を表わす。 サンプリング間隔は厶 T = l 0 0 n sとしている。
同期手段 8 4で同期をとることにより、 図 1 1に示すように、 〇のデータ列は、 參 のデータ列に対して、 サンプリング周期より短いて 1だけ位相力遅れたものとなる。 さらに、 デジ夕ゾ Hi延手段 8 5が、 サンプリング間隔厶 Tの整数倍の遅延時間 T 1だ け同期手段 8 4の出力信号を遅延させると、 第 1チャネル遅延回路 8 1は、 （T 1 + て 1) だけ受信信号を遅延したデジタルデータを出力することになる。 例えば T l = 2 0 0 n s， て l = 5 0 n sとした場合を、 図 1 2に示せば、 全体としては、 〇のデ 一夕列は眷のデ一夕列に対して 2 5 0 n sだけ遅延されたものとなる。
しかしながら、 このような従来の遅延回路 8 l〜8 nでは、 チャネル毎に微妙に移 相を異ならせたサンプリング信号を用いなければならず、 制御が複雑となる問題点が める。 明の開示）
この発明の目的は、位相力固定されたサンプリング信号あるいはクロック信号を用 いながらも、 デジタルデータ列の位相を、 サンプリング周期よりも細かいステップで 変えることが出来るデジタル移相装置を提供することにある。
この発明のデジ夕ル移相装置は、
一定の周期でサンプリングされた時系列データを、 サンプリング時刻に対応するァド レスに逐一記憶するメモリ、
このメモリから、 現在のサンプリング時刻より所望の時間だけ前の時刻のデータ を、 時系列データのサンプリングに同期して逐一読み出すメモリ読み出し手段、 メモリから読み出されたデータについて、 ¾ifの読み出し分から所定個数前の読み 出し分までを保持するレジスタ、 および
このレジスタに された複数のデ一タを重み付け加算することにより、 このレジ ス夕に^ tされた複数のデータのサンプリング間隔の所望の分割位置に捕間したデー 夕を^^する捕間データ^^手段
を具備する特徴とするものである。 (図面の簡単な説明）
図 1はこの発明に係るデジタル移相装置を用いた超音波診断装置のプロック図であ る。
図 2はこの発明の一実施例の遅延回路または移相回路のプロック図である。
図 3は補間デ一タの説明図である。
図 4は捕間によつて形成されたデジタルデ一夕列の説明図である。
図 5はサンプリング間隔より小さい遅延時間を得ている様子の説明図である。 図 6は全体として大きな遅延時間を得ている様子の説明図である。
図 7は従来の超音波診断装置の説明図である。
図 8は従来の遅延回路のブロック図である。
図 9は遅延のないサンプリング信号によるデジタルデータの説明図である。
図 1 0は遅延させたサンプリング信号によるデジタルデータの説明図である。 図 1 1はサンプリング間隔より小さい遅延時間を得ている様子の説明図である。 図 1 2は全体として大きな遅延時間を得て t、る様子の説明図である。
(発明を実施するための最良の形態）
以下、 実施例により、 この発明をさらに詳細に説明する。 なお、 これによりこの発 明が限定されるものではない。
図 1は、 この発明に係るデジ夕ル移相装置が用いられる超音波診断装置 1のブロッ ク図である。
この超音波診断装置 1は、 プローブ 2で受信した nチヤネルの受信信号を各チャネ ルごとに第 1チヤネル遅延回路 3 1から第 nチヤネル遅延回路 3 nまでの遅延回路
(あるいは移相回路） で位相調整し、 加算回路 5で加算し、 ビームフォーミングされ た一音線の受信信号を形成している。 スキヤンコンバ一夕 6は全音線の受信信号に基 づいて画像を形成し、 表示装置 7はその画像を表示する。 各遅延回路 3 l〜3 nに は、 サンプリング信号発生回路 4から共通のサンプリング信号力供給されている。 図 2は、 第 1チャネル遅延回路 3 1の詳細ブロック図である。 他のチャネルの遅延 回路も全く同じ構成である。 第 1チャネルのアナログ受信信号は、 AZDコンバータ 11に入力される。 サンプリング信号は、 周期 ΔΤで、 AZDコンバータ 11、 書込 制御手段 13および読出制御手段 14に入力される。
AZDコンバータ 11は、 サンプリング信号により、 サンプリング間隔厶 Tで第 1 チャネル受信信号をサンプリングし、 デジタルデータに変換する。 図 3に、 第 1チヤ ネルのアナログ受信信号を Dで示し、 サンプリングされたデジタルデータを *で示 す。 サンプリング間隔は、 例えば厶 T=l 00nsとする。 メモリ 12は、書込制御 手段 13から与えられる、 サンプリング時刻に対応したァドレスにしたがってデジ夕 ルデータを記憶し、 かつ読出制御手段 14から与えられるァドレスにした力 ίつて読出 しデータを出力する。 書込制御手段 13力与えるァドレスと読出制御手段 14力与え るァドレスの間には、 サンプリング間隔 ΔΤの所望の整数倍の遅延時間に相当する差 が設けられる。 これらアドレスは、 サンプリング信号に同期して更新される。
メモリ 12から読出されるデータは、 その都度データレジスタ 15にセッ 卜され る。 データレジスタ 15では、新たなデ一夕がセットされるたびに、 もとのデータが 次のデータレジスタ 16にシフトされる。 同様な関係がデータレジスタ 16、 17、 18についても形成されており、 これによつて、 データレジスタ 15〜18には、 サ ンプリング間隔 ΔΤだけ時点が異なる 4つのデータが され、 かつサンプリング信 号に同期して逐次更新される。 データレジスタ 15、 16、 17、 18には、現サン プリング時刻よりもそれぞれ T1一 ΔΤ、 Τ1、 Τ1+ΔΤ、 Τ1+2ΔΤだけ前の サンプリングデ一夕が保持されるように、 読出制御手段 14がメモリ 12の読出しを 制御する。
これら 4つのデータを用いて、 例えば以下に述べる混合スプライン捕間により、 サ ンプリング間隔 ΔΤより細かい遅延時間て 1を持つデータ力く形成される。 係数レジス 夕 19、 21、 23、 25は、 混合スプライン捕間のための係数をそれぞれ保持する ものであって、 それらの係数が乗^ 20、 22、 24、 26によって、 データレジ スタ 15〜18のデータとそれぞれ乗算され、 乗算の結果が加算器 27で加算されて 出力される。 このようなデータの演算と出力がサンプリング信号に同期して行われ 各データレジスタ 15， 16, 17, 18に保持した 4つのデジタルデータ DO, Dl, D2, D3力、ら、 混合スプライン捕間によつてデジタルデータ Elを算出する 概念を図 3に示す。 ここでは、 例えば、 ΔΤ=100ns, て 1 = 50 n sとしてい る。
データ D 1と D 2の間に、 混合スプライン捕間によつてデータ E 1を補間する場 合、 データ D1から捕間点までの距離を ιιΔΤとすると、 混合スプライン捕間の公式 により、 データ E1は次式によって与えられる。
El= -Q/6)u(u-l)(u-2)D0 + (l/2)(u+l)(u-l)(u-2)Dl一 (l/2)(u+l)u(u-2)D2 + (l/6)(u+l)u(u-l)D3
すなわち捕間データ E 1は、 4つのデ一夕 D0， Dl, D2, D3にそれぞれ所定 の重み係数を掛けたものの和で与えられる。 各係数はデータ D 1から捕間点までの比 距離 u (て l = 50nsのとき、 u = 0. 5) によって一義的に定まる。 したがつ て、 所望する捕間位置に応じて、 該当する係数をそれぞれ係数レジスタ 19、 21、 23. 25に設定しておくことにより、 加算器 27から所望の捕間デー夕 E 1を得る ことが出来る。
このような演算により、 第 1チャネル出力信号としては、 図 4に示す口の時系列デ ジタルデータが出力される。 この第 1チャネル出力信号は、 図 5に示すように、 デー 夕レジスタ 16に保持しているデジタルデータに対して、 50 n sだけ遅延したデジ タルデータとなる。 遅延量て 1は 50nsに限らず、 捕間点の位置を選ぶことによ り、 任意に定めることができる。 一方、 データレジスタ 16に保持しているデジタル データは、 現サンプリング時刻よりも T1だけ前の時刻におけるデータであるから、 全体としては、 データ E1は （Tl + rl) だけ遅延したデジタルデータとなる。 図 6は、 Tl = 200 ns, て 1 = 50 n sの場合の信 延を例示したものであり、 これは図 12と等価である。
他のチャネルの遅延回路においても同様な動作力く行われ、 それぞれのチャネルの入 力信号を所望の時間だけ遅延したデータ列が得られる。
上記遅延回路 31〜3 nでは、 単一系列のサンプリング信号を、 その位相に手を加 えずに用いているため、 従来のものより制御力遥かに簡単でかつ遅延時間の安定性も 高い。 また、 混合スプライン捕間により、 補間点の前後 4点のデータのみで捕間が可 能であるため、 リアルタイムで動作するシステムとして好適である。 さらに、 遅延時 間て 1を決定すれば、捕間係数が一意に定まるので、 例えばトランスバーサルフィル 夕と同一構成で実現可能なところも好都合である。
なお、 データ捕間の他の方法としては、 Bスプライン捕間や， 雲型定規スプライン 捕間等を用いることが出来る。

Claims

請求の範囲
1. 一定の周期でサンプリングされた時系列データを、 サンプリング時刻に対応する ァドレスに逐一記憶するメモリ、
このメモリから、 現在のサンプリング時刻より所望の時間だけ前の時刻のデー夕 を、 時系列データのサンプリングに同期して逐一読み出すメモリ読み出し手段、 メモリから読み出されたデ一夕について、 最新の読み出し分から所定個数前の読み 出し分までを保持するレジスタ、 および
このレジスタに保持された複数のデータを重み付け加算することにより、 このレジ ス夕に保持された複数のデータのサンプリング間隔の所望の分割位置に補間したデー タを生成する捕間データ生成手段
を具備するデジタル移送装置。
2. レジスタに保持された複数のデータのサンプリング間隔の所望の分割位置に捕間 したデータは、 混合スプライン捕間による捕間データである請求の範囲 1に記載のデ ジタル移送装置。
3. レジスタに保持された複数のデータのサンプリング間隔の所望の分割位置に捕間 したデータは、 Bスプライン補間による補間デ一夕である請求の範囲 1に記載のデジ タル移送装置。
4. レジスタに保持された複数のデータのサンプリング間隔の所望の分割位置に捕間 したデータは、 雲型定規スプライン補間による補間データである請求の範囲 1に記載 のデジタル移送装置。
5. 時系列データは、 時系列のアナログ信号を一定のサンプリング周期でアナログ. デジ夕ル変換して得られたものである請求の範囲 1に記載のデジ夕ル移送装置。
6. 捕間データ生成手段は、 メモリから読み出されたデータを保持する複数のレジス 夕と、 これらレジスタに対応して設けられそれぞれ所定の重み係数を保持する係数レ ジス夕と、 レジス夕の保持データと係数レジスタの保^^数とを対応するもの同士で それぞれ乗算する複数の乗算器と、 これら乗^^の出力を加算する加算器を具備する 請求の範囲 1に記載のデジタル移送装置。
7. 係数レジスタの ^^係数は可変の係数である請求の範囲 6に記載のデジタル移送
8. 超音波診断装置の複数のチャネルの受信信号に対応して設けられ、 受信信号のビ ー厶フォーミングのために、 各チャネルの受信信号の位相を調整する移送装置であつ て、 各チャネルごとに下記の構成を有するデジ夕ル移 置。
アナログの受信信号を一定のサンプリング周期でサンプリングしデジタルの時系列 データに変換するアナ口グ ·デジタル変換器、
デジタルの時系列データを、 サンプリング時刻に対応するアドレスに逐一記憶する メモリ、
このメモリから、 現在のサンプリング時刻より所望の時間だけ前の時刻のデータ を、 時系列データのサンプリングに同期して逐一読み出すメモリ読み出し手段、 メモリから読み出されたデータを、 最新の読み出し分から所定個数前の読み出し分 まで保持するレジスタ、 および
このレジスタに保持された複数のデータを重み付け加算することにより、 このレジ スタに^^された複数のデータのサンプリング間隔の所望の分割位置に捕間したデー 夕を生成する捕間デ一タ 手段。
PCT/JP1993/000042 1992-01-14 1993-01-13 Dephaseur numerique Ceased WO1993013710A1 (fr)

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