WO1998013828A1 - Memoire a semi-conducteur du type synchrone - Google Patents

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Mikio Sakurai
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly, to a synchronous semiconductor memory device that operates in synchronization with a clock signal.
  • sDRAMj synchronous semiconductor memory devices
  • sDRAMj synchronous semiconductor memory devices
  • burst length refers to the number of data read or written continuously in one access cycle.
  • ZCAS latency data is output from an output buffer after a read command is given. This refers to the number of clock cycles until output.
  • An object of the present invention is to provide a synchronous semiconductor memory device in which a set operation mode is not lost even when the power is turned off.
  • An input buffer that buffers external control signals to generate internal control signals in response to external input signals, and an internal buffer that buffers external address signals in response to internal clock signals in response to internal buffer signals.
  • An address buffer that generates a dress signal, a read circuit that reads data from memory, a write circuit that writes external data to memory, and operates in response to internal control signals and internal address signals This is achieved by storing a mode and providing a synchronous semiconductor memory device including a nonvolatile storage unit that controls a read circuit and a write circuit according to the operation mode.
  • the main advantage of the present invention is that since the operation mode is stored in the non-volatile storage unit, even if the power is once turned off, it is not necessary to set the operation mode again when the power is turned on again.
  • the synchronous semiconductor storage device can be restarted in the operation mode stored in the nonvolatile storage unit.
  • FIG. 1 shows a synchronization according to the best mode for carrying out the present invention.
  • Diagram of a type semiconductor memory device
  • FIG. 2 is a configuration diagram schematically showing the configuration of the storage unit and the mode decoder shown in FIG. 1 in order to explain the operation.
  • a synchronous semiconductor memory device includes a data input / output terminal 20 and a memory cell array 35 for storing external data input to the data input / output terminal 20. And a row selection circuit 33 for selecting a row to be read or written in the memory cell array 35 and a column to select a column to be read or written in the memory Circuit 29, an input buffer 3 for buffering an external clock signal Ext. Elk., And an internal clock signal Int. Cl k for buffering a signal output from the input buffer 3. , And the row address strobe signal ZRAS and the column address strobe signal CAS in synchronization with the internal clock signal Int. Elk. Generated by the clock buffer 5. , Rai Toinable Number
  • E, Chip select signal ZCSS and other external control signals are input and buffered to synchronize with the input buffer 1 that generates internal control signals and the internal clock signal Int. Elk.
  • Input external address signals AO to A11 to buffer
  • An address buffer 7 for generating an internal address signal
  • a column decoder 27 for decoding a column address signal of the internal address signals to drive a column selection circuit 29
  • a row decoder 31 that decodes a row address signal among section address signals and drives a row selection circuit 33, and a row address strobe signal / RAS and a column address strobe input to the input buffer 1
  • Command decoder 9 that generates and outputs a read command signal Read, a write command signal W rite, and a mode register set signal MRS according to the combination of the signal / CAS and the write enable signal ZWE, and a ZCAS latency setting section 1 3 0 And burst length setting section 13 1 and burst type setting section (not shown).
  • Mode register 13 for setting the operation mode such as ZCAS latency burst length according to the combination of the external address signals A0 to A11 input to 7, and the above for setting the operation mode
  • a storage unit 11 for storing the internal address signal and the mode register set signal MRS, a mode decoder 12 for decoding the signal stored in the storage unit 11 and supplying the decoded signal to the mode register 3;
  • Read control circuit that generates an output enable signal GEM and a read control signal in response to the operation mode set in the read register 13 and the internal clock signal Int. Elk. And the read command signal Read. And the data stored in the memory cell array 35 in response to the read control signal.
  • a write control circuit that generates a write control signal in response to the operation mode set in the mode register 13, the internal clock signal Int. Elk., And the write command signal W rite 2 1 And input buffer 23 for buffering external data input to data input / output terminal 20 and data output from input buffer 23 in response to a write control signal.
  • a write circuit 25 for writing the data into the memory cell array 35.
  • FIG. 2 is a diagram schematically showing the configurations of the storage unit 11 and the mode decoder 12.
  • the storage unit 11 includes two nonvolatile storage elements 110 and 111 for storing one bit of information
  • the mode decoder 12 includes an inverter and an inverter. It is composed of NAND circuits.
  • the command decoder 9 In response to the internal clock signal, the row address strobe signal ZRAS, the column address strobe signal ZCAS, the write enable signal ZWE, and the chip select signal / CS are all input to the input buffer 1 at a single-level state. Then, the command decoder 9 outputs the mode register set signal MRS to the mode register 13.
  • the mode register set signal MRS is stored in the storage unit 1 1 is stored until the next mode register set signal MRS is output from the command decoder 9.
  • the mode register 13 that has received the mode register set signal MRS stores the combination of the external address signals A 0 to A 11 input to the address buffer 7 in the storage unit 11.
  • the ZCAS latency is set by the / CAS latency setting section 130 and the burst length is set by the burst length setting section 131, according to the combination. More specifically, for example, the burst length is specified by a combination of external address signals A0, A1, and A2, and the CAS latency is specified by a combination of external address signals A4, A5, and A6. .
  • the read control circuit 15 synchronizes with the internal clock signal Int.elk. And sets the ZCAS latency and the ZCAS latency set in the mode register 13. In addition to controlling the readout circuit 17 in accordance with the burst length and the burst length, it outputs an output enable signal 0 EM for activating the output buffer 19.
  • the write circuit 25 When W rite is received, the write circuit 25 is controlled in accordance with the burst length set in the mode register 13 in synchronization with the internal clock signal Int.c1k.
  • the ZCAS latency burst length once set in the mode register 13 disappears;
  • the mode register 13 has the same / CAS latency and burst as those immediately before the power was turned off again. Length etc. are set.
  • the address information stored in the non-volatile storage elements 110 and 111 is assumed to be (X, Y). If (0, 0) is stored as (X, Y) at this time, this (0, 0) is output from the storage unit 11 when the power is turned on again, and the inverter 1 of the mode decoder 12 is output.
  • the signal A output from 20 is "1"
  • the signals B, C, D output from the inverters 121, 122, 123 are all "0". In this way, operation modes such as ZCAS latency determined by the signal A becoming "1" are reset.
  • nonvolatile memory element 110, 1] 1 is specifically considered to be an electrically programmable read only memory (EPROM) or an electrically erasable and programmable read only memory (EEPROM). ⁇ Multiple rewrites are possible by using overwriteable elements. According to the above-mentioned synchronous semiconductor memory device, since information for setting the operation mode such as the CAS latency burst length is stored in the storage unit 11 composed of the nonvolatile memory element, the power supply This avoids the hassle of re-setting the operation mode such as / CAS latency each time it is turned on.
  • the storage section 11 is located in the mode register 13 and stores the mode register set signal MRS input to the mode register 13 and the signal output from the mode decoder 12. In the same way, or in the mode register 13, it stores the signal output from the CAS latency setting section 13 1 —store length setting section 13 1. Has the same effect.

Landscapes

  • Dram (AREA)

Description

明細書
発明の名称
同期型半導体記憶装置
技術分野
本発明は、 半導体記憶装置に関し、 さ らに詳し く は、 ク 口 ッ ク信号に同期して動作する同期型半導体記憶装置に関 するものである。
背景技術
現在製品化されている同期型半導体記憶装置 （以下 「 s D R AMj と もいう） では、 その内部にモー ドレジスタを 備えており、 ユーザが使用時において、 モー ドレジスタに ノ<—ス 卜長 （Burst Length： B L ) や Z C A S レイテンシ (/CAS Latency： C L ) などを設定するこ とができる。 ただし、 バース ト長とは一度のアクセスサイ クルにおい て連続して読出または書込まれるデータの数を言い、 S D R A Mでは B L = 1， 2 , 4 , 8が用意され、 チップによ つてはフルページモー ドが備えられる。 また、 Z C A S レ ィテンシとは読出命令が与えられてから出力バッ フ ァより データが出力されるまでのクロ ッ クサイ クル数を言い、 S D R AMでは通常 C L = 2 , 3が用意され、 チップによつ ては C L = 1 , 4が備えられる。
このモー ドレジスタに設定されたバース ト長ゃ /C A S レイテ ンシなどの動作モ一 ドは再設定されるまで書換わる こ とはないが、 電源がオフするとモ一 ドレジスタはリ セッ 卜されてしま うので設定された情報は失われてしま う。 発明の開示
本発明は、 電源がオフ しても設定された動作モー ドが失 われるこ とのない同期型半導体記憶装置を提供するこ とを 目的とする ものである。
この本発明の目的は、 データを記憶するメモリ と、 外部 クロ ッ ク信号をバッ ファ リ ングして内部ク ロ ッ ク信号を生 成するク ロ ッ クバッ フ ァ と、 内部ク ロ ッ ク信号に応答して 外部制御信号をバッ フ ァ リ ングし内部制御信号を生成する 入力バッ フ ァ と、 内部ク 口 ッ ク信号に応答して外部ァ ドレ ス信号をバッ フ ァ リ ングし内部ァ ドレス信号を生成するァ ドレスバッ フ ァ と、 メ モ リからデータを読出す読出回路と、 メモリへ外部デ一夕を書込む書込回路と、 内部制御信号と 内部ア ドレス信号に応答して動作モー ドを記憶する とと も に、 その動作モー ドに従って読出回路および書込回路を制 御する不揮発性記憶部とを備える同期型半導体記憶装置を 提供する こ とによって達成される。
そ して、 本発明の主たる利点は、 動作モー ドを不揮発性 記憶部に記憶させるこ と とするため、 電源が一度オフ して も電源再投入時に再び動作モ一 ド設定を行なう必要はなく 、 不揮発性記憶部に記憶された動作モー ドで同期型半導体記 憶装置を再起動させる こ とができる こ とにある。
図面の簡単な説明
第 1 図は本発明を実施するための最良の態様に係る同期 型半導体記憶装置の構成図、
第 2図は第 1図に示される記憶部とモー ドデコーダの動 作を説明するためその構成を簡略的に示した構成図である。 発明を実施するための最良の態様
以下、 本発明を実施するための最良の態様と しての同期 型半導体記憶装置を、 図面を参照して説明する。 なお、 図 中同一符号は同一または相当部分を示す。
第 1図を参照すると、 本発明に係る同期型半導体記憶装 置は、 データ入出力端子 2 0と、 データ入出力端子 2 0に 入力された外部データを記憶するメ モ リ セルア レイ 3 5 と、 メ モ リセルアレイ 3 5中においてデ一夕の読出または書込 の対象となる行を選択する行選択回路 3 3 と、 同じく デ一 夕の読出または書込の対象となる列を選択する列選択回路 2 9と、 外部クロッ ク信号 E x t . e l k. をバッ フ ァ リ ングする入力バッファ 3 と、 入力バッファ 3から出力され た信号をバッファ リ ングして内部クロッ ク信号 I n t . c l k. を生成するクロックバッ フ ァ 5 と、 クロックバッ フ ァ 5で生成された内部クロック信号 I n t . e l k. に同 期 してロウァ ドレスス ト ローブ信号 ZRA S, コ ラムァ ド レスス ト ローブ信号 C A S， ラ イ トイネ一ブル信号
E, チップセ レク ト信号 ZC Sなどの外部制御信号を入力 しバッファ リ ングして、 内部制御信号を生成する入力バッ ファ 1 と、 上記内部ク ロ ッ ク信号 I n t . e l k. に同期 して外部ァ ドレス信号 A O〜 A 1 1を入力しバッ フ ァ リ ン グして、 内部ァ ドレス信号を生成するア ドレスバッ フ ァ 7 と、 上記内部ア ドレス信号のうち列ア ドレス信号をデコ一 ドし列選択回路 2 9を駆動する列デコーダ 2 7 と、 上記内 部ア ドレス信号のうち行ア ドレス信号をデコ一 ドし行選択 回路 3 3を駆動する行デコーダ 3 1 と、 上記入力バッフ ァ 1 に入力されるロウア ドレスス トローブ信号/ R A S , コ ラムァ ドレスス 卜ローブ信号/ C A S , ライ トイネーブル 信号 Z W Eの組合せに応じて読出命令信号 R e a d , 書込 命令信号 W r i t e , モー ドレジスタセッ 卜信号 M R Sを 生成し出力するコマン ドデコーダ 9 と、 Z C A S レイテン シ設定部 1 3 0やバース 卜長設定部 1 3 1 やバース トタイ プ設定部 （図示していない） などを含み、 モ一 ドレジスタ セッ ト信号 M R Sが入力される こ とによりア ドレスバッ フ ァ 7 に入力された外部ァ ドレス信号 A 0〜A 1 1 の組合せ に従って Z C A S レイテンシゃバース 卜長などの動作モー ドを設定するモ一 ドレジスタ 1 3 と、 動作モ一 ドを設定す るための上記内部ァ ドレス信号と上記モ一 ドレジスタセッ 卜信号 M R Sを記憶する記憶部 1 1 と、 記憶部 1 1 に記憶 された信号をデコ一 ドしてモー ドレジスタ 〗 3 に供給する モー ドデコーダ 1 2 と、 モー ドレジスタ 1 3 に設定された 動作モー ドと内部ク ロ ッ ク信号 I n t . e l k . および読 出命令信号 R e a dに応答して出カイネーブル信号 G E M と読出制御信号を生成する読出制御回路 1 5 と、 読出制御 信号に応答してメモ リ セルアレイ 3 5 に記憶されたデータ を読出す読出回路 1 7 と、 出力イネ一ブル信号 O EMによ り活性化され、 読出回路 1 7によって読出されたデータを バッファ リ ングしデータ入出力端子 2 0に出力する出カバ ッ ファ 1 9 と、 モー ドレジスタ 1 3に設定された動作モー ドと内部クロック信号 I n t . e l k. および書込命令信 号 W r i t eに応答して書込制御信号を生成する書込制御 回路 2 1 と、 データ入出力端子 2 0に入力された外部デー タをバッ フ ア リ ングする入カバッ フ ァ 2 3 と、 書込制御信 号に応答して入力バッ フ ァ 2 3から出力されたデータをメ モリセルアレイ 3 5に書込む書込回路 2 5 とを備える。
また、 図 2は、 上記記憶部 1 1 とモー ドデコーダ 1 2の 構成を簡略的に示した図である。
図 2に示されるように、 たとえば、 記憶部 1 1 は 1 ビッ 卜の情報を記憶する 2個の不揮発性記憶素子 1 1 0 , 1 1 1を含み、 モー ドデコーダ 1 2はイ ンバ一タや N A N D回 路から構成される。
次に、 この同期型半導体記憶装置の動作を説明する。 内部クロック信号に応答して、 ロウア ドレスス トローブ 信号 ZRA S, コラムア ドレスス トローブ信号 Z C A S， ライ トイネーブル信号 ZW Eおよびチップセレク 卜信号/ C Sがすべて口一レベルの状態で入力バッ ファ 1に入力さ れると、 コマン ドデコーダ 9はモー ドレジスタセッ 卜信号 MR Sをモー ドレジスタ 1 3に出力する。
また、 このモー ドレジスタセッ ト信号 M R Sは記憶部 1 1に次のモ一 ドレジス夕セッ 卜信号 M R Sがコマン ドデコ ーダ 9から出力されるまでの間記憶される。
そ して、 このモー ドレジスタセッ ト信号 MR Sを受取つ たモー ドレジスタ 1 3は、 ア ドレスバッ ファ 7に入力され る外部ア ドレス信号 A 0 ~A 1 1の組合せを記憶部 1 1に 記憶するとと もに、 その組合せに応じて、 /C A S レイテ ンシ設定部 1 3 0で ZC A S レイテンシを、 バース ト長設 定部 1 3 1でバース ト長をそれぞれ設定する。 なお具体的 には、 たとえば、 バース ト長は外部ァ ドレス信号 A 0， A 1 , A 2の組合せで、 ノ C A Sレイテンシは外部ア ドレス 信号 A 4 , A 5 , A 6の組合せで指定される。
こ こで、 読出制御回路 1 5は、 読出命令信号 R e a dを 受けると、 内部ク ロ ッ ク信号 I n t . e l k. に同期して モ一 ドレジスタ 1 3に設定された ZC A Sレイテンシおよ びバース ト長に従って読出回路 1 7を制御する と と もに、 出力バッ フ ァ 1 9を活性化させるための出カイネーブル信 号 0 E Mを出力する。
また一方において、 書込制御回路 2 1は、 書込命令信号
W r i t eを受ける と内部クロ ッ ク信号 I n t . c 1 k. に同期してモー ドレジスタ 1 3に設定されたバース 卜長に 従って書込回路 2 5を制御する。
こ こにおいて、 この同期型半導体記憶装置の電源がオフ されれば、 モー ドレジスタ 1 3に一度設定された Z C A S レイテンシゃバース 卜長などは消滅する こ とになる力;'、 電 源を再投入した場合、 記憶部 1 1 に記憶されているモー ド レジスタセッ ト信号 M R Sおよび内部ァ ドレス信号に基づ いて、 モー ドレジスタ 1 3に再度電源オフ直前と同じ/ C A S レイテンシおよびバース ト長などが設定される。
以下に、 図 2を用いて記憶部 1 1 などの動作を説明する。 記憶部 1 1力 たとえば、 1 ビッ トの不揮発性記憶素子 2個を含む場合、 不揮発性記憶素子 1 1 0 , 1 1 1 に記憶 されるア ドレス情報を （X， Y) とすると、 電源オフ時に (X, Y) と して （ 0， 0 ) が記憶されていれば、 電源再 投入時に記憶部 1 1からこの （ 0， 0 ) が出力され、 モ一 ドデコーダ 1 2のイ ンバー夕 1 2 0から出力される信号 A は " 1 " 、 イ ンバ一タ 1 2 1 ， 1 2 2 , 1 2 3カヽら出力さ れる信号 B， C , Dはと もに " 0 " となる。 このように し て、 信号 Aが " 1 " になるこ とによって決定される Z C A S レイテンシなどの動作モ一 ドが再設定される。
同様に （X, Y) と して （ 0， 1 ) が記憶されればィ ン バー夕 1 2 1から出力される信号 Bだけが " 1 " となり、
( 1， 0 ) が記憶されれば信号 Cだけが、 （ 1 , 1 ) が記 憶されれば信号 Dだけが " 1 " となる。
なお、 上記不揮発性記憶素子 1 1 0， 1 】 1 と しては、 具体的には E P R OM (Electrically Programmable Read Only Memory) や E E P R OM (Electrically Erasable and Programmable Read Only Memory)など力《考んられヽ 上 書き可能な素子で構成すれば、 複数回の書換が可能である。 以上の同期型半導体記憶装置によれば、 C A S レイテ ンシゃバース 卜長などの動作モー ドを設定する情報を不揮 発性記憶素子からなる記憶部 1 1 に記憶させるこ と とする ため、 電源投入のたびに改めて/ C A S レイテンシなどの 動作モー ドを設定し直す煩わしさを避ける こ とができる。
なお、 上記記憶部 1 1 はモー ドレジスタ 1 3内にあって、 モ一 ドレジスタ 1 3 に入力されるモ一 ドレジスタセッ 卜信 号 M R S とモー ドデコーダ 1 2 から出力される信号を記憶 する ものであってもよ く 、 あるいは、 同じ く モー ドレジス タ 1 3 内にあって、 ノ C A S レイテンシ設定部 1 3 0 ゃノく —ス ト長設定部 1 3 1 から出力される信号を記憶する もの であっても同様な効果が得られる。

Claims

請求の範囲
1. データを記憶するメ モ リ （ 3 5 ) と、
外部ク ロ ッ ク信号をバッ フ ァ リ ングして内部ク ロ ッ ク信 号を生成するクロ ッ ク信号バッ ファ リ ング手段 （ 3， 5 ) と、
前記内部ク口 ッ ク信号に応答して、 外部制御信号をバッ フ ァ リ ングし内部制御信号を生成する入力バッ フ ァ リ ング 手段 （ 1 ) と、
前記内部ク口 ッ ク信号に応答して、 外部ァ ドレス信号を バッ フ ァ リ ングし内部ァ ドレス信号を生成するァ ドレスバ ッ フ ァ リ ング手段 （ 7 ) と、
前記メモリから前記データを読出すデータ読出手段 （ 1 5， 1 7 ) と、
前記メモリへ外部データを書込むデータ書込手段 （ 2 1 , 2 5 ) と、
前記内部制御信号と前記内部ァ ドレス信号に応答して動 作モー ドを記憶すると と もに、 前記動作モー ドに従って前 記データ読出手段および前記データ書込手段を制御する不 揮発性記憶手段 （ 1 1 , 1 2 , 1 3 ) とを備える同期型半 導体記憶装置。
2. データを記憶するメモリ （ 3 5 ) と、
外部クロ ッ ク信号をバッ ファ リ ングして内部ク ロ ッ ク信 号を生成するク ロ ッ ク信号バッ フ ァ リ ング手段 （ 3 , 5 ) と、 前記内部ク口ック信号に応答して、 外部制御信号をバッ ファ リ ングし内部制御信号を生成する入カバッフア リ ング 手段 U ) と、
前記内部ク口ック信号に応答して、 外部ァ ドレス信号を バッファ リ ングし内部ァ ドレス信号を生成するァ ドレスバ ッファ リ ング手段 （ 7 ) と、
前記メモリからの前記データの読出および前記メモリへ の外部データの書込手法を定める動作モー ドが設定可能な モー ド設定手段 （ 1 3 ) と、
前記モー ド設定手段に設定された前記動作モー ドと前記 内部クロック信号と読出信号とに応答して前記メモリ に記 憶されている前記データを読出すデ一夕読出手段 （ 1 5， 1 7 ) と、
前記モ一 ド設定手段に設定された前記動作モー ドと前記 内部クロック信号と書込信号とに応答して前記メモリ に外 部データを書込むデータ書込手段 （ 2 1 , 2 5 ) と、 前記内部制御信号に応答して、 前記モ一 ド設定手段に前 記動作モ一 ドを設定するためのモー ドセッ 卜信号を生成す るとともに前記読出信号と前記書込信号を生成する命令手 段 （ 9 ) と、
前記モー ドセッ ト信号と前記内部ァ ドレス信号を記憶す るとともに、 記憶している前記モー ドセッ ト信号と前記内 部ァ ドレス信号を前記モー ド設定手段へ供給する不揮発性 記憶手段 （ 1 1 ) とを備える同期型半導体記憶装置。
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