WO1998039802A1 - Method for manufacturing semiconductor integrated circuit device - Google Patents

Method for manufacturing semiconductor integrated circuit device Download PDF

Info

Publication number
WO1998039802A1
WO1998039802A1 PCT/JP1998/000892 JP9800892W WO9839802A1 WO 1998039802 A1 WO1998039802 A1 WO 1998039802A1 JP 9800892 W JP9800892 W JP 9800892W WO 9839802 A1 WO9839802 A1 WO 9839802A1
Authority
WO
WIPO (PCT)
Prior art keywords
integrated circuit
circuit device
semiconductor integrated
manufacturing
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1998/000892
Other languages
English (en)
French (fr)
Inventor
Yoshikazu Tanabe
Satoshi Sakai
Nobuyoshi Natsuaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to TW090114047A priority Critical patent/TW577129B/zh
Priority to TW091102373A priority patent/TWI233164B/zh
Priority to TW093110289A priority patent/TWI250583B/zh
Priority to TW091102375A priority patent/TWI227531B/zh
Priority to TW091102374A priority patent/TWI227530B/zh
Priority to TW096101926A priority patent/TW200746302A/zh
Priority to TW094103535A priority patent/TWI278932B/zh
Priority to TW090114046A priority patent/TW577128B/zh
Priority to TW095107658A priority patent/TWI278933B/zh
Priority to TW087102898A priority patent/TW462093B/zh
Priority to TW089119829A priority patent/TW471068B/zh
Priority to US09/380,646 priority patent/US6239041B1/en
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to EP98905758A priority patent/EP0973191A4/en
Priority to KR1019997008059A priority patent/KR100551650B1/ko
Publication of WO1998039802A1 publication Critical patent/WO1998039802A1/ja
Anticipated expiration legal-status Critical
Priority to US10/774,406 priority patent/US6962880B2/en
Priority to US10/774,589 priority patent/US6962881B2/en
Priority to US10/774,588 priority patent/US7008880B2/en
Priority to US11/132,306 priority patent/US7053007B2/en
Priority to US11/132,289 priority patent/US7250376B2/en
Priority to US11/808,805 priority patent/US7799690B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/0134—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the insulator and before the formation of the conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01344—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a nitrogen-containing ambient, e.g. N2O oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01346—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a gaseous ambient using an oxygen or a water vapour, e.g. oxidation through a layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0431—Apparatus for thermal treatment
    • H10P72/0434—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0451—Apparatus for manufacturing or treating in a plurality of work-stations
    • H10P72/0452—Apparatus for manufacturing or treating in a plurality of work-stations characterised by the layout of the process chambers
    • H10P72/0454—Apparatus for manufacturing or treating in a plurality of work-stations characterised by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0451—Apparatus for manufacturing or treating in a plurality of work-stations
    • H10P72/0452—Apparatus for manufacturing or treating in a plurality of work-stations characterised by the layout of the process chambers
    • H10P72/0456—Apparatus for manufacturing or treating in a plurality of work-stations characterised by the layout of the process chambers in-line arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0451—Apparatus for manufacturing or treating in a plurality of work-stations
    • H10P72/0468—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H10P72/0471—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/04—Apparatus for manufacture or treatment
    • H10P72/0451—Apparatus for manufacturing or treating in a plurality of work-stations
    • H10P72/0468—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H10P72/0472—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one polishing chamber
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
    • H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
    • H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
    • H10P14/6309—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors of silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6302—Non-deposition formation processes
    • H10P14/6322—Formation by thermal treatments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/10—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H10P70/15—Cleaning before device manufacture, i.e. Begin-Of-Line process by wet cleaning only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/023—Deep level dopants
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/116—Oxidation, differential
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/935—Gas flow control

Definitions

  • the present invention relates to a method for manufacturing a semiconductor integrated circuit device (semiconductor device and the like), and particularly to a technology effective when applied to the formation of a gate oxide film (insulating film) such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • a gate oxide film insulating film
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • bubbling in which a carrier gas such as oxygen was passed through the water in a bubbler, was widely applied.
  • this method has the advantage of covering a wide area and covering the water range, it cannot avoid the problem of contamination, and has recently been hardly used. Therefore, for the time being, the oxyhydrogen combustion method, that is, the Pyrogenic system, has been widely spread as a means for avoiding the disadvantages of this bubbler.
  • Example 1 (1) Omi's Japanese Patent Application Laid-Open No. 6-163517 discloses a low-temperature oxidation technique for lowering the temperature of a semiconductor process.
  • hydrogen was added from 100 ppm to 1% in a gas atmosphere consisting of about 99% argon and about 1% oxygen, and the combustion temperature of hydrogen was 700 ° C or less, that is, 45 ° C.
  • a method for obtaining water vapor by the action of a stainless steel catalyst at a temperature of 0 degrees or less is shown.
  • Example 2 thermal oxidation of silicon at an oxidation temperature of 600 ° C. under normal pressure or high pressure was shown in an atmosphere consisting of 99% of oxygen and 1% of steam generated by a catalyst. I have.
  • Japanese Unexamined Patent Publication No. Hei 7-3211102 discloses an extremely low moisture concentration in order to avoid various problems caused by moisture, that is, an extremely low moisture region of about 0.5 ppm. Or high temperature thermal oxidation of silicon surface at oxidation temperature of 850 degrees Celsius in dry region It is shown.
  • Japanese Patent Application Laid-Open No. 5-152282 discloses that the inner surface of a hydrogen gas inlet pipe is filled with N i ( It discloses a thermal oxidation device which is made of a nickel (Ni) or Ni-containing material and has a means for heating a hydrogen gas inlet tube.
  • N i nickel
  • Ni-containing material nickel
  • hydrogen active species and oxygen water
  • water is generated by reacting with oxygen-containing gas. That is, since water is generated by the catalytic method without combustion, the tip of the hydrogen-introduced quartz tube is not melted to generate particles.
  • Japanese Patent Application Laid-Open No. 6-115903 discloses a mixed gas preparation step of mixing oxygen, hydrogen and inert gas to form a first mixed gas, By introducing the first mixed gas into a reactor tube made of a material having a catalytic action capable of radicalizing oxygen and heating the reactor tube, hydrogen and oxygen contained in the first mixed gas are removed.
  • a catalyst-based water generation method comprising a water generation step of generating water by reaction is disclosed.
  • a furnace tube having a core tube, a furnace tube heating means for heating the inside of the furnace tube, a gas inlet tube connected to and connected to the gas inlet, and a heating means for heating the gas inlet tube.
  • a heat treatment apparatus is disclosed in which at least the inner surface of the gas introduction pipe is made of Ni (or a Ni-containing material).
  • This thermal oxidizer is used to generate hydrogen activated species from hydrogen gas or a gas containing hydrogen without generating plasma, at a position upstream of the position of the object placed inside the furnace tube.
  • a generating means is provided, and hydrogen gas or a gas containing hydrogen is introduced into the hydrogen active species generating means to generate hydrogen active species. For this reason, if a silicon substrate on which an oxide film is formed is placed as an object to be treated in the furnace core tube, hydrogen active species diffuse in the oxide film, and dangling bonds in the oxide film and at the oxide film Z silicon interface are formed. Termination, it is expected that a highly reliable gate oxide film will be obtained.
  • Omi's Japanese Unexamined Patent Publication No. Hei 5-144804 discloses a heat treatment technique for a silicon oxide film by using hydrogen active species generated by a nickel catalyst.
  • Page 3 shows a silicon oxidation process in a strongly reducing atmosphere, mainly composed of hydrogen generated by hydrogen radicals and moisture generated by a catalyst for application to the tunnel oxide film of flash memory.
  • Gate oxide be formed to an extremely small thickness of 10 nm or less in order to maintain the electrical characteristics of miniaturized devices.
  • the gate oxide film thickness is about 9 nm, but when the gate length is 0.25 ⁇ , it is expected to be as thin as about 4 nm.
  • a thermal oxide film is formed in a dry oxygen atmosphere.
  • a conventional method using a wet oxidation method generally, a moisture content method
  • pressure ratio of several tens./. Or more has been used.
  • water is generated by burning hydrogen in an oxygen atmosphere, and this water is supplied together with oxygen to the surface of a semiconductor wafer (a wafer for integrated circuit manufacturing or simply an integrated circuit wafer) to form an oxide film.
  • a semiconductor wafer a wafer for integrated circuit manufacturing or simply an integrated circuit wafer
  • sufficient oxygen is supplied beforehand to avoid the danger of explosion before igniting the hydrogen.
  • the water concentration of the water + oxygen mixed gas which is an oxidizing species, is increased to about 40% (the partial pressure of water in the total atmospheric pressure).
  • the combustion method described above ignites the hydrogen ejected from the nozzle attached to the tip of the quartz hydrogen gas inlet tube and performs combustion. If the amount of hydrogen is reduced too much, the flame approaches the nozzle too much For this reason, it has been pointed out that the heat melts the nozzles and generates particles, which are a source of contamination of the semiconductor wafer.
  • the conventional oxide film forming method is capable of forming an ultra-thin gate oxide film having a high quality and a film thickness of 5 plates or less (the same effect can be expected for a film thickness of 5 nm or more). It is difficult to form a film with a uniform thickness with good reproducibility. Needless to say, there are various inadequacies where the film thickness is larger than the force. To form an ultra-thin oxide film with a uniform thickness and good reproducibility, reduce the oxide film growth rate compared to forming a relatively thick oxide film and perform film formation under more stable oxidation conditions.
  • the method of forming an oxide film using the combustion method described above can only control the water concentration of the mixed gas of water and oxygen, which is an oxidizing species, within a high concentration range of about 18% to 40%. Therefore, the growth rate of the oxide film is high, and a thin oxide film is formed in an extremely short time.
  • oxidation is performed by lowering the wafer temperature to 800 ° C or less to reduce the oxide film growth rate, the quality of the film deteriorates. It is needless to say that the present invention can be applied if the adjustment is made to).
  • the actual oxide film includes the natural oxide film and the initial oxide film in addition to the oxide film formed by the original oxidation.
  • the film is of lower quality than the intended native oxide film. Therefore, high quality
  • the proportion of these low-quality films in the oxide film must be as low as possible.However, if an ultra-thin oxide film is formed using a conventional oxide film forming method, these low-quality films can be obtained. Rather, the proportion of the film increases.
  • the native oxide film and the initial oxide film in this oxide film have a thickness of 0.7 nm and 0.8 nm, respectively.
  • the ratio of the original oxide film to this oxide film is about 83. 3%.
  • the native oxide film and the initial oxide film have the same thickness of 0.7 nm and 0.8 nm, respectively.
  • Has a thickness of 4— (0.7 + 0.8) 2.5 nm, the ratio of which is reduced to 62.5%. That is, if an attempt is made to form an ultra-thin oxide film using a conventional oxide film formation method, not only cannot uniformity and reproducibility of the film thickness be ensured, but also the quality of the film deteriorates.
  • 0 to 1 Oppm in terms of the partial pressure ratio of water belongs to the dry region and exhibits the so-called dry oxidation property, and the required film quality such as a gate oxide film in a future fine process will be reduced. It was clarified that the gain was not as good as the so-called ⁇ -oxidation.
  • the ultra-low moisture region with a water partial pressure ratio of 1 Oppm or more and 1.0 X 10 3 ppm or less (0.1% or less) basically shows almost the same properties as dry oxidation. Revealed.
  • a low moisture region having a water partial pressure ratio of 0.1% or more to 10% or less (of which The thermal oxidation in the water partial pressure ratio of 0.5% to 5% or less in the low-pressure region is caused by other regions (dry region, regions commonly used in combustion methods of 10% or more, and bubblers, etc.). It has been found by the present inventor that a relatively good property is exhibited as compared with a high moisture area having a water concentration of several tens% or more.
  • An object of the present invention is to provide a technique capable of forming a high-quality ultrathin oxide film with a uniform film thickness with good reproducibility.
  • the method for manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) and (b).
  • the oxide film is a MOS FET gate oxide film.
  • the thickness of the oxide film is 3 nm or less.
  • the heating temperature of the semiconductor wafer is from 800 ° C. to 900 ° C.
  • the main surface of the semiconductor wafer is subjected to an oxynitridation process to segregate nitrogen at an interface between the oxide film and the substrate.
  • the formation of the oxide film is performed by single-wafer processing.
  • the formation of the oxide film is performed by batch processing.
  • the method for manufacturing a semiconductor integrated circuit device according to the present invention includes the following steps (a) and (b).
  • the concentration of the water is 40% or less. In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the concentration of the water is 0.5 to 5%.
  • the method for manufacturing a semiconductor integrated circuit device of the present invention includes the following steps (a) to (c).
  • the second oxide film may be formed on a surface of the semiconductor wafer between a time after the removal of the first oxide film and a time when the second oxide film is formed.
  • the total thickness of the initial oxide film is 2 of the total thickness of the second oxide film. 1 or less.
  • the total thickness of the natural oxide film and the initial oxide film is one third or less of the entire thickness of the second oxide film.
  • the method for manufacturing a semiconductor integrated circuit device includes the steps of: forming a first oxide film on a first region and a second region of a semiconductor wafer; and forming the first oxide film on the first region of the semiconductor wafer. And forming a second oxide film on the first insulating film remaining in the first region and the second region of the semiconductor wafer, wherein the first and second oxidations are performed. At least one of the films is formed by the above method.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • the ratio of the partial pressure of the synthesized water to the total pressure of the atmosphere is in the range of 0.5% to 5%, and the silicon on the wafer is in an oxidizing atmosphere where hydrogen is not dominant.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the ratio of the partial pressure of the synthesized water to the atmospheric pressure of the entire atmosphere is in the range of 0.5% to 5%, and in an oxidizing atmosphere containing oxygen gas and on a silicon wafer.
  • a silicon oxide film to be a gate insulating film of a field effect transistor is formed on the above silicon surface by thermal oxidation under a condition where the surface is heated to 800 ° C. or more. Process.
  • the method for manufacturing a semiconductor integrated circuit device further includes the following steps;
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • the partial pressure ratio of the synthesized water to the atmospheric pressure of the entire atmosphere is in the range of 0.5% to 5%, and in an oxidizing atmosphere containing oxygen gas, and the silicon surface on the wafer is Celsius.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • the ratio of the partial pressure of the synthesized water to the atmospheric pressure of the entire atmosphere is in the range of 0.5% to 5%, and the oxidizing atmosphere containing oxygen gas is used.
  • a silicon oxide film to be a gate insulating film of a field-effect transistor is formed on the silicon surface in the oxidation processing section while supplying the wafer heated above through a narrow portion provided between the moisture synthesis section and the oxidation processing section around the wafer. Step of forming by thermal oxidation.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the method for manufacturing a semiconductor integrated circuit device further comprises the following steps;
  • the method of manufacturing the above semiconductor integrated circuit device may further include the following. The process of;
  • the method for producing a semiconductor integrated circuit device further comprises the following steps;
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the method for manufacturing a semiconductor integrated circuit device further comprises the following steps;
  • the method for producing a semiconductor integrated circuit device further comprises the following steps;
  • An electrode material to be a gate electrode is formed by vapor phase deposition without exposing the surface-treated wafer to the open air or other oxidizing atmosphere. About.
  • the method for manufacturing a semiconductor integrated circuit device further comprises the following steps;
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • the method for producing a semiconductor integrated circuit device further comprises the following steps;
  • the method for producing a semiconductor integrated circuit device further comprises the following steps:
  • the method for producing a semiconductor integrated circuit device further comprises the following steps;
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the method for producing a semiconductor integrated circuit device further comprises the following steps;
  • step (d) After the step (b), flattening the silicon surface to expose a portion of the silicon surface where a thermal oxide film is to be formed.
  • the planarization is performed by a chemical mechanical method. And a method of manufacturing a semiconductor integrated circuit device.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the silicon surface on the wafer is heated with a lamp in an oxidizing atmosphere in which the ratio of the partial pressure of water to the atmospheric pressure is in the range of 0.5% to 5%.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the silicon surface on the introduced wafer is heated by a lamp under an oxidizing atmosphere in which the ratio of the partial pressure of moisture to the entire atmospheric pressure is 0.1% or more.
  • the non-oxidizing atmosphere is mainly composed of a small amount of nitrogen gas.
  • the non-oxidizing atmosphere may be a semiconductor integrated circuit device which is introduced into the oxidation processing section after being preheated to such an extent that water does not condense. Production method.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • the ratio of the partial pressure of water to the atmospheric pressure is in the range of 0.5% to 5%, and the silicon surface on the wafer is 800 ° C or more in an oxidizing atmosphere containing oxygen gas.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps;
  • the ratio of the partial pressure of moisture to the atmospheric pressure in the entire atmosphere is in the range of 0.5% to 5%, and it becomes a flash memory tunnel insulating film on the silicon surface on the wafer in an oxidizing atmosphere containing oxygen gas. Forming a silicon oxide film to be formed by thermal oxidation.
  • a first thermal oxide film is formed on the first silicon surface region on the wafer in the first oxidation processing section while supplying an atmosphere gas containing water generated by the catalyst to the first oxidation processing section.
  • step (c) a step of generating moisture by burning oxygen and hydrogen before the step (a) or after the step (b);
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the wafer In an oxidizing atmosphere in which the ratio of the partial pressure of water to the atmospheric pressure in the entire atmosphere is in the range of 0.5% to 5%, the wafer is held in a state where the main surface of the wafer is kept substantially horizontal. Forming a silicon oxide film to be a gate insulating film of the MOS transistor by thermal oxidation on the silicon surface on the above main surface.
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps:
  • the ratio of the partial pressure of the synthesized water to the entire atmospheric pressure is 0.5% to 5% in an oxidizing atmosphere, and the silicon surface on the wafer is 700 ° C or more. Under a heated condition, a silicon oxide film to be a field effect gate insulating film is formed on the silicon surface by thermal oxidation. (Other outlines of the present invention)
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps (a) and (b);
  • a method of manufacturing a semiconductor integrated circuit device comprising the following steps (a) and (b); (a) a step of generating water by catalytic action from hydrogen and oxygen,
  • a method for manufacturing a semiconductor integrated circuit device comprising the following steps (a) to (c);
  • N The method of manufacturing a semiconductor integrated circuit device according to the item L, wherein the second oxide film is formed between a time after the removal of the first oxide film and a time when the second oxide film is formed.
  • a total film thickness of the first oxide film and the second oxide film is not more than half of a film thickness of the entire second oxide film.
  • a method for manufacturing a semiconductor integrated circuit device comprising:
  • FIG. 1 is a fragmentary cross-sectional view showing a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 2 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 3 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 4 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 5 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 6 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 7 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 8 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 9 is a schematic view of a single-wafer oxide film forming apparatus used for forming a gate oxide film.
  • FIG. 10 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 11A is a schematic plan view showing an example of the configuration of the oxide film forming chamber
  • FIG. 11B is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 12A is a schematic plan view showing another example of the configuration of the oxide film forming chamber
  • FIG. 12B is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 13 is a schematic diagram showing a catalytic water-generation apparatus connected to a chamber of an oxide film formation chamber.
  • FIG. 14 is a schematic view showing a part of FIG. 13 in an enlarged manner.
  • FIG. 15 is an explanatory diagram showing an example of a sequence of forming a gate oxide film.
  • FIG. 16 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 17 is a graph showing the dependency of the water concentration on the growth rate of the oxide film.
  • FIG. 18 is a graph showing the dependency of the moisture concentration on the initial withstand voltage of the oxide film of the MOS diode.
  • FIG. 19 is a graph showing the dependency of the water concentration on the amount of voltage change when a constant current is applied between the electrodes of the MS diode.
  • FIG. 20 is an explanatory diagram showing a film thickness distribution of a gate oxide film in a wafer surface.
  • FIG. 21 is a graph showing a breakdown of the components of the gate oxide film.
  • FIG. 22 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 23 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 24 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 25 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 26 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 27 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 28 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 29 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 30 is a cross-sectional view showing another example of the configuration of the oxide film forming chamber.
  • FIG. 31 is an explanatory diagram illustrating an example of a sequence of forming a gate oxide film.
  • FIG. 32 is a fragmentary cross-sectional view showing the method for manufacturing the semiconductor integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 33 is a schematic view showing another example of the oxide film forming method according to the present invention.
  • FIG. 34 is a fragmentary cross-sectional view showing another example of the method for manufacturing the semiconductor integrated circuit device according to the present invention.
  • CM ⁇ SFET Complementary Metal Oxide Semiconductor Field Effect Transistor
  • a semiconductor substrate 1 made of single-crystal silicon having a specific resistance of about 10 Qcm is heat-treated to form a thin silicon oxide film 2 with a thickness of about 1 Onm on its main surface (thermal oxidation process).
  • a silicon nitride film 3 having a thickness of about 10 Onm is deposited on the silicon oxide film 2 by a CVD method.
  • a photoresist 4 having an element isolation region opened is formed on the silicon nitride film 3, and the silicon nitride film 3 is patterned using the photoresist 4 as a mask.
  • the silicon oxide film 2 and the semiconductor substrate 1 are sequentially etched using the silicon nitride film 3 as a mask, so that the semiconductor substrate 1 has a depth of about 35 Onm. Then, a thermal oxidation process at 900 to 115 ° C. is performed to form a silicon oxide film 6 on the inner wall of the groove 5a (thermal oxidation process A2).
  • a silicon oxide film 7 of about 0 Onm As shown in FIG. 5, the silicon oxide film 7 is polished by a chemical mechanical polishing (CMP) method, and the silicon nitride film 3 is polished as shown in FIG.
  • CMP chemical mechanical polishing
  • the element isolation trench 5 is formed by leaving the silicon oxide film 7 only inside the trench 5a. Subsequently, a heat treatment at about 1,000 ° C. is performed to densify the silicon oxide film 7 inside the element isolation trench 5.
  • a photoresist 8 in which a p-channel MOS FET formation region (left side of the figure) is opened is formed.
  • an impurity for forming an n-type well is ion-implanted into the semiconductor substrate 1, and an impurity for adjusting the threshold voltage of the p-channel MOS FET is further ion-implanted.
  • the impurity for adjusting the threshold voltage for example, P is used, and ions are implanted at an energy of 40 keV and a dose of 2 ⁇ 10 12 m 2 .
  • Impurities for forming a p-type well are ion-implanted into the semiconductor substrate 1 using the photoresist 9 as a mask in the region where the SFET is formed (on the right side of the figure), and the threshold of the n-channel MOSFET is further increased.
  • Implant impurities to adjust the voltage For example, B (boron) is used as an impurity for forming a p-type well, and ion implantation is performed at an energy of 200 keV and a dose of 1.0 ⁇ 10 13 / cm 2 .
  • As the impurity for adjusting the threshold voltage for example, boron fluoride (BF 2 ) is used, and ions are implanted at an energy of 40 keV and a dose of 2 ⁇ 10 12 / cm 2 .
  • the semiconductor substrate 1 is heat-treated at 950 ° C. for about 1 minute to expand and diffuse the n-type impurity and the p-type impurity, thereby obtaining a p-type impurity.
  • An n-type well 10 is formed on the semiconductor substrate 1 in the channel type M-S FET formation region, and a p-type channel region 12 is formed near the surface thereof.
  • a p-type well 11 is formed on the semiconductor substrate 1 in the n-channel type MOS FET formation region, and an n-type channel region 13 is formed near the surface thereof.
  • a gate oxide film is formed on each surface of the n-type well 10 and the p-type well 11 by the following method (thermal oxidation process A3).
  • FIG. 9 is a schematic diagram of a single-wafer oxide film forming apparatus used for forming a gut oxide film.
  • the oxide film forming apparatus 100 is connected to a stage subsequent to a cleaning apparatus 101 for removing an oxide film on the surface of the semiconductor wafer 1A by a wet cleaning method before forming a gate oxide film.
  • the semiconductor wafer 1A that has been subjected to the cleaning process in the cleaning apparatus 101 is transported to the oxide film forming apparatus 100 in a short time without being brought into contact with the atmosphere. Therefore, formation of a natural oxide film on the surface of the semiconductor wafer 1A during the time from the removal of the oxide film to the formation of the gate oxide film can be suppressed as much as possible.
  • Semiconductor wafer 1 A loaded in the loader 1 02 of the cleaning device 1 01 is first transferred to the cleaning chamber 1 03 is subjected to cleaning treatment by for example NH 4 OH + H 2 ⁇ 2 + H 2 ⁇ like washing solution
  • the wafer is transported to the hydrofluoric acid cleaning chamber 104, where it is subjected to a cleaning process using dilute hydrofluoric acid (HF + H 2 ⁇ ) to remove the silicon oxide film on the surface (Fig. 10).
  • the semiconductor wafer 1A is transported to the drying chamber 105 and subjected to a drying process to remove water on the surface.
  • the moisture remaining on the surface of the semiconductor wafer 1 A is Oxide film Since it causes structural defects such as Si-H and Si-OH at the Z-silicon interface and causes the formation of charge traps, it must be sufficiently removed.
  • the semiconductor wafer 1A that has been dried is immediately transferred to the oxide film forming apparatus 100 through the buffer 106.
  • the oxide film forming apparatus 100 is configured in a multi-chamber system including, for example, an oxide film forming chamber 107, an oxynitride film forming chamber 108, a cooling stage 109, a rhodano unloader 110, and the like.
  • the transfer system 112 at the center of the apparatus is equipped with a robot hand 113 for loading (unloading) the semiconductor wafer 1A into (from) the above-mentioned processing chambers.
  • the inside of the transfer system 112 is maintained in an atmosphere of an inert gas such as nitrogen in order to minimize formation of a natural oxide film on the surface of the semiconductor wafer 1A due to mixing with the air.
  • the inside of the transfer system 112 is kept in an ultra-low moisture atmosphere of ppb level in order to minimize the adhesion of moisture to the surface of the semiconductor wafer 1A.
  • the semiconductor wafer 1A carried into the oxide film forming apparatus 100 is first conveyed to the oxide film forming chamber 107 one by one or two by a robot hand 113.
  • FIG. 11 (a) is a schematic plan view showing an example of a specific configuration of the oxide film formation chamber 107
  • FIG. 11 (b) is a view taken along the line B—B ′ in FIG. 11 (a).
  • FIG. 11 (a) is a schematic plan view showing an example of a specific configuration of the oxide film formation chamber 107
  • FIG. 11 (b) is a view taken along the line B—B ′ in FIG. 11 (a).
  • the oxide film forming chamber 107 includes a chamber 120 composed of a multi-walled quartz tube, and heaters 121 a and 122 for heating the semiconductor wafer 1 A are provided at an upper part and a lower part thereof. 1b is installed. Inside the chamber 120, a disk-shaped heat equalizing ring 122 for uniformly dispersing the heat supplied from the heaters 122a and 121b to the entire surface of the semiconductor wafer 1A is accommodated. A susceptor 123 holding the semiconductor wafer 1A horizontally is mounted on the upper part thereof.
  • the heat equalizing ring 122 is made of a heat-resistant material such as quartz or silicon carbide (SiC), and is supported by a support arm 124 extending from the wall of the chamber 120.
  • thermocouple 125 for measuring the temperature of the semiconductor wafer 1A held by the susceptor 123 is provided near the soaking ring 122.
  • a heating method using a lamp 130 as shown in FIG. 12, for example, may be adopted in addition to a heating method using the heaters 12a and 12lb.
  • Some of the walls of chamber 120 have water, oxygen and purge inside chamber 120
  • One end of a gas introduction pipe 126 for introducing gas is connected.
  • the other end of the gas introduction pipe 126 is connected to a catalytic moisture generator described later.
  • a partition wall 128 having a large number of through holes 127 is provided, and gas introduced into the chamber 120 passes through the partition wall 128. Pass evenly into chamber 120 through hole 127.
  • the other end of the wall of the chamber 120 is connected to one end of an exhaust pipe 129 for discharging the gas introduced into the chamber 120.
  • FIG. 13 and FIG. 14 are schematic diagrams showing a catalytic-type water generating apparatus connected to the chamber 120.
  • the moisture generator 140 includes a reactor 144 formed of a heat-resistant and corrosion-resistant alloy (for example, Ni alloy known as “Hastelloy”).
  • a coil 144 made of a catalytic metal such as (platinum), Ni (nickel) or Pd (palladium) and a heater 144 for heating the coil 142 are housed.
  • a process gas composed of hydrogen and oxygen and a purge gas composed of an inert gas such as nitrogen or Ar (argon) are stored in gas storage tanks 144a and 144b, Introduced from 144 c through piping 1 45.
  • mass flow controllers 146a, 146b, 146c for adjusting the amount of gas, and on-off valves for opening and closing the gas flow path 147a, 147b, 1 47 c is installed, and the amount and the component ratio of the gas introduced into the reactor 14 1 are precisely controlled by these.
  • the process gas (hydrogen and oxygen) introduced into the reactor 141 is excited by contact with the coil 144 heated to about 350 to 450 ° C, and hydrogen radicals are generated from hydrogen molecules. (H 2 ⁇ 2H + ), and oxygen radicals are generated from oxygen molecules (O 2 ⁇ 2 ⁇ —). These two radicals in order to be chemically very active, rapidly react to form water (2 H + + 0- ⁇ H 2 0). This water is mixed with oxygen in the connection section 148 and diluted to a low concentration, and is introduced into the chamber 120 of the oxide film formation chamber 107 through the gas introduction pipe 126.
  • the oxygen film forming chamber 107 together with oxygen can be used.
  • the concentration of water introduced into 20 can be controlled over a wide range and with high accuracy from an extremely low concentration of ppt or less to a high concentration of about 10%.
  • the process gas is introduced into the reactor 141, water is instantaneously generated, so that a desired moisture concentration can be obtained in real time. Therefore, hydrogen and oxygen can be simultaneously introduced into the reactor 141, and there is no need to introduce oxygen prior to the introduction of hydrogen as in a conventional water generation system employing a combustion method.
  • the catalyst metal in the reactor 141 a material other than the above-described metals may be used as long as it can radically convert hydrogen and oxygen.
  • the catalyst metal in the form of a coil it can be processed into a hollow tube or a fine fiber filter, for example, and a process gas can be passed through it.
  • the chamber 120 of the oxide film forming chamber 107 is opened, and the semiconductor wafer 1A is loaded on the susceptor 123 while introducing a purge gas (nitrogen) into the inside.
  • the time from loading the semiconductor wafer 1A into the chamber 120 to loading it on the susceptor 123 is 55 seconds.
  • the chamber 120 is closed, and purging gas is continuously introduced for 30 seconds to sufficiently exchange the gas in the chamber 120.
  • the susceptor 123 is previously heated by heaters 121a and 122b so that the semiconductor wafer 1A is quickly heated.
  • the heating temperature of the semiconductor wafer 1A is in the range of 800 to 900 ° C., for example, 850 ° C. When the wafer temperature is 800 ° C or lower, the quality of the gate oxide film is degraded. On the other hand, when the temperature is 900 ° C. or more, the surface of the wafer is likely to be roughened.
  • FIG. 17 is a graph showing the dependency of the water concentration on the growth rate of the oxide film, wherein the horizontal axis represents the oxidation time and the vertical axis represents the oxide film thickness.
  • the oxide film growth rate is the lowest when the moisture concentration is 0 (dry oxidation), and increases as the moisture concentration increases. Therefore, in order to form an ultra-thin gate oxide film with a thickness of about 5 nm or less with good reproducibility and a uniform film thickness, it is necessary to lower the moisture concentration and slow down the oxide film growth rate to achieve stable oxidation. It is effective to form a film under the conditions.
  • Figure 18 is a graph showing the dependence of the moisture concentration on the initial withstand voltage of the oxide film of the M ⁇ S diode composed of the semiconductor substrate, the gate oxide film, and the gate electrode.
  • the horizontal axis is one of the M ⁇ S diodes.
  • the voltage applied to the electrode (gate electrode), and the vertical axis indicates the defect density in the gate oxide film.
  • a good initial breakdown voltage was exhibited as compared to any of the formed gate oxide films.
  • FIG. 19 is a graph showing the dependency of the water concentration on the amount of voltage change when a constant current (Is) is passed between the electrodes of the MOS diode.
  • Is constant current
  • FIG. 20 shows the thickness distribution of the gate oxide film formed using the oxide film forming apparatus 100 in the wafer surface.
  • the wafer temperature is set at 850 ° C. and the oxidation is performed at a water concentration of 0.8% for 2 minutes 30 seconds is shown.
  • the lower limit is the concentration at which the withstand voltage can be obtained, and the upper limit when the conventional combustion method is used should be within the range of about 40%, especially an ultra-thin gut oxide film with a film thickness of about 5 nm or less. It was concluded that the water concentration should be within the range of 0.5% to 5% in order to form a film with uniform thickness, good reproducibility and high quality. Can be
  • FIG. 21 shows a breakdown of the components of the gate oxide film obtained by thermal oxidation.
  • the graph on the right side of the figure shows the gate oxide film having a thickness of 4 nm formed by the method of the present embodiment described above.
  • the graph on the right shows a gate oxide film with a thickness of 4 nm formed by the conventional method using the combustion method, and the graph on the left shows the gate oxide film with a thickness of 9 nm formed by the same conventional method.
  • an integrated cleaning and oxidation treatment system is employed to minimize the contact with oxygen in the atmosphere between the pre-cleaning and the formation of the oxide film.
  • the thickness of this native oxide film Prior to the formation of a controllable oxide film in the apparatus, the thickness of this native oxide film is increased from 0.7 nm (17.5% of the total film thickness) of the conventional method to 3 nm (total film thickness). (7.5%).
  • the oxide film A purge gas is introduced into the chamber 120 of the formation chamber 107 for 2 minutes and 20 seconds, and the oxidizing species remaining in the chamber 120 is exhausted. Subsequently, the semiconductor wafer 1A is unloaded from the susceptor 123 in 55 seconds, and is unloaded from the chamber 120.
  • the semiconductor wafer 1A is transported to the oxynitride film forming chamber 108 shown in FIG. 9, and the semiconductor wafer 1A is thermally processed in an NO (nitrogen oxide) or N 20 (nitrogen oxide) atmosphere. As a result, nitrogen is segregated at the interface between the gate oxide film 14 and the semiconductor substrate 1.
  • the thickness of the gate oxide film 14 When the thickness of the gate oxide film 14 is reduced to about 5 nm, distortion generated at the interface between the semiconductor substrate 1 and the semiconductor substrate 1 becomes apparent due to a difference in thermal expansion coefficient therebetween, thereby inducing the generation of hot carriers. Nitrogen segregated at the interface with the semiconductor substrate 1 alleviates this distortion, so that the above oxynitridation can improve the reliability of the ultra-thin gate oxide film 14.
  • the thickness of the gate oxide film 1 4 is increased about l nm.
  • a gate oxide film having a thickness of 3 nm is formed in the oxide film formation chamber 107 and then subjected to an oxynitriding treatment, whereby the gate oxide film thickness can be set to 4 nm.
  • NO when used, the oxynitriding process hardly increases the thickness of the gate oxide film.
  • this CVD device is connected to the subsequent stage of the oxide film forming device 100, and the process from the formation of the gate oxide film to the deposition of the conductive film for the gate electrode is continuously and continuously performed. Contamination can be effectively prevented.
  • a gate electrode 15 having a gate length of 0.25 ⁇ m is formed on the gate oxide film 14.
  • the gate electrode 15 is formed by sequentially depositing a 15-nm-thick n-type polycrystalline silicon film and a 150-nm-thick non-doped polycrystalline silicon film on the semiconductor substrate 1 by CVD. These films are formed by patterning by dry etching using a mask.
  • a p-type impurity for example, B (boron) is ion-implanted into the formation region of the p-channel MOSFET from a vertical direction and an oblique direction, and the region is formed.
  • a p-type semiconductor region 16 and a p-type semiconductor region 17 are formed in the n-type well 10 on both sides of the gate electrode 14.
  • an n-type impurity for example, P (phosphorus) is ion-implanted into the formation region of the n-channel type MOSFET from the vertical direction and the oblique direction, and n-type impurities are implanted into the p-type wells 11 on both sides of the gate electrode 14.
  • the type semiconductor region 18 and the n-type semiconductor region 19 are formed.
  • a silicon oxide film deposited on the semiconductor substrate 1 by the CVD method is anisotropically etched to form a 0.15 / m thick silicon oxide film on the side wall of the gate electrode 14.
  • An inner spacer 20 is formed.
  • the gate oxide film 14 on the p-type semiconductor region 17 and the gate oxide film 14 on the n-type semiconductor region 19 are removed.
  • a p-type impurity for example, B (boron) is ion-implanted into a formation region of the p-channel type MOSFET to form a p + type semiconductor region 21 in the n-type well 10 on both sides of the gate electrode 14. I do.
  • an n-type impurity for example, P (phosphorus) is ion-implanted into a region for forming the n-channel type MOSFET to form an n + type semiconductor region 22 on the p-type well 11 on both sides of the gate electrode 14.
  • P phosphorus
  • the TiSi 2 layer 23 is formed by heat-treating a Ti film deposited on the semiconductor substrate 1 by a sputtering method to react with the semiconductor substrate 1 and the gate electrode 14, and then etching the unreacted Ti film. Remove and form.
  • a p-channel type MOSF ET (Qp) and an n-channel type MISF ET (Qn) are completed.
  • connection holes 25 to 28 are formed in the silicon oxide film 24 deposited on the semiconductor substrate 1 by the plasma CVD method, and then, the sputtering method is formed on the silicon oxide film 24.
  • the CMOS process of the present embodiment is almost completed.
  • the manufacturing method of the MOS SFET of this embodiment will be described with reference to FIGS. 27 to 32.
  • the Conventional isolation is used instead of isolation (Shal low Trench Isolation; STI).
  • STI Shallow Trench Isolation
  • the MFETSFET is, in principle, isolated around its periphery unless it shares the source or drain with other transistors. It will be surrounded by the area.
  • a semiconductor substrate 1 is heat-treated to form a thin silicon oxide film 2 having a thickness of about 1 O nm on its main surface (thermal oxidation process B 1).
  • a silicon nitride film 3 having a thickness of about 10 O nm is deposited by CVD.
  • a photoresist 4 having an element isolation region is formed on the silicon nitride film 3, and the silicon nitride film 3 is patterned using the photoresist 4 as a mask.
  • the semiconductor substrate 1 is heat-treated to form a field oxide film 40 in the element isolation region (thermal oxidation process B2).
  • the first embodiment is applied to the surface of the active region of the semiconductor substrate 1.
  • An ultra-thin gate oxide film 14 with a thickness of 5 nm or less is formed (thermal oxidation process B 3) in the same manner as described above (Fig. 32).
  • FIG. 31 shows an example of a gate oxide film forming sequence using the vertical oxide film forming apparatus 150.
  • the sequence in this case is almost the same as that in Fig. 15, but there is a slight time difference in loading and unloading the wafer.
  • a hot-wall method is generally used, so that it is relatively important to add a small amount of oxygen gas to the purge gas so as not to substantially oxidize.
  • MOSFET is formed on the main surface of semiconductor substrate 1 in the same manner as in the first embodiment. (Common items related to oxidation process, etc.)
  • FIG. 9 is a schematic view of a single-wafer oxide film forming apparatus (multi-chamber method) used for forming a gate oxide film.
  • the oxide film forming apparatus 100 performs cleaning for removing an oxide film (generally a surface film) on the surface of the semiconductor wafer 1A by a wet cleaning method (a dry method may be used) before forming a gut oxide film. Connected after device 101.
  • a wet cleaning method a dry method may be used
  • the semiconductor wafer 1A subjected to the cleaning processing in the cleaning apparatus 101 is degraded to the air (deteriorating other surface conditions such as an undesired oxidizing atmosphere).
  • a general atmosphere can be transferred to the oxide film forming apparatus 100 in a short time without contact with the surface of the semiconductor wafer 1A between the time the oxide film is removed and the time the gate oxide film is formed. Formation of a natural oxide film can be suppressed as much as possible.
  • the semiconductor wafer 1A that has been dried is immediately transferred to the oxide film forming apparatus 100 through the buffer 106.
  • the oxide film forming apparatus 100 is configured by a multi-chamber system including, for example, an oxide film forming chamber 107, an oxynitride film forming chamber 108, a cooling stage 109, a loader / unloader 110, and the like.
  • the transfer system 112 at the center of the apparatus is equipped with a robot hand 113 for loading (unloading) the semiconductor wafer 1A into (from) the above-mentioned processing chambers.
  • an inert gas atmosphere such as nitrogen
  • the pressure is made positive with an inert gas or the like, it is effective to prevent the mixing of undesired gas from the outside and from each processing chamber).
  • the inside of the transfer system 112 is extremely low moisture atmosphere of ppb level (generally included in well-maintained vacuum degassing). Moisture is less than a few ppm).
  • the semiconductor wafer 1A carried into the oxide film forming apparatus 100 is first transferred to the oxide film forming chamber 107 via the robot hand 113 in units of one or two wafers (generally, a single wafer is used). The force to indicate one or two sheets When specifying one or two sheets, they are transported as single sheet or two sheets, respectively.) As described above, FIG.
  • FIG. 11 (a) is a schematic plan view showing an example of a specific configuration of the oxide film forming chamber 107 (the single-wafer apparatus in FIG. 9), and FIG. 11 (b) is a plan view of FIG. (a) is a cross-sectional view (oxidizing apparatus 1; hot-wall type single-wafer oxidizing furnace) along the line BB 'of (a).
  • the oxide film forming chamber 107 includes a chamber 120 composed of a multi-wall quartz tube, and heaters 121 a and 122 b for heating the semiconductor wafer 1 A are provided above and below the chamber 120. (For hot wall type) is installed. Inside the chamber 120, there is housed a disk-shaped heat equalizing ring 122 for uniformly dispersing the heat supplied from the heaters 122a and 121b to the entire surface of the semiconductor wafer 1A. The semiconductor wafer 1A is held horizontally on top of it (by arranging the wafer surface almost horizontally with respect to the vertical gravity, the effect of the concentration distribution of the mixed gas can be eliminated. This is particularly important in increasing the diameter of the susceptor.
  • the soaking ring 122 is made of a heat-resistant material such as quartz or SiC (silicon carbide), and is supported by a support arm 124 extending from the wall of the chamber 120.
  • a thermocouple 125 for measuring the temperature of the semiconductor wafer 1A held by the susceptor 123 is provided.
  • Heating of the semiconductor wafer 1A can be achieved by a heating method using heaters 121a and 121b as well as a lamp 13 as shown in Fig. 12 (oxidizer 2; A heating method based on 0 may be adopted.
  • lamp heating can be started after the wafer is in the specified position, and when the lamp is turned off, the temperature on the wafer surface drops rapidly.
  • the formed initial oxide film and the like can be reduced to a negligible extent.
  • water is added by a lamp, it is effective to prevent the dew condensation by preheating not only the water introduction part but also the oxidation furnace itself to about 140 degrees Celsius.
  • One end of a gas introduction pipe 126 for introducing water, oxygen, and purge gas into the chamber 120 is connected to a part of the wall surface of the chamber 120.
  • the other end of the gas introduction pipe 126 is connected to the catalyst type water generator.
  • a partition wall 128 having a large number of through holes 127 is provided in the vicinity of the gas inlet pipe 126, and gas introduced into the chamber 120 passes through the partition wall 128. It is evenly distributed in the chamber 120 through the hole 127.
  • One end of an exhaust pipe 129 for discharging the gas introduced into the chamber 120 is connected.
  • FIGS. 13 and 14 are schematic diagrams showing a catalytic-type water generating apparatus connected to the chamber 120.
  • the water generator 140 includes a reactor 144 made of a heat and corrosion resistant alloy (for example, Ni alloy known as “Hastelloy”), and has a Pt inside thereof.
  • a coil 144 made of a catalytic metal such as (platinum), Ni (nickel) or Pd (palladium), and a heater 144 for heating the coil 142 are housed.
  • a process gas composed of hydrogen and oxygen and a purge gas composed of an inert gas such as nitrogen or Ar (argon) are stored in gas storage tanks 144a, 144b, 144b. Introduced from c through piping 1 4 5. In the middle of piping 1 45, mass flow controllers 1 46 a, 1 46 b, and 1 46 c that adjust the amount of gas, and on-off valves 1 4 7 a and 1 4 7 that open and close the gas flow path b and 147 c are installed, and the amount and the component ratio of the gas introduced into the reactor 141 are precisely controlled by these.
  • the process gas (hydrogen and oxygen) introduced into the reactor 141 is about 350 to 450 ° C (for example, hydrogen at a hydrogen concentration of 4% or more in the presence of sufficient oxygen at normal pressure). Considering the safety of mass production equipment, it is desirable to introduce an oxygen-rich oxygen-hydrogen mixed gas into the reactor so that hydrogen does not remain.)
  • hydrogen molecules generate hydrogen radicals (H 2 ⁇ 2 H + )
  • oxygen molecules generate oxygen radicals (0 2 ⁇ 20.
  • These two types of radicals Is very chemically active and reacts quickly to form water (2 H + + ⁇ - ⁇ H 20 ), which is mixed with oxygen in connection 148 It is diluted to a concentration and introduced into the chamber 120 of the oxide film formation chamber 107 through the gas introduction pipe 126. It is. In this case, it is also possible to dilute with Arugo down instead of oxygen. That moisture 1% as an atmosphere supplied to the oxidation reactor, a 99% argon.
  • the oxygen film formation chamber 107 together with oxygen can be controlled.
  • the concentration of water introduced into 20 can be controlled over a wide range and with high accuracy from an extremely low concentration of ppt or less to a high concentration of about 10%.
  • hydrogen and oxygen can be simultaneously introduced into the reactor 141 (in general, oxygen is introduced slightly earlier for safety), as in the conventional water generation system that employs the combustion method. It is not necessary to introduce oxygen before introducing hydrogen.
  • the catalyst metal in the reactor 141 any material other than the above-mentioned metals may be used as long as it can radicalize hydrogen or oxygen.
  • the catalyst metal may be processed into, for example, a hollow tube or a fine fiber filter and the process gas may be passed through the inside.
  • the moisture generation furnace 140, hydrogen sensor, filter, dilution unit, purge gas or dilution gas supply unit, and oxidation furnace connection are set to about 140 degrees Celsius to prevent dew condensation. Temperature controlled or heated.
  • the hydrogen sensor is for detecting hydrogen remaining without being synthesized.
  • the filter is a gas filter inserted so as to act as a kind of orifice so that if hydrogen combustion occurs in the oxidation furnace, it is not transmitted to the synthesis furnace. It is preheated to a temperature at which neither the purge gas, the diluent gas, nor moisture condenses (generally about 100 to 200 degrees Celsius) and supplied to the oxidation furnace.
  • the diluent gas is also synthesized after preheating In the lamp heating furnace as shown in Fig. 12, it is necessary to consider the preheating of the furnace itself or the wafer itself. In this case, it is possible to preheat the wafer in the oxidation furnace by using the purge gas. In the case of lamp heating furnaces, it is necessary to pay special attention to the preheating mechanism to prevent condensation at the wafer introduction part. In case of misalignment, heating or controlling the temperature to about 140 degrees Celsius is relatively effective. In general, the oxidation process is performed in a steady state while supplying a predetermined atmosphere gas to the oxidation processing section at a constant flow rate, and constantly supplementing the consumed components with a new atmosphere gas. An example of a sequence for forming a gut oxide film using the oxide film forming apparatus 100 (FIG. 9) will be further described with reference to FIG.
  • the chamber 120 (FIG. 11) of the oxide film forming chamber 107 (FIG. 9) is opened, and a purge gas (nitrogen) is introduced into the chamber (as shown in FIG. 15). Is A slight amount of oxygen or the like may be added to prevent surface roughness such as thermal etching of the wafer.)
  • a purge gas nitrogen
  • Load semiconductor wafer 1A onto susceptor 123 The time from loading the semiconductor wafer 1A into the chamber 120 to loading it on the susceptor 123 is 55 seconds.
  • the chamber 120 is closed, and a purge gas is continuously introduced for 30 seconds to sufficiently exchange the gas in the chamber 120.
  • the susceptor 123 is previously heated with a heater 121 a and 12 lb so that the semiconductor wafer 1 A is quickly heated.
  • the heating temperature of the semiconductor wafer 1A is in the range of 800 to 900 ° C., for example, 850 ° C.
  • the wafer temperature is 800 ° C or lower, the quality of the gate oxide film is degraded.
  • the surface of the wafer tends to be rough.
  • a combustion-type water generator 160 as shown in Fig. 33 (Oxidizer 4; Oxygen / Hydrogen combustion type or Hydrogen combustion type oxidation furnace) is attached to a Tuchi type oxide film formation device (Oxidation furnaces 1 to 3). It can also be formed.
  • an oxidizing species containing a relatively high concentration of water is generated in the water generator 160, and oxygen is added to the oxidizing species to obtain an oxidizing species with a low moisture concentration.
  • the valve (Vvent) is closed and the valve (Vprocess) is opened to send the oxidizing species to the oxide film forming apparatus.
  • the above method requires that there be a dust source such as a valve just before the oxide film forming device, Although there are disadvantages as compared with the above-described catalytic method, such as a dead space caused by the provision of the catalyst, it is possible to realize a low moisture concentration of the oxidizing species and suppression of the initial oxide film.
  • the method of forming an oxide film according to the present invention includes a tunnel oxide film 43 (thermal oxidation process C 1) and a second gate oxide film 4 of a flash memory having a floating gate 44 and a control gate 42. It can be applied to the case where 4 (thermal oxidation process C 2) is formed with a thin film thickness of 5 or less.
  • the oxide film forming method of the present invention forms two or more types of gate oxide films having different film thicknesses on the same semiconductor chip, such as an LSI in which a memory LSI and a logic LSI are mixed on the same semiconductor chip. It can also be applied to the case.
  • both a thin gate oxide film having a thickness of 5 nm or less (thermal oxidation process D 1) and a relatively thick gate oxide film having a thickness of 5 nm or more (thermal oxidation process D 2) are formed by the method of the present invention.
  • a thin gate oxide film may be formed by the method of the present invention, and a thick gate oxide film may be formed by a conventional method.
  • oxidation processes A3, B3, C1, C2, 01, etc. are the most effective processes using the catalytic moisture generation thermal oxidation method and the low moisture oxidation method.
  • any of the oxidation apparatuses 1 to 4 shown in the present application can be applied to the first and second oxidation steps.
  • the operating pressure during oxidation of each oxidation treatment apparatus is generally at normal pressure (600 Torr to 900 Torr), but may be reduced.
  • the oxidation rate is easily set to be low, and there are additional effects such as the possibility of hydrogen explosion being reduced. It is also possible to perform high pressure oxidation. In this case, there is an advantage that a high oxidation rate can be realized at a relatively low temperature.
  • a high-quality ultrathin gate oxide film having a thickness of 5 nm or less and a uniform thickness can be formed with good reproducibility, so that the gate length is 0.25 ⁇ or
  • the reliability and manufacturing yield of a semiconductor integrated circuit device having a smaller MOSFET than that can be improved.

Landscapes

  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

明 細 書 半導体集積回路装置の製造方法 技術分野
本発明は、 半導体集積回路装置（半導体装置等）の製造方法に関し、 特に、 M O S F E T (Metal Oxide Semiconductor Field Effect Trans i stor)等のゲート酸 化膜 （絶縁膜） の形成に適用して有効な技術に関する。 背景技術
初期の半導体産業においては酸素等のキヤリアガスをバブラ（Bubbl er)内の水 中を通過させるバブリング（Bubbl ing)が広く適用されていた。 この方法は広レ、水 分範囲をカバーできる等の利点はあったものの汚染の問題を回避できず、 最近は ほとんど使われなくなつている。 従って、 ここの所、 このバブラの欠点を回避す るものとして酸水素燃焼法式、すなわちパイ口方式（Pyrogenic system)が広く普 及している。
(従来技術文献の開示等）
本願の対象となる熱酸化の改良およびそのための水分生成方法に関しては以下 のような先行技術が知られている。
( 1 ) 大見の特開平 6— 1 6 3 5 1 7号公報には、 半導体プロセスの低温化のた めの低温酸化技術が示されている。 同実施例 1においてはアルゴン約 9 9 %、 酸 素約 1 %からなるガス雰囲気に水素を 1 O O ppm から 1 %まで添加して、 水素の 燃焼温度摂氏 7 0 0度以下、 すなわち摂氏 4 5 0度以下でステンレス触媒の作用 で水蒸気を得る方法が示されている。 さらに同実施例 2において、 酸素 9 9 %、 触媒により生成された水蒸気 1 %からなる雰囲気中において、 常圧または高圧下 で摂氏 6 0 0度の酸化温度においてのシリコンの熱酸化が示されている。
( 2 ) 特開平 7— 3 2 1 1 0 2号公報 (吉越）は、 水分に起因する各種の問題を回 避するために極めて低い水分濃度、 すなわち 0 . 5 p p m程度の極超低水分領域 またはドライ領域における酸化温度摂氏 8 5 0度のシリコン表面の高温熱酸化が 示されている。
( 3 ) 本間らの特開昭 6 0 - 1 0 7 8 4 0号公報には、 ドライ酸化の環境水分に よる水分量のばらつきを低減するため従来の方法により生成した数十 ppm程度の 微少水分を意図的に添加するシリコンの熱酸化方法が示されている。
( 4 ) 特開平 5— 1 5 2 2 8 2号公報（大見 I )は、 上記した石英管先端からのパ 一ティクルの発生を防止するために、 水素ガス導入管の内面を N i (ニッケル） または N i含有材料で構成すると共に、 水素ガス導入管を加熱する手段を備えた 熱酸化装置を開示している。 この熱酸化装置は、 3 0 0 °C以上に加熱した水素ガ ス導入管内の N i (または N i含有材料） に水素を接触させて水素活性種を生じ させ、 この水素活性種と酸素 （また酸素を含むガス） とを反応させることにより 水を生成する。 すなわち、 燃焼を伴わない触媒方式で水を生成するので、 水素導 入石英管の先端が溶けてパーティクルを発生することがない。
( 5 ) 特開平 6— 1 1 5 9 0 3号公報（大見 I I)は、 酸素、 水素および不活性ガ スを混合して第 1の混合ガスを作成する混合ガス作成工程と、 水素および酸素を ラジカル化し得る触媒作用を有する材料で構成された反応炉管内に第 1の混合ガ スを導入すると共に反応炉管内を加熱することにより、 第 1の混合ガスに含まれ る水素と酸素を反応させて水を発生させる水分発生工程とからなる触媒方式の水 分発生方法を開示している。
この方法によれば、 水素と酸素を反応させる反応管に反応を低温化する触媒材 料を使用したため、 反応温度が低温化し、 その結果、 低温で水分発生が可能とな る。 従って、 水素、 酸素、 不活性ガスの混合ガスを加熱した反応管に供給した場 合、 反応管内において 5 0 0 °C以下の温度で完全に水素と酸素が反応するため、 燃焼方式よりも低温で水分を含んだガスが得られる。
またこのとき、 接ガス部からプラスチック材料を全て排除して金属材料のみを 使用し、 さらに金属表面に対して不動態化処理を施した場合には、 表面からの放 出ガス （水分、 炭化水素等） が極めて少ないため、 より高清浄度な水分をより高 い精度で、 かつ広範囲 （ 13から％) の濃度で発生させることが可能となる。 不動態化処理は、 電解研磨あるいは電解複合研磨を施したステンレス鋼を不純物 濃度が数 ppb以下の酸化性あるいは弱酸化性雰囲気中で熱処理することにより行 ( 6 ) 特開平 5— 1 4 1 8 7 1号公報（大見 ΙΠ)は、 被処理物を搬出入するため の開閉可能な開口部と、 ガスを内部に導入するためのガス導入口とを有する炉心 管と、 炉心管内部を加熱するための炉心管加熱手段と、 ガス導入口に連通させて 接続されたガス導入管と、 ガス導入管を加熱するための加熱手段とを少なくとも 有し、 ガス導入管の少なくとも内表面が N i (または N i含有材料） よりなる熱 処理装置を開示している。
この熱酸化装置は、炉心管の内部に配置された被処理物の位置よりも上流側に、 水素ガスまたは水素を含むガスからプラズマを伴うことなく水素活性種を生成さ せるための水素活性種発生手段を設け、 この水素活性種発生手段に水素ガスまた は水素を含むガスを導入して水素活性種を生成させる。 そのため、 炉心管内に被 処理物として例えば酸化膜の形成されたシリコン基板を配置しておけば、 水素活 性種が酸化膜中を拡散し、 酸化膜中および酸化膜 Zシリコン界面のダングリング ボンドを終端するので、 高い信頼性のゲート酸化膜を得ることが期待できる。
( 7 ) 大見の特開平 5— 1 4 4 8 0 4号公報には、 ニッケル触媒により生成した 水素活性種によるシリコン酸化膜の熱処理技術が示されている。
( 8 ) 中村らの 1 9 9 3年 1 2月 1 日から 2日に行われた電気化学協会電子材料 委員会主催半導体集積回路技術第 4 5回シンポジユウム講演論文集 1 2 8頁から 1 3 3頁には、 フラッシュメモリのトンネル酸化膜に応用するための触媒により 生成した水素ラジカルと水分による水素を主体とする強還元性雰囲気下でのシリ コン酸化プロセスが示されている。
( 9 ) 大見の特開平 6— 1 2 0 2 0 6号公報には、 選択ェピタキシャル成長領域 を絶縁分離する絶縁膜のニッケル触媒により生成した水素活性種によるシンタリ ング技術が示されている。
( 1 0 ) 小林らの特開昭 5 9— 1 3 2 1 3 6号公報には、 通常の方法により生成 された水分と水素の酸化還元混合雰囲気でのシリコンとリフラクトリーメタルの 酸化還元プロセスが示されている。 発明の開示
(従来技術および本発明に関する考察等）
ディープサブミクロンの設計ルールによって製造される最先端の M O Sデバイ スは、 微細化された素子の電気特性を維持するために、 ゲート酸化膜を 1 0 nm 以下の極めて薄い膜厚で形成することが要求される。 例えばゲート長が 0. 3 5 μ πιの場合、 要求されるゲート酸化膜厚は 9 nm程度であるが、 ゲート長が 0. 2 5 μ πιになると、 4 nm程度まで薄くなるものと予想される。
一般に、 熱酸化膜の形成は乾燥酸素雰囲気中で行われるが、 ゲート酸化膜を形 成する場合には、 膜中の欠陥密度が低減できるという理由から、 従来よりゥエツ ト酸化法（一般に水分分圧比数十。 /。以上）が用いられてきた。 このウエット酸化法 では、 酸素雰囲気中で水素を燃焼させて水を生成し、 この水を酸素と共に半導体 ウェハ （集積回路製造用ウェハまたは単に集積回路ウェハ） の表面に供給して酸 化膜を形成するが、 水素を燃焼させることから、 爆発の危険を回避するためにあ らかじめ酸素を十分に流してから水素に点火している。 また、 酸化種である水 + 酸素混合ガスの水分濃度を 4 0 %程度（全雰囲気圧力に占める水分の分圧）まで高 くしている。
しかし、 上記の燃焼方式は、 石英製の水素ガス導入管の先端に取り付けたノズ ルから噴出する水素に点火して燃焼を行うことから、 水素の量を低下しすぎると 火炎がノズルに近づきすぎるため、 その熱でノズルが溶けてパーティクルが発生 し、 これが半導体ウェハの汚染源となるという問題が指摘されている （また逆に、 水素の量を増やしすぎると火炎が燃焼管の端部に達し、 そこの石英壁を溶かして パーティクルの原因となったり、炎が壁面で冷却されて消えてしまったりする等、 安全面での問題がある）。 また、 上記の燃焼方式は、 酸化種である水 +酸素混合 ガスの水分濃度が高いために、 ゲート酸化膜中に水素や〇H基が取り込まれ、 薄 膜中やシリコン基板との界面に S i 一 H結合や S i 一 O H結合等の構造欠陥が生 じ易い。 これらの結合は、 ホットキャリア注入等の電圧ストレスの印加により切 断されて電荷トラップを形成し、 しきい値電圧の変動等、 膜の電気特性の低下を 引き起こす原因となる。
なお、 このあたりの状況の詳細および新規な触媒による水合成装置の改良の詳 細については、 本願発明者自身による特開平 9一 1 7 2 0 1 1号公報および本発 明者および大見らによる国際公開された国際出願 P C T Z J P 9 7 / 0 0 1 8 8 (国際出願日 1 9 9 7 . 1 . 2 7 )に詳しく述べられている。
本発明者の検討によれば、 従来の酸化膜形成方法は、 高品質で、 しかも膜厚が 5皿以下 （5nm以上についても同様の効果が期待できることは言うまでもない） の極薄ゲート酸化膜を均一な膜厚で再現性良く形成することが困難である。 言う までもないことである力 それ以上の膜厚の場合にも各種不十分なところがある。 極薄の酸化膜を均一な膜厚で再現性良く形成するためには、 比較的厚い酸化膜 を形成するときに比べて酸化膜成長速度を下げ、 より安定な酸化条件で成膜を行 う必要があるが、 例えば前記の燃焼方式を利用した酸化膜形成方法は、 酸化種で ある水 +酸素混合ガスの水分濃度が 1 8 %から 4 0 %程度の高濃度範囲内でしか 制御できない。 そのため、 酸化膜成長速度が速く、 薄い酸化膜の場合は極めて短 時間で膜が形成されてしまう。 他方、 酸化膜成長速度を下げようとしてウェハ温 度を 8 0 0 °C以下に下げて酸化を行うと膜の品質が低下する （摂氏 8 0 0度以下 の温度領域でも、 その他のパラメータを適切に調整すれば本発明を適用できるこ とは言うまでもなレ、）。
また、 清浄な酸化膜を形成するためには、 半導体ウェハの表面に形成されてい る低品質の酸化膜をあらかじめゥエツト洗浄で除去する必要があるが、 このゥェ ット洗浄工程から酸化工程に搬送する過程でウェハの表面に薄い自然酸化膜が不 可避的に形成される。 さらに酸化工程では、 本来の酸化が行われる前に酸化種中 の酸素との接触によってウェハ表面に不所望な初期酸化膜が形成される。 特に燃 焼方式を用いた酸化膜形成方法の場合は、 水素が爆発する危険を回避するために あらかじめ酸素を十分に流してから水素を燃焼させるので、 ウェハ表面が酸素に 曝される時間が長くなり、 初期酸化膜が厚く形成されてしまう （常圧下摂氏 5 6 0度以上、水素 4 %以上で十分な酸素があるとき、水素の爆発的燃焼すなわち「爆 発」が起こるとされている）。
このように、 実際の酸化膜は、 本来の酸化によって形成される酸化膜の他に自 然酸化膜と初期酸化膜とを含んだ構成になっているが、 これらの自然酸化膜や初 期酸化膜は、 目的とする本来の酸化膜に比べて低品質である。 従って、 高品質の 酸化膜を得るためには、 酸化膜中に占めるこれら低品質の膜の割合をできるだけ 低くしなければならないが、 従来の酸化膜形成方法を用いて極薄の酸化膜を形成 すると、 これら低品質の膜の割合がむしろ増加してしまう。
例えば従来の酸化膜形成方法を用いて膜厚が 9 nmの酸化膜を形成したときに、 この酸化膜中の自然酸化膜と初期酸化膜の膜厚がそれぞれ 0. 7nm、 0. 8 nm で あつたとすると、 本来の酸化膜の膜厚は、 9一 (0. 7 + 0. 8) = 7. 5nm とな るので、 この酸化膜中に占める本来の酸化膜の割合は約 8 3. 3%である。 とこ ろが、 この従来方法を用いて膜厚が 4nm の酸化膜を形成すると、 自然酸化膜と 初期酸化膜の膜厚はそれぞれ 0. 7 nm、 0. 8nm と変わらないため、 本来の酸化 膜の膜厚は、 4— (0. 7 + 0. 8) = 2. 5nm となり、 その割合は 62. 5%に低 下してしまう。 すなわち、 従来の酸化膜形成方法で極薄の酸化膜を形成しようと すると、 膜厚の均一性や再現性が確保できなくなるのみならず、 膜の品質も低下 してしまう。
これらの問題を解決するために、 本発明者は大見らの触媒による水分生成方法 に注目した。 本発明者らの検討によれば、 これらの研究は 「水素ラジカルの寿命 は長い」 という前提に立って、 水素ラジカルの強還元作用に重点が置かれている ため、 そのままでは半導体集積回路の量産プロセスに適用できないことが明らか となった。 すなわち、 半導体プロセスに適用するためには 「水素等のラジカルの 寿命は非常に短く触媒上で生成してほぼその上またはその近傍で化合または基底 状態に戻る」 という前提で必要な構成を検討する必要があることが、 本発明者ら によって明ら力、にされた。
さらに、 本発明者によれば、 水分の分圧比で言って 0から 1 Oppm はドライ領 域に属し、 いわゆるドライ酸化の性質を示し、 今後の微細プロセスにおけるゲー ト酸化膜等の要求する膜質を得ることに関していわゆるゥエツト酸化に及ばない ことが明らカ こされた。
また、 同様に水分分圧比 1 Oppm 以上 1.0 X 1 03ppm 以下 （0. 1 %以下） の超低水分領域は基本的にはドライ酸化とほとんど同様の性質を示すことが本発 明者によって明らかにされた。
また、 同様に水分分圧比 0. 1 %以上から 10%以下の低水分領域 （そのうち特 に水分分圧比 0. 5%以上から 5%以下の低水分領域） においての熱酸化は、 他の領 域 （ドライ領域、 1 0 %以上の燃焼法式で汎用される領域、 およびバブラ等によ る水分濃度数十％以上の高水分領域） と比較して比較的良好な性質を示すことが 性質を示すことが本発明者によって明らかにされた。
(本発明の目的等）
本発明の目的は、 高品質の極薄酸化膜を均一な膜厚で再現性良く形成すること のできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の概要
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
本発明の半導体集積回路装置の製造方法は、 以下の工程 （a )、 ( b ) を含んで いる。
( a ) 水素と酸素とから触媒作用によつて水を生成する工程、
( b ) 前記水が低濃度に含まれた酸素を所定の温度に加熱した半導体ウェハの主 面またはその近傍に供給し、 少なくとも酸化膜形成の再現性および酸化膜厚の均 一性が確保され得る程度の酸化膜成長速度で膜厚が 5 nm 以下の酸化膜を形成す る工程。
本発明の半導体集積回路装置の製造方法は、 前記酸化膜が MO S F E Tのゲー ト酸化膜である。
本発明の半導体集積回路装置の製造方法は、 前記酸化膜の膜厚が 3 nm 以下で ある。
本発明の半導体集積回路装置の製造方法は、 前記半導体ウェハの加熱温度が 8 0 0力 ら 9 0 0 °Cである。
本発明の半導体集積回路装置の製造方法は、 前記 （b ) 工程の後、 前記半導体 ウェハの主面に酸窒化処理を施すことにより、 前記酸化膜と基板との界面に窒素 を偏析させる。 本発明の半導体集積回路装置の製造方法は、 前記酸化膜の形成を枚葉処理で行 本発明の半導体集積回路装置の製造方法は、 前記酸化膜の形成をバッチ処理で 行う。
本発明の半導体集積回路装置の製造方法は、 以下の工程 （a )、 ( b ) を含んで いる。
( a ) 水素と酸素とから触媒作用によつて水を生成する工程、
( b ) 少なくとも水を含まない乾燥酸素雰囲気中で形成される酸化膜よりも優れ た初期耐圧が得られる濃度の前記水が含まれた酸素を所定の温度に加熱した半導 体ウェハの主面またはその近傍に供給することによって、 膜厚が 5皿 以下の酸 化膜を形成する工程。
本発明の半導体集積回路装置の製造方法は、前記水の濃度が 4 0 %以下である。 本発明の半導体集積回路装置の製造方法は、 前記水の濃度が 0 . 5から 5 %で ある。
本発明の半導体集積回路装置の製造方法は、 以下の工程 （a ) から （c ) を含 んでいる。
( a ) 主面に第 1の酸化膜が形成された半導体ウェハを洗浄部へ搬送し、 前記第 1の酸化膜をゥエツト洗浄により除去する工程、
( b ) 前記半導体ウェハを大気に接触させることなく、 前記洗浄部から不活性ガ ス雰囲気の酸化処理部へ搬送する工程、
( c ) 触媒作用によって水素と酸素とから生成した水を低濃度に含む酸素を所定 の温度に加熱した前記半導体ウェハの主面またはその近傍に供給し、 少なくとも 酸化膜形成の再現性および酸化膜厚の均一性が確保され得る程度の酸化膜成長速 度で膜厚が 5 nm以下の第 2の酸化膜を形成する工程。
本発明の半導体集積回路装置の製造方法は、 前記第 2の酸化膜が、 前記第 1の 酸化膜を除去してから前記第 2の酸化膜を形成するまでの間に前記半導体ウェハ の表面に不所望に形成される自然酸化膜と、 前記酸素との接触によつて前記半導 体ウェハの表面に不所望に形成される初期酸化膜とをその一部に含み、 前記自然 酸化膜と前記初期酸化膜の合計の膜厚は、 前記第 2の酸化膜全体の膜厚の 2分の 1以下である。
本発明の半導体集積回路装置の製造方法は、 前記自然酸化膜と前記初期酸化膜 の合計の膜厚が前記第 2の酸化膜全体の膜厚の 3分の 1以下である。
本発明の半導体集積回路装置の製造方法は、 半導体ウェハの第 1領域および第 2領域に第 1の酸化膜を形成した後、 前記半導体ウェハの第 1領域に形成された 前記第 1の酸化膜を除去する工程と、 前記半導体ウェハの第 1領域および第 2領 域に残った前記第 1の絶縁膜上に第 2の酸化膜を形成する工程とを含み、 前記第 1および第 2の酸化膜の少なくとも一方を前記の方法によって形成する。
さらに、 本発明の主要な概要を項に分けて示せば以下のごとくである。
1 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 摂氏 5 0 0度以下で触媒を用いて酸素と水素から水分を合成する工程、
( b ) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0 . 5 %か ら 5 %の範囲であって、 水素が支配的でない酸化性雰囲気中で、 かつウェハ上の シリコン表面が摂氏 8 0 0度以上に加熱された条件下で上記シリコン表面に電界 効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成 する工程。 （一般に良く知られたことであるが、 ここで 「支配的」 とは、 ガスに 付いていう場合、 当該雰囲気中でその成分が最多であることをいう。）
2 . 上記 1項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として含む 半導体集積回路装置の製造方法。
3 . 上記 1項または 2項において、 上記水分の合成は、 酸素と水素の混合ガスに 上記触媒を作用させて行う半導体集積回路装置の製造方法。
4 . 上記 1から 3項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハの周辺 に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
5 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 摂氏 5 0 0度以下で触媒を用いて酸素と水素から水分を合成する工程、
( b ) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0 . 5 %か ら 5 %の範囲であって、 酸素ガスを含む酸化性雰囲気中で、 かつウェハ上のシリ コン表面が摂氏 8 0 0度以上に加熱された条件下で上記シリコン表面に電界効果 トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する 工程。
6. 上記 5項において、 上記熱酸化は、 ホットウォール炉を用いて行われる半導 体集積回路装置の製造方法。
7. 上記 5項において、 上記熱酸化は、 ランプ加熱炉を用いて行われる半導体集 積回路装置の製造方法。
8. 上記 5から 7項のいずれか一つにおいて、上記合成させた水分を含むガスは、 水分以外のガスで希釈された後に上記酸化性雰囲気として供給される半導体集積 回路装置の製造方法。
9. 上記 5から 8項のいずれか一つにおいて、 上記半導体集積回路装置の製造方 法は、 さらに以下の工程よりなる ；
(c) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく窒素酸化物を含む雰囲気中で表面処理を施す工程。
1 0. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 摂氏 500度以下で触媒を用いて水分を生成する工程、
(b)雰囲気全体の気圧に占める合成された上記水分の分圧比が 0. 5%から 5% の範囲であって、 酸素ガスを含む酸化性雰囲気中で、 かつウェハ上のシリコン表 面が摂氏 8 00度以上に加熱された条件下で上記シリコン表面に電界効果トラン ジスタのゲ一ト絶縁膜となるべきシリコン酸化膜を熱酸化により形成する工程。
1 1. 上記 1 0項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
1 2. 上記 1 0または 1 1項において、 上記熱酸化は、 上記ウェハの周辺に上記 酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
1 3. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 摂氏 5 00度以下で触媒を用いて酸素と水素から水分を合成する工程、 (b) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0. 5%か ら 5%の範囲であって、 酸素ガスを含む酸化性雰囲気を、 シリコン表面が摂氏 8 00度以上に加熱されたウェハ周辺に供給しながら、 上記シリコン表面に電界効 果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成す る工程。 1 4. 上記 1 3項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
1 5. 上記 1 3項または 1 4項において、 上記水分の合成は、 酸素と水素の混合 ガスに上記触媒を作用させて行う半導体集積回路装置の製造方法。
1 6. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 水分合成部において摂氏 5 00度以下で触媒を用いて酸素と水素から水分 を合成する工程、
(b) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0. 5%か ら 5%の範囲であって、 酸素ガスを含む酸化性雰囲気を、 シリコン表面が摂氏 8 00度以上に加熱されたウェハ周辺に水分合成部と酸化処理部の間に設けられた 狭隘部を通して供給しながら、 酸化処理部において上記シリコン表面に電界効果 トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する 工程。
1 7. 上記 1 6項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
1 8. 上記 1 6項または 1 7項において、 上記水分の合成は、 酸素と水素の混合 ガスに上記触媒を作用させて行う半導体集積回路装置の製造方法。
1 9. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 触媒を用いて酸素と水素から水分を合成する工程、
(b) 合成された上記水分を含む第 1のガスを水分以外の第 2のガスで希釈する 工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
20. 上記 1 9項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
2 1. 上記 1 9項または 2 0項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。 2 2. 上記 1 9から 2 1項のいずれか一つにおいて、 上記熱酸化は、 上記ゥ： の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。 2 3. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 酸素と水素の混合ガスに水分合成触媒を作用させて水分を含む第 1のガス を生成する工程、
(b) 上記第 1のガスを水分以外の第 2のガスで希釈する工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
24. 上記 2 3項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
2 5. 上記 2 3項または 24項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。
26. 上記 2 3から 25項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハ の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。 2 7. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 触媒を作用させて水分を含む第 1のガスを生成する工程、
(b) 上記第 1のガスを水分以外の第 2のガスで希釈する工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
28. 上記 2 7項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
29. 上記 2 7項または 2 8項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。
30. 上記 2 7から 2 9項のいずれか一つにおいて、 上記熱酸化は上記ウェハの 周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。 3 1. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 酸素と水素の混合ガスに水分合成触媒を作用させて水分を含む第 1のガス を生成する工程、
(b) 上記第 1のガスを酸素を主成分とする第 2のガスで希釈する工程、 (c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのグート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
3 2. 上記 3 1項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
3 3. 上記 3 1項または 3 2項において、 上記熱酸化は、 摂氏 8 00度以上で行 われる半導体集積回路装置の製造方法。
34. 上記 3 1から 3 3項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハ の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。 3 5. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 表面を洗浄または表面膜を除去するために、 ウェハ上のシリコン表面に表 面処理を施す工程、
(b) 上記工程の後、 上記ウェハを実質的に酸化性雰囲気に晒すことなく酸化処 理部に移送する工程、
(c) 触媒を用いて酸素と水素から水分を合成する工程、
(d) 合成された上記水分を含む雰囲気中で上記シリコン表面にシリコン酸化膜 を熱酸化により形成する工程。
36. 上記 3 5項において、 上記シリコン酸化膜は、 MOS トランジスタのグー ト電極となるべきものである半導体集積回路装置の製造方法。
3 7. 上記 3 6項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
(e) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 窒素酸化物を含む雰囲気中で表面処理を施す工程。
38. 上記 3 7項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記表面処理がなされた上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
3 9 . 上記 3 6項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
4 0 . 上記 3 5から 3 9項のいずれか一つにおいて、 上記酸化工程は、 ランプ加 熱によつて行われる半導体集積回路装置の製造方法。
4 1 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 表面を洗浄または表面膜を除去するために、 ウェハ上のシリコン表面に表 面処理を施す工程、
( b ) 上記工程の後、 上記ウェハを実質的に酸化性雰囲気に晒すことなく酸化処 理部に移送する工程、
( c ) 触媒を用いて水分を生成する工程、
( d ) 合成された上記水分を含む雰囲気中で上記シリコン表面にシリコン酸化膜 を熱酸化により形成する工程。
4 2 . 上記 4 1項において、 上記シリコン酸化膜は、 MO S トランジスタのゲー ト電極となるべきものである半導体集積回路装置の製造方法。
4 3 . 上記 4 2項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( e ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 窒素酸化物を含む雰囲気中で表面処理を施す工程。
4 4 . 上記 4 3項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記表面処理がなされた上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
4 5 . 上記 4 2項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
4 6 . 上記 4 1から 4 5項のいずれか一つにおいて、 上記酸化工程は、 ランプ加 熱によつて行われる半導体集積回路装置の製造方法。
4 7 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 触媒を用いて酸素と水素から水分を合成する工程、
( b ) 合成された上記水分を含む雰囲気中でウェハ上のシリコン表面に電界効果 トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する 工程、
( c ) 上記工程の後、 外気に触れさせることなく上記シリコン酸化膜が形成され た上記ウェハに対して、 窒素酸化物を含むガス雰囲気中で表面処理を施す工程。
4 8 . 上記 4 7項において、 上記シリコン酸化膜は、 MO S トランジスタのゲー ト電極となるべきものである半導体集積回路装置の製造方法。
4 9 . 上記 4 8項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( e ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 窒素酸化物を含む雰囲気中で表面処理を施す工程。
5 0 . 上記 4 9項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記表面処理がなされた上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
5 1 . 上記 4 8項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジシヨンにより形成するェ 程。
5 2. 上記 4 7から 5 1項のいずれか一つにおいて、 上記酸化工程は、 ランプ加 熱によつて行われる半導体集積回路装置の製造方法。
5 3. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) ウェハ上のシリコン表面に素子分離溝を形成する工程、
( b ) 上記素子分離溝内に外部からの絶縁膜を形成する工程、
(c) 上記シリコン表面を平坦ィヒして、 上記シリコン表面の熱酸化膜を形成すベ き部分を露出する工程、
(d) 触媒により水分を合成し、 それを含む雰囲気中で上記露出された部分に電 界効果トランジスタのゲート絶縁膜となるべき熱酸化膜を形成する工程。
54. 上記 5 3項において、 上記平坦化は、 化学機械的方法により行われる半導 体集積回路装置の製造方法。
5 5. 上記 5 3または 54項において、 上記平坦化は、 化学機械研磨により行わ れる半導体集積回路装置の製造方法。
5 6. 上記 5 3から 5 5項のいずれか一つにおいて、 上記外部からの絶縁膜は、 CVD (Chemical Vapor Deposition)により形成される半導体集積回路装置の製 造方法。
5 7. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) ウェハ上のシリコン表面に素子分離溝を形成する工程、
(b) 上記素子分離溝内にデポジションにより絶縁膜を形成する工程、
(c) 触媒により水分を合成し、 それを含む雰囲気中で上記素子分離溝により囲 まれたシリコン表面に電界効果トランジスタのゲート絶縁膜となるべき熱酸化膜 を形成する工程。
5 8. 上記 5 7項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( d ) 上記工程 （ b ) の後、 上記シリコン表面を平坦ィ匕して、 上記シリコン表面 の熱酸化膜を形成すべき部分を露出する工程。
59. 上記 5 7または 5 8項において、 上記平坦化は、 化学機械的方法により行 われる半導体集積回路装置の製造方法。
6 0. 上記 5 7から 5 9項のいずれか一つにおいて、 上記平坦化は、 化学機械研 磨により行われる半導体集積回路装置の製造方法。
6 1. 上記 5 7から 6 0項のいずれか一^ 3において、 上記外部からの絶縁膜は、 CVD (Chemical Vapor Deposition)により形成される半導体集積回路装置の製 造方法。
6 2. 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0. 5%から 5%の範囲の酸化 性雰囲気中で、 ウェハ上のシリコン表面をランプにより加熱することにより上記 シリコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜 を熱酸化により形成する工程。
6 3. 上記 6 2項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
64. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 酸素と水素の混合ガスに触媒を作用させて水分を含む第 1のガスを生成す る工程、
(b) 上記第 1のガスを水分以外の第 2のガスで希釈する工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を ランプ加熱による熱酸化により形成する工程。
6 5. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 水分が結露しない程度に予熱され、 実質的に非酸化性雰囲気に保たれた酸 化処理部に非処理ウェハを導入する工程、
(b) 上記酸化処理部において、 雰囲気全体の気圧に占める水分の分圧の割合が 0. 1 %以上の範囲の酸化性雰囲気下で、 導入された上記ウェハ上のシリコン表 面をランプにより加熱することにより上記シリコン表面に電界効果トランジスタ のゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する工程。
6 6. 上記 6 5項において、 上記非酸化性雰囲気は、 窒素ガスを主として少量の 酸素ガスを添加したものである半導体集積回路装置の製造方法。
6 7 . 上記 6 5または 6 6項において、 上記予熱温度は、 摂氏 1 0 0度以上 5 0 0度以下である半導体集積回路装置の製造方法。
6 8 . 上記 6 5から 6 7項のいずれか一つにおいて、 上記酸化処理時の上記ゥェ ハの表面温度は、 摂氏 7 0 0度以上である半導体集積回路装置の製造方法。
6 9 . 上記 6 5から 6 8項のいずれか一つにおいて、 上記非酸化性雰囲気は、 水 分が結露しない程度に予熱された後に上記酸化処理部に導入される上記半導体集 積回路装置の製造方法。
7 0 . 上記 6 5から 6 9項のいずれか一つにおいて、 上記ウェハは、 水分が結露 しない程度に予熱された後に上記酸化処理部に導入される上記半導体集積回路装 置の製造方法。
7 1 . 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0 . 5 %から 5 %の範囲であつ て、 酸素ガスを含む酸化性雰囲気中で、 かつウェハ上のシリコン表面が摂氏 8 0 0度以上に加熱された条件下で上記シリコン表面に電界効果トランジスタのゲー ト絶縁膜となるべき 5 nm 以下の厚みを有するシリコン酸化膜を熱酸化により形 成する工程。
7 2 . 上記 7 1項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
7 3 . 上記 7 1または 7 2項において、 上記熱酸化は、 上記ウェハの周辺に上記 酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
7 4 . 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0 . 5 %から 5 %の範囲であつ て、 酸素ガスを含む酸化性雰囲気中で、 ウェハ上のシリコン表面にフラッシュメ モリのトンネル絶縁膜となるべきシリコン酸化膜を熱酸化により形成する工程。
7 5 . 上記 7 4項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
7 6 . 上記 7 4または 7 5項において、 上記熱酸化は、 上記ウェハの周辺に上記 酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。 77. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 触媒により水分を生成させる工程、
(b) 触媒により生成した水分を含む雰囲気ガスを第 1の酸化処理部に供給しな がら、 前記第 1の酸化処理部においてウェハ上の第 1のシリコン表面領域に第 1 の熱酸化膜を形成する工程、
(c) 上記工程 （a) の前または上記工程 （b) の後に、 酸素と水素を燃焼させ ることによって水分を生成させる工程、
(d) 燃焼により生成した水分を含む雰囲気ガスを第 1または第 2の酸化処理部 に供給しながら、 前記第 2の酸化処理部において上記ウェハ上の第 2のシリコン 表面領域に第 2の熱酸化膜を形成する工程。
78. 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0. 5%から 5%の範囲の酸化 性雰囲気下で、 ウェハの主表面が実質的に水平になるように保持した状態で、 前 記ウェハ上の上記主表面上のシリコン表面に MO S トランジスタのゲート絶縁膜 となるべきシリコン酸化膜を熱酸化により形成する工程。
79. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 爆発が起こらない温度条件下で、 水に対応する化学量論的比率より酸素リ ツチな酸素と水素の非化学量論的な混合ガスから触媒を用いて水分を合成するェ 程、
(b) 合成された上記水分を含む酸化性雰囲気中で、 ウェハ上のシリコン表面に シリコン酸化膜を熱酸化により形成する工程。
80. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 実質的に酸化が進行しない程度の少量の酸素を含む非酸化性の雰囲気に保 たれた摂氏 700度以上の高温の酸化処理部に、 被処理ウェハを導入する工程、 (b) 摂氏 500度以下で触媒を用いて酸素と水素から水分を合成する工程、
(c) 上記酸化処理部において、 雰囲気全体の気圧に占める合成された上記水分 の分圧の割合が 0.5%から 5%の酸化性雰囲気中で、 かつウェハ上のシリコン 表面が摂氏 700度以上に加熱された条件下で、 上記シリコン表面に電界効果ト ―ト絶縁膜となるべきシリコン酸化膜を熱酸化により形成するェ (本願発明のその他の概要等）
以上およびその他の本願発明の概要を項分けして示せば以下のごとくである。
A. 以下の工程 （a)、 (b) を含むことを特徴とする半導体集積回路装置 の製造方法；
(a) 水素と酸素とから触媒作用によつて水を生成する工程、
( b ) 前記水が低濃度に含まれた酸素を所定の温度に加熱した半導体ウェハの主 面またはその近傍に供給し、 少なくとも酸化膜形成の再現性および酸化膜厚の均 一性が確保され得る程度の酸化膜成長速度で前記半導体ウェハの主面に膜厚が 5 nm以下の酸化膜を形成する工程。
B. 上記項 A記載の半導体集積回路装置の製造方法であって、 前記酸化膜 が MOS FETのゲート酸化膜であることを特徴とする半導体集積回路装置の製 造方法。
C. 上記項 A記載の半導体集積回路装置の製造方法であって、 前記酸化膜 の膜厚が 3nm以下であることを特徴とする半導体集積回路装置の製造方法。
D. 上記項 A記載の半導体集積回路装置の製造方法であって、 前記半導体 ウェハの加熱温度が 800から 900°Cであることを特徴とする半導体集積回路 装置の製造方法。
E. 上記項 A記載の半導体集積回路装置の製造方法であって、 前記 （b) 工程の後、 前記半導体ウェハの主面に酸窒化処理を施すことにより、 前記酸化膜 と基板との界面に窒素を偏祈させることを特徴とする半導体集積回路装置の製造 方法。
F. 上記項 A記載の半導体集積回路装置の製造方法であって、 前記酸化膜 の形成を枚葉処理で行うことを特徴とする半導体集積回路装置の製造方法。
G. 上記項 A記載の半導体集積回路装置の製造方法であって、 前記酸化膜 の形成をバッチ処理で行うことを特徴とする半導体集積回路装置の製造方法。
H. 以下の工程 （a)、 (b) を含むことを特徴とする半導体集積回路装置 の製造方法； ( a ) 水素と酸素とから触媒作用によって水を生成する工程、
( b ) 少なくとも水を含まない乾燥酸素雰囲気中で形成される酸化膜よりも優れ た初期耐圧が得られる濃度の前記水が含まれた酸素を所定の温度に加熱した半導 体ウェハの主面またはその近傍に供給することによって、 前記半導体ウェハの主 面に膜厚が 5 nm以下の酸化膜を形成する工程。
I . 上記項 H記載の半導体集積回路装置の製造方法であって、 前記水の濃 度が 4 0 %以下であることを特徴とする半導体集積回路装置の製造方法。
J . 上記項 H記載の半導体集積回路装置の製造方法であって、 前記水の濃 度が 0 . 5から 5 %であることを特徴とする半導体集積回路装置の製造方法。
K . 上記項 H記載の半導体集積回路装置の製造方法であって、 前記酸化膜 の膜厚が 3 nm以下であることを特徴とする半導体集積回路装置の製造方法。
L . 以下の工程 （a ) から （c ) を含むことを特徴とする半導体集積回路 装置の製造方法；
( a ) 主面に第 1の酸化膜が形成された半導体ウェハを洗浄部へ搬送し、 前記第 1の酸化膜をウエット洗浄により除去する工程、
( b ) 前記半導体ウェハを大気に接触させることなく、 前記洗浄部から不活性ガ ス雰囲気の酸化処理部へ搬送する工程、
( c ) 触媒作用によって水素と酸素とから生成した水を低濃度に含む酸素を所定 の温度に加熱した前記半導体ウェハの主面またはその近傍に供給し、 少なくとも 酸化膜形成の再現性および酸化膜厚の均一性が確保され得る程度の酸化膜成長速 度で前記半導体ウェハの主面に膜厚が 5 nm以下の第 2の酸化膜を形成する工程。
M. 上記項 L記載の半導体集積回路装置の製造方法であって、 前記酸化膜 の膜厚が 3 nm以下であることを特徴とする半導体集積回路装置の製造方法。
N . 上記項 L記載の半導体集積回路装置の製造方法であって、 前記第 2の 酸化膜は、 前記第 1の酸化膜を除去してから前記第 2の酸化膜を形成するまでの 間に前記半導体ゥェハの表面に不所望に形成される自然酸化膜と、 前記酸素との 接触によって前記半導体ウェハの表面に不所望に形成される初期酸化膜とをその 一部に含み、 前記自然酸化膜と前記初期酸化膜の合計の膜厚は、 前記第 2の酸化 膜全体の膜厚の 2分の 1以下であることを特徴とする半導体集積回路装置の製造 方法。
O . 上記項 L記載の半導体集積回路装置の製造方法であって、 前記自然酸 化膜と前記初期酸化膜の合計の膜厚は、 前記第 2の酸化膜全体の膜厚の 3分の 1 以下であることを特徴とする半導体集積回路装置の製造方法。
P . 半導体ウェハの第 1領域および第 2領域に第 1の酸化膜を形成した後、 前記半導体ウェハの第 1領域に形成された前記第 1の酸化膜を除去する工程と、 前記半導体ウェハの第 1領域および第 2領域に残った前記第 1の絶縁膜上に第 2 の酸化膜を形成する工程とを含み、 前記第 1および第 2の酸化膜の少なくとも一 方を上記項 1記載の工程 （a )、 ( b ) を含む方法によって形成することを特徴と する半導体集積回路装置の製造方法。 図面の簡単な説明
図 1は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 2は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 3は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 4は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 5は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 6は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 7は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 8は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す要 部断面図である。
図 9は、ゲート酸化膜の形成に使用する枚葉式酸化膜形成装置の概略図である。 図 1 0は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す 要部断面図である。
図 1 1 ( a ) は、 酸化膜形成室の構成の一例を示す概略平面図、 （b ) は、 （a ) の B— B ' 線に沿った断面図である。
図 1 2 ( a )は、酸化膜形成室の構成の他の例を示す概略平面図、 （b )は、 （a ) の B— B ' 線に沿った断面図である。
図 1 3は、 酸化膜形成室のチャンバに接続された触媒方式の水分生成装置を示 す概略図である。
図 1 4は、 図 1 3の一部を拡大して示す概略図である。
図 1 5は、 ゲート酸化膜形成のシーケンスの一例を示す説明図である。
図 1 6は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す 要部断面図である。
図 1 7は、 酸化膜成長速度に対する水分濃度の依存性を示すグラフである。 図 1 8は、 MO Sダイオードの酸化膜初期耐圧に対する水分濃度の依存性を示 すグラフである。
図 1 9は、 M〇Sダイオードの電極間に定電流を流したときの電圧変化量に対 する水分濃度の依存性を示すグラフである。
図 2 0は、 ゲート酸化膜のウェハ面内における膜厚分布を示す説明図である。 図 2 1は、 ゲート酸化膜の成分の内訳を示すグラフである。
図 2 2は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す 要部断面図である。
図 2 3は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す 要部断面図である。
図 2 4は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す 要部断面図である。
図 2 5は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示す 要部断面図である。
図 2 6は、 本発明の実施の形態 1による半導体集積回路装置の製造方法を示 す要部断面図である。 図 2 7は、 本発明の実施の形態 2による半導体集積回路装置の製造方法を示す 要部断面図である。
図 2 8は、 本発明の実施の形態 2による半導体集積回路装置の製造方法を示す 要部断面図である。
図 2 9は、 本発明の実施の形態 2による半導体集積回路装置の製造方法を示す 要部断面図である。
図 3 0は、 酸化膜形成室の構成の他の例を示す断面図である。
図 3 1は、 ゲート酸化膜形成のシーケンスの一例を示す説明図である。
図 3 2は、 本発明の実施の形態 2による半導体集積回路装置の製造方法を示す 要部断面図である。
図 3 3は、 本発明による酸化膜形成方法の他の例を示す概略図である。
図 3 4は、 本発明による半導体集積回路装置の製造方法の他の例を示す要部断 面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において、 同一の機能を有する部材には同一の符号を付 し、 その繰り返しの説明は省略する。
また、 説明の便宜のためにいくつかの実施例または項目に分けて説明するが、 これらの各実施の形態または項目はそれぞれバラバラのものではなく、 相互に一 部の他の変形例、 一部工程の詳細、 一部工程に用いる装置等の関係を有している ことは言うまでもない。 すなわち、 一連の実施の形態で説明した個々の装置また は単位プ口セス等は他の実施例にほぼそのまま適用できる場合には逐一繰り返さ ないことにする。 また、 逆に独立して説明した個々の装置または単位プロセス等 は他の実施の形態にほぼそのまま適用できる場合には逐一繰り返さないことにす る。
(半導体プロセス A)
本実施の形態の C M〇 S F E T (Complementary Metal Oxide Semiconductor F ield Effect Transistor) の製造方法を図 1から図 2 6 (主に図 1カゝら 8、 1 0、 1 6、 および 2 2から 26)を用いて説明する。
まず、 図 1に示すように、 比抵抗が 1 0 Qcm 程度の単結晶シリコンからなる 半導体基板 1を熱処理してその主面に膜厚 1 Onm程度の薄い酸化シリコン膜 2 を形成（熱酸化プロセス A 1 )した後、 この酸化シリコン膜 2上に膜厚 1 0 Onm 程度の窒化シリコン膜 3を CVD法で堆積する。 次に、 図 2に示すように、 窒化 シリコン膜 3上に素子分離領域を開孔したフォトレジスト 4を形成し、 このフォ トレジスト 4をマスクにして窒化シリコン膜 3をパターニングする。
次に、 フォトレジスト 4を除去した後、 図 3に示すように、 窒化シリコン膜 3 をマスクにして酸化シリコン膜 2と半導体基板 1とを順次エッチングして半導体 基板 1に深さ 3 5 Onm程度の溝 5 aを形成し、 続いて 90 0から 1 1 5 0°Cの 熱酸化処理を施して溝 5 aの内壁に酸化シリコン膜 6を形成（熱酸化プロセス A 2)する。
次に、 図 4に示すように、 例えばオゾン （〇3)とテトラエトキシシラン（（C2 HsO)4S i ) とをソースガスに用いた CVD法で半導体基板 1上に膜厚 8 0 On m程度の酸化シリコン膜 7を堆積した後、 図 5に示すように、 酸化シリコン膜 7 を化学的機械研磨（Chemical Mechanical Polishing; CMP) 法で研磨し、 窒化 シリコン膜 3を研磨のストツバに用いて溝 5 aの内部のみに酸化シリコン膜 7を 残すことにより、 素子分離溝 5を形成する。 続いて、 約 1 000°Cの熱処理を施 して素子分離溝 5の内部の酸化シリコン膜 7をデンシフアイする。
次に、熱リン酸を用いたゥエツトエッチングで窒化シリコン膜 3を除去した後、 図 6に示すように、 pチャネル型 MOS FETの形成領域 （図の左側） を開孔し たフォトレジスト 8をマスクにして半導体基板 1に n型ゥエルを形成するための 不純物をイオン打ち込みし、 さらに pチャネル型 MOS FETのしきい値電圧を 調整するための不純物をイオン打ち込みする。 n型ゥエル形成用の不純物は、 例 えば P (リン） を使用し、 エネルギ 3 6 0 k e V、 ドーズ量 = 1. 5 X 1 01 3ん m2でイオン打ち込みする。 また、 しきい値電圧調整用の不純物は、 例えば P を使用し、 エネルギー: = 40 k e V、 ドーズ量 = 2 X 1 012ん m2でイオン打ち込 みする。
次に、 フォ トレジス ト 8を除去した後、 図 7に示すように、 nチャネル型 M〇 SFETの形成領域 （図の右側） を開孔したフォトレジスト 9をマスクにして半 導体基板 1に p型ゥエルを形成するための不純物をイオン打ち込みし、 さらに n チャネル型 MO S F ETのしきい値電圧を調整するための不純物をイオン打ち込 みする。 p型ゥエル形成用の不純物は、 例えば B (ホウ素） を使用し、 エネルギ 一 = 200 k eV、 ドーズ量 = 1.0 X 1 013/cm2でイオン打ち込みする。 また、 しきい値電圧調整用の不純物は、 例えばフッ化ホウ素 （BF2)を使用し、 ェネル ギー = 40 k e V、 ドーズ量 = 2 X 1 012/cm2でイオン打ち込みする。
次に、 フォ トレジス ト 9を除去した後、 図 8に示すように、 半導体基板 1を 9 50°C、 1分程度熱処理して上記 n型不純物および p型不純物を引き伸ばし拡散 することにより、 pチャネル型 M〇S FET形成領域の半導体基板 1に n型ゥェ ル 10を形成し、その表面近傍に p型チャネル領域 1 2を形成する。 また同時に、 nチャネル型 MOS FET形成領域の半導体基板 1に p型ゥエル 1 1を形成し、 その表面近傍に n型チャネル領域 1 3を形成する。
次に、 上記 n型ゥエル 10と p型ゥエル 1 1のそれぞれの表面に以下の方法で ゲート酸化膜を形成 (熱酸化プロセス A 3)する。
図 9は、グート酸化膜の形成に使用する枚葉式酸化膜形成装置の概略図である。 図示のように、 この酸化膜形成装置 1 00は、 ゲート酸化膜の形成に先だって半 導体ウェハ 1 Aの表面の酸化膜をゥエツト洗浄方式で除去する洗浄装置 1 01の 後段に接続されている。 このような洗浄一酸化一貫処理システムを採用すること により、 洗浄装置 1 01内で洗浄処理に付された半導体ウェハ 1 Aを大気に接触 させることなく、 かつ短時間で酸化膜形成装置 100へ搬送できるので、 酸化膜 を除去してからゲート酸化膜を形成するまでの間に半導体ウェハ 1 Aの表面に自 然酸化膜が形成されるのを極力抑制することができる。
洗浄装置 1 01のローダ 1 02にロードされた半導体ウェハ 1 Aは、 まず洗浄 室 1 03に搬送され、 例えば NH4OH + H2〇2+H2〇等の洗浄液による洗浄処 理に付された後、 フッ酸洗浄室 1 04に搬送され、 希フッ酸 （HF + H2〇）によ る洗浄処理に付されて表面の酸化シリコン膜が除去される （図 10)。 その後、 半導体ウェハ 1 Aは乾燥室 1 05に搬送されて乾燥処理に付され、 表面の水分が 除去される。 半導体ウェハ 1 Aの表面に残留した水分は、 グート酸化膜中ゃゲー ト酸化膜 Zシリコン界面に S i— H、 S i 一 O H等の構造欠陥を引き起こして電 荷トラップを形成する原因となるので、 十分に除去しておく必要がある。
乾燥処理の終わった半導体ウェハ 1 Aは、 バッファ 1 0 6を通って直ちに酸化 膜形成装置 1 0 0へと搬送される。
この酸化膜形成装置 1 0 0は、 例えば酸化膜形成室 1 0 7、 酸窒化膜形成室 1 0 8、 クーリングステージ 1 0 9、 ローダノアンローダ 1 1 0等を備えたマルチ チャンバ方式で構成されており、 装置中央の搬送系 1 1 2は、 半導体ウェハ 1 A を上記各処理室に （から） 搬入 （搬出） するためのロボットハンド 1 1 3を備え ている。 搬送系 1 1 2の内部は、 大気の混入によって半導体ウェハ 1 Aの表面に 自然酸化膜が形成されるのを極力抑制するために、 窒素等の不活性ガス雰囲気に 保たれる。 また、 搬送系 1 1 2の内部は、 半導体ウェハ 1 Aの表面に水分が付着 するのを極力抑制するために、 ppb レベルの超低水分雰囲気に保たれる。 酸化膜 形成装置 1 0 0に搬入された半導体ウェハ 1 Aは、 ロボットハンド 1 1 3を介し てまず酸化膜形成室 1 0 7に 1枚あるいは 2枚単位で搬送される。
図 1 1 ( a ) は、酸化膜形成室 1 0 7の具体的な構成の一例を示す概略平面図、 図 1 1 ( b ) は、 図 1 1 ( a ) の B— B ' 線に沿った断面図である。
この酸化膜形成室 1 0 7は、 多重壁石英管で構成されたチャンバ 1 2 0を備え ており、 その上部おょぴ下部には半導体ウェハ 1 Aを加熱するヒータ 1 2 1 a、 1 2 1 bが設置されている。 チャンバ 1 2 0の内部には、 このヒータ 1 2 1 a、 1 2 1 bから供給される熱を半導体ウェハ 1 Aの全面に均等に分散させる円盤状 の均熱リング 1 2 2が収容され、 その上部に半導体ウェハ 1 Aを水平に保持する サセプタ 1 2 3が載置されている。均熱リング 1 2 2は、石英あるいは S i C (シ リコンカーバイド） 等の耐熱材料で構成され、 チャンバ 1 2 0の壁面から延びる 支持アーム 1 2 4によって支持されている。 均熱リング 1 2 2の近傍には、 サセ プタ 1 2 3に保持された半導体ウェハ 1 Aの温度を測定する熱電対 1 2 5が設置 されている。 半導体ウェハ 1 Aの加熱は、 ヒータ 1 2 1 a、 1 2 l bによる加熱 方式の他、 例えば図 1 2に示すようなランプ 1 3 0による加熱方式を採用しても よい。
チャンバ 1 2 0の壁面の一部には、 チャンバ 1 2 0内に水、 酸素およびパージ ガスを導入するためのガス導入管 1 2 6の一端が接続されている。 このガス導入 管 1 2 6の他端は、 後述する触媒方式の水分生成装置に接続されている。 ガス導 入管 1 26の近傍には、 多数の貫通孔 1 2 7を備えた隔壁 1 2 8が設けられてお り、 チャンバ 1 2 0内に導入されたガスは、 この隔壁 1 2 8の貫通孔 1 2 7を通 過してチャンバ 1 20内に均等に行き渡る。 チャンバ 1 20の壁面の他の一部に は、 チャンバ 1 2 0内に導入された上記ガスを排出するための排気管 1 2 9の一 端が接続されている。
図 1 3および図 1 4は、 上記チャンバ 1 20に接続された触媒方式の水分生成 装置を示す概略図である。 この水分生成装置 1 40は、 耐熱耐食性合金 （例えば 商品名 「ハステロイ（Hastelloy)」 として知られる N i合金等） で構成された反 応器 1 4 1を備えており、 その内部には P t (プラチナ）、 N i (ニッケル） あ るいは P d (パラジウム） 等の触媒金属からなるコイル 1 4 2とこのコイル 1 4 2を加熱するヒータ 1 4 3とが収容されている。
上記反応器 1 4 1には、 水素おょぴ酸素からなるプロセスガスと、 窒素あるい は A r (アルゴン）等の不活性ガスからなるパージガスとがガス貯留槽 1 44 a、 1 44 b, 1 44 cから配管 1 4 5を通じて導入される。配管 1 45の途中には、 ガスの量を調節するマスフローコントローラ 1 4 6 a、 1 46 b, 1 46 cと、 ガスの流路を開閉する開閉バルブ 1 4 7 a、 1 4 7 b, 1 4 7 cとが設置され、 反応器 1 4 1内に導入されるガスの量および成分比がこれらによって精密に制御 される。
反応器 1 4 1内に導入されたプロセスガス （水素および酸素） は、 3 50から 45 0°C程度に加熱されたコイル 1 4 2に接触して励起され、 水素分子からは水 素ラジカルが生成し （H2→2H+)、 酸素分子からは酸素ラジカルが生成する （O 2→2〇—）。 これら 2種のラジカルは化学的に極めて活性であるために、 速やか に反応して水を生成する （2 H + +0—→H20)。 この水は、 接続部 1 4 8内で酸 素と混合されて低濃度に希釈され、 前記ガス導入管 1 26を通って酸化膜形成室 1 0 7のチャンバ 1 20に導入される。
上記のような触媒方式の水分生成装置 1 40は、 水の生成に関与する水素と酸 素の量を高精度に制御できるので、 酸素と共に酸化膜形成室 1 0 7のチャンバ 1 2 0に導入される水の濃度を ppt以下の超低濃度から数 1 0 %程度の高濃度まで 広範囲に、 かつ高精度に制御することができる。 また、 反応器 1 4 1にプロセス ガスを導入すると瞬時に水が生成されるため、 所望する水分濃度がリアルタイム で得られる。従って、反応器 1 4 1内に水素と酸素を同時に導入することができ、 燃焼方式を採用する従来の水分生成システムのように、 水素の導入に先立って酸 素を導入する必要はない。 なお、 反応器 1 4 1内の触媒金属は、 水素や酸素をラ ジカル化できるものであれば前述した金属以外の材料を使用してもよい。 また、 触媒金属はコイル状に加工して使用する他、 例えば中空の管あるいは細かい繊維 フィルタ等に加工してその内部にプロセスガスを通してもよレ、。
上記酸化膜形成装置 1 0 0を使ったゲート酸化膜形成のシーケンスの一例を図 1 5を参照しながら説明する。
まず、 酸化膜形成室 1 0 7のチャンバ 1 2 0を開放し、 その内部にパージガス (窒素） を導入しながら半導体ウェハ 1 Aをサセプタ 1 2 3の上にロードする。 半導体ウェハ 1 Aをチャンバ 1 2 0に搬入してからサセプタ 1 2 3の上にロード するまでの時間は 5 5秒である。 その後、 チャンバ 1 2 0を閉鎖し、 引き続きパ ージガスを 3 0秒間導入してチャンバ 1 2 0内のガス交換を十分に行う。 サセプ タ 1 2 3は、 半導体ウェハ 1 Aが速やかに加熱されるよう、 あらかじめヒータ 1 2 1 a , 1 2 l bで加熱しておく。 半導体ウェハ 1 Aの加熱温度は、 8 0 0から 9 0 0 °Cの範囲内、 例えば 8 5 0 °Cとする。 ウェハ温度が 8 0 0 °C以下ではゲー ト酸化膜の品質が低下する。 他方、 9 0 0 °C以上ではウェハの表面荒れが発生し 易くなる。
次に、 水分生成装置 1 4 0の反応器 1 4 1に酸素と水素を 1 5秒間導入し、 生 成した水を酸素と共にチャンバ 1 2 0に導入して半導体ウェハ 1 Aの表面を 5分 間酸化することにより、 膜厚 5簡以下、 例えば 4 nm のゲート酸化膜 1 4を形成 する （図 1 6 )。
反応器 1 4 1に酸素と水素を導入する際には、 水素を酸素より先に導入しない ようにする。 水素を酸素より先に導入すると、 未反応の水素が高温のチャンバ 1 2 0に流入するため危険である。 他方、 酸素を水素より先に導入すると、 この酸 素がチャンバ 1 2 0に流入し、 待機中の半導体ウェハ 1 Aの表面に低品質の酸化 膜 （初期酸化膜） を形成する。 従って、 水素は酸素と同時に導入するか、 あるい は作業の安全性を考慮して酸素よりも僅かに遅いタイミング （0から 5秒以内） で導入する。 このようにすると、 半導体ウェハ 1 Aの表面に不所望に形成される 初期酸化膜の膜厚を最小限に抑制することができる。
図 1 7は、 酸化膜成長速度に対する水分濃度の依存性を示すグラフであり、 横 軸は酸化時間、縦軸は酸化膜厚を示している。 図示のように、 酸化膜成長速度は、 水分濃度が 0 (ドライ酸化） のときに最も遅く、 水分濃度が高くなるにつれて速 くなる。 従って、 膜厚が 5nm 程度もしくはそれ以下の極薄ゲート酸化膜を再現 性良く、 かつ均一な膜厚で形成するためには、 水分濃度を低くして酸化膜成長速 度を遅らせ、 安定な酸化条件で成膜を行うことが有効である。
図 1 8は、 半導体基板、 ゲート酸化膜およびゲート電極で構成される M〇Sダ ィォードの酸化膜初期耐圧に対する水分濃度の依存性を示すグラフであり、 横軸 は M〇Sダイオードの一方の電極 （ゲート電極） に印可する電圧、 縦軸はゲート 酸化膜中の欠陥密度を示している。 ここでは、 水分濃度の影響を顕在化させるた めに、膜厚 = 9nm、面積 = 0. 1 9 cm2のゲート酸化膜を （1 )酸化温度 = 8 50°C、 水分濃度 = 0、 (2) 酸化温度 = 8 5 0°C、 水分濃度 = 0. 8%、 (3) 縦型拡散 炉を使用し、 酸化温度 = 8 00°C、 水分濃度 = 40 %の条件で形成した M〇 Sダ ィォードを使用した。 図示のように、 水分濃度 = 0. 8 %の低水分条件で形成し たゲート酸化膜は、 水分濃度 =0 (ドライ酸化） で形成したゲート酸化膜および 水分濃度 = 40%の高水分条件で形成したゲート酸化膜のいずれに比べても良好 な初期耐圧を示した。
図 1 9は、 上記 MOSダイオードの電極間に定電流 （Is) を流したときの電圧 変化量に対する水分濃度の依存性を示すグラフである。 図示のように、 水分濃度 =0 (ドライ酸化） で形成したゲート酸化膜を使用した M〇Sダイオードは、 酸 化膜中の欠陥密度が高いことに起因して電圧変化量が大きかった。
図 2 0は、 上記酸化膜形成装置 1 00を使って形成したゲート酸化膜のウェハ 面内における膜厚分布を示している。 ここでは、 ウェハ温度を 8 5 0°Cに設定し、 水分濃度 = 0. 8%で 2分 30秒間酸化した場合について示した。図示のように、 膜厚の最大値 = 2. 8 8 lnm、 最小値 = 2. 8 1 4nm となり、 膜厚のばらつきが ± 1. 1 8%という良好な面内均一性が得られた。
以上のことから、 酸化膜形成室 1 07のチャンバ 1 20に導入する水の好まし い濃度 （水/水 +酸素） は、 ドライ酸化 （水分濃度 =0) で形成したときよりも 優れた初期耐圧が得られる濃度を下限とし、 従来の燃焼方式を採用した場合の上 限である 40%程度までの範囲内とすればよく、 特に膜厚が 5 nm程度もしくは それ以下の極薄グート酸化膜を均一な膜厚で再現性良く、 しかも高品質が得られ るように形成するためには、 水の濃度を 0. 5%から 5%の範囲内とするのが好 ましいという結論が得られる。
図 2 1は、 熱酸化によって得られるゲート酸化膜の成分の内訳を示すもので、 図の右側のグラフは、 上述した本実施の形態の方法で形成した膜厚 4nm のゲー ト酸化膜、 中央のグラフは、 燃焼方式を利用した従来方法で形成した膜厚 4nm のゲート酸化膜、 左側のグラフは、 同じ従来方法で形成した膜厚 9 nm のゲート 酸化膜である。
図示のように、 本実施の形態では、 洗浄一酸化一貫処理システムを採用し、 前 洗浄から酸化膜形成までの間の雰囲気中の酸素との接触を極力回避するようにし た結果、 酸化膜形成装置内での制御可能な酸化膜の形成に先立って形成されるこ の自然酸化膜の膜厚を従来方法の 0. 7 nm (トータル膜厚の 1 7. 5%) から 3nm (トータル膜厚の 7. 5%) まで薄くすることができた。 また、 触媒による 水分生成方式を採用し、 酸化膜形成装置内への酸化種の即時導入を図った結果、 目的とする本来の酸化膜の形成に先立って、 酸化種中の酸素との接触により不所 望に形成される初期酸化膜の膜厚を従来方法の 0. 8nm (トータル膜厚の 2 0%) から 0. 3nm (トータル膜厚の 7.5 %) まで薄くすることができた。 こ の結果、 目的とする本来の制御可能な酸化膜がトータル膜厚の 85%を占める高 品質の極薄ゲート酸化膜を形成することができた。 さらに、 前述したように、 酸 化種の水分濃度の最適化を図り、 酸化膜成長速度を下げて安定な酸化条件で成膜 を行うようにした結果、 高品質の極薄グート酸化膜を均一な膜厚で再現性良く形 成することができた。
次に、上記ゲート酸化膜を形成した以後の C M〇 Sプロセスを簡単に説明する。 前記図 14に示すように、 ゲート酸化膜 14の形成が完了した後、 まず酸化膜 形成室 1 0 7のチャンバ 1 2 0にパージガスを 2分 2 0秒間導入し、 チャンバ 1 2 0内に残った酸化種を排気する。 続いて半導体ウェハ 1 Aをサセプタ 1 2 3か ら 5 5秒でアンロードし、 チャンバ 1 2 0から搬出する。
次に、 半導体ウェハ 1 Aを前記図 9に示す酸窒化膜形成室 1 0 8に搬送し、 N O (酸化窒素） あるいは N20 (亜酸化窒素） 雰囲気中で半導体ウェハ 1 Aを熱 処理することによって、 ゲート酸化膜 1 4と半導体基板 1との界面に窒素を偏析 させる。
ゲート酸化膜 1 4が 5 nm程度まで薄くなると、 半導体基板 1との熱膨張係数 差に起因して両者の界面に生じる歪みが顕在化し、 ホットキヤリァの発生を誘発 する。 半導体基板 1との界面に偏析した窒素はこの歪みを緩和するので、 上記の 酸窒化処理は、 極薄ゲート酸化膜 1 4の信頼性を向上できる。 なお、 N20を使 用して酸窒化処理を行うときは、 N20の分解によって生じた酸素による酸化も 進行するので、 ゲート酸化膜 1 4の膜厚が l nm程度厚くなる。 この場合は、 酸 化膜形成室 1 0 7で膜厚 3 nm のゲート酸化膜を形成した後に酸窒化処理を行う ことにより、 ゲート酸化膜厚を 4 nm に設定することができる。 他方、 N Oを使 用する場合は、 酸窒化処理によってゲート酸化膜が厚くなることは殆どない。 次に、 酸窒化処理が完了した半導体ウェハ 1 Aをクーリングステージ 1 0 9で 室温まで冷却してから、 ローダ/アンローダ 1 1 0を通じて酸化膜形成装置 1 0 0の外部に搬出し、 ゲート電極用の導電膜を堆積するための C V D装置 （図示せ ず） へ搬送する。 その際、 この C V D装置を酸化膜形成装置 1 0 0の後段に接続 し、 ゲート酸化膜の形成からゲート電極用導電膜の堆積までを連続して一貫処理 することにより、 ゲート酸化膜 1 4の汚染を有効に防止することができる。 次に、 図 2 2に示すように、 ゲート酸化膜 1 4の上部にゲート長が 0 . 2 5 μ mのゲート電極 1 5を形成する。 ゲート電極 1 5は、 半導体基板 1上に C V D法 で膜厚 1 5 O nm の n型多結晶シリコン膜、 膜厚 1 5 0 nm のノンドープ多結晶シ リコン膜を順次堆積した後、 フォトレジストをマスクにしたドライエッチングで これらの膜をバタ一ニングして形成する。
次に、 図 2 3に示すように、 pチャネル型 M O S F E Tの形成領域に p型不純 物、 例えば B (ホウ素） を垂直方向および斜め方向からイオン打ち込みして、 ゲ ート電極 1 4の両側の n型ゥエル 1 0に p—型半導体領域 1 6および p型半導体 領域 1 7を形成する。 また、 nチャネル型 M〇S F ETの形成領域に n型不純物、 例えば P (リン） を垂直方向および斜め方向からイオン打ち込みして、 ゲート電 極 1 4の両側の p型ゥエル 1 1に n—型半導体領域 1 8および n型半導体領域 1 9を形成する。
次に、 図 2 4に示すように、 半導体基板 1上に CVD法で堆積した酸化シリコ ン膜を異方性エッチングしてゲート電極 1 4の側壁に厚さ 0. 1 5 / m程度のサ イ ドウォールスぺーサ 2 0を形成する。 このとき、 p型半導体領域 1 7の上部の ゲート酸化膜 1 4および n型半導体領域 1 9の上部のゲート酸化膜 1 4を除去す る。 続いて pチャネル型 MO S F ETの形成領域に p型不純物、 例えば B (ホウ 素） をイオン打ち込みして、 ゲート電極 1 4の両側の n型ゥエル 1 0に p+型半 導体領域 2 1を形成する。 また、 nチャネル型 MO S F ETの形成領域に n型不 純物、 例えば P (リン） をイオン打ち込みして、 ゲート電極 1 4の両側の p型ゥ エル 1 1に n+型半導体領域 2 2を形成する。
次に、 図 2 5に示すように、 pチャネル型 MO S F ETのゲート電極 1 4、 p +型半導体領域 2 1 (ソース領域、 ドレイン領域）、 nチャネル型 MO S F ETの ゲート電極 1 4、 n+型半導体領域 2 2 (ソース領域、 ドレイン領域） のそれぞ れの表面に T i S i 2 (チタンシリサイ ド） 層 2 3を形成する。 T i S i 2層 2 3 は、 半導体基板 1上にスパッタリング法で堆積した T i膜を熱処理して半導体基 板 1およびゲート電極 1 4と反応させた後、 未反応の T i膜をエッチングで除去 して形成する。 以上の工程により、 pチャネル型 MO S F ET (Q p) および n チャネル型 M I S F ET (Q n) が完成する。
その後、 図 2 6に示すように、 半導体基板 1上にプラズマ CVD法で堆積した 酸化シリコン膜 2 4に接続孔 2 5から 2 8を形成し、 続いて酸化シリコン膜 2 4 上にスパッタリング法で堆積した A 1合金膜をパターユングして配線 2 9から 3 1を形成することにより、 本実施の形態の CMO Sプロセスがほぼ完了する。
(半導体プロセス B)
本実施の形態の MO S F E Tの製造方法 （L O C〇 Sアイソレーションプロセ ス） を図 2 7から図 3 2を用いて説明する。 本プロセスではシャ口一トレンチア ィソレーション（Shal low Trench Isolat ion ; S T I )の代わりに従来型のアイソ レーシヨンを用いている。 この場合微細化に関しては限界があるが、 従来からの プロセスがそのまま援用できるメリットがある。 半導体プロセス 1の S T Iまた は S G I (Shal low Groove Isolat ion)でも、 本実施例の L O C O Sアイソレーシ ョンでも M〇 S F E Tは他のトランジスタとソースまたはドレインを共有しない 限り原則として、 その周りをアイソレーシヨン領域で囲まれることになる。
まず、 図 2 7に示すように、 半導体基板 1を熱処理してその主面に膜厚 1 O nm 程度の薄い酸化シリコン膜 2を形成（熱酸化プロセス B 1 )した後、 この酸化シリ コン膜 2上に膜厚 1 0 O nm 程度の窒化シリコン膜 3を C V D法で堆積する。 次 に、 図 2 8に示すように、 窒化シリコン膜 3上に素子分離領域を開孔したフォ ト レジス ト 4を形成し、 このフォ トレジスト 4をマスクにして窒化シリコン膜 3を パターユングする。
次に、 フォ トレジスト 4を除去した後、 図 2 9に示すように、 半導体基板 1を 熱処理することにより、 素子分離領域にフィールド酸化膜 4 0を形成 (熱酸化プ ロセス B 2 )する。
次に、 熱リン酸を用いたウエットエッチングで窒化シリコン膜 3を除去し、 半 導体基板 1の表面をゥエツト洗浄で清浄化した後、 半導体基板 1の活性領域の表 面に前記実施の形態 1と同様の方法で膜厚 5 nm 以下の極薄ゲート酸化膜 1 4を 形成（熱酸化プロセス B 3 )する （図 3 2 )。
膜厚 5腿以下の極薄ゲート酸化膜は、 図 3 0に示すようなバッチ式の縦型酸 化膜形成装置 1 5 0 (酸化装置 3 ；縦形バッチ酸化炉）に前記のような触媒方式の 水分生成装置 1 4 0を取り付けて形成することもできる。 この縦型酸化膜形成装 置 1 5 0を使ったゲート酸化膜形成のシーケンスの一例を図 3 1に示す。 この場 合のシーケンスは図 1 5とほぼ同様であるが、 ウェハのロードおょぴアンロード に若干の時間的相違がある。 また他にも説明があるように、 この場合は一般にホ ットウオール方式となるため、 パージガスへの実質的に酸化しない程度の少量の 酸素ガスの添加が比較的重要である。
その後、 前記実施の形態 1と同様の方法で半導体基板 1の主面上に M O S F E Tを形成する。 (酸化プロセス等に関する共通事項）
以下では本願に開示された各半導体プロセスに共通して適用可能な処理装置お よび処理プ口セスの詳細を説明する。
前記のごとく図 9は、ゲート酸化膜の形成に使用する枚葉式酸化膜形成装置（マ ルチチャンバ方式）の概略図である。 図示のように、 この酸化膜形成装置 1 0 0 は、 グート酸化膜の形成に先だって半導体ウェハ 1 Aの表面の酸化膜 (一般に表 面膜）をウエット洗浄方式 （ドライ方式でもよい） で除去する洗浄装置 1 0 1の 後段に接続されている。 このような洗浄一酸化一貫処理システムを採用すること により、 洗浄装置 1 0 1内で洗浄処理に付された半導体ウェハ 1 Aを大気（不所 望な酸化性雰囲気等その他の表面状態を劣化させる雰囲気一般）に接触させるこ となく、 かつ短時間で酸化膜形成装置 1 0 0へ搬送できるので、 酸化膜を除去し てからゲート酸化膜を形成するまでの間に半導体ウェハ 1 Aの表面に自然酸化膜 が形成されるのを極力抑制することができる。
乾燥処理の終わった半導体ウェハ 1 Aは、 バッファ 1 0 6を通って直ちに酸化 膜形成装置 1 0 0へと搬送される。
この酸化膜形成装置 1 0 0は、 例えば酸化膜形成室 1 0 7、 酸窒化膜形成室 1 0 8、 クーリングステージ 1 0 9、 ローダ/アンローダ 1 1 0等を備えたマルチ チャンバ方式で構成されており、 装置中央の搬送系 1 1 2は、 半導体ウェハ 1 A を上記各処理室に （から） 搬入 （搬出） するためのロボットハンド 1 1 3を備え ている。 搬送系 1 1 2の内部は、 大気の混入によって半導体ウェハ 1 Aの表面に 自然酸化膜が形成されるのを極力抑制するために、窒素等の不活性ガス雰囲気 (真 空にすることも可能であるが、 不活性ガス等で陽圧にすると、 外部および各処理 室からの不所望なガスの混入を防ぐ効果がある）に保たれる。 また、 搬送系 1 1 2の内部は、半導体ウェハ 1 Aの表面に水分が付着するのを極力抑制するために、 ppb レベルの超低水分雰囲気（一般によく整備された真空系の脱ガスに含まれる 水分は数 ppm 以下である）に保たれる。 酸化膜形成装置 1 0 0に搬入された半導 体ウェハ 1 Aは、 ロボットハンド 1 1 3を介してまず酸化膜形成室 1 0 7に 1枚 あるいは 2枚単位 (一般に枚葉と言うときは一枚または 2枚単位を言う力 1枚単 位または 2枚単位を特定するときはそれぞれ単枚葉、 2枚葉と言う）で搬送される。 前記のごとく図 1 1 ( a ) は、 酸化膜形成室 1 0 7 (図 9の枚葉装置）の具体的 な構成の一例を示す概略平面図、 図 1 1 ( b ) は、 図 1 1 ( a ) の B— B ' 線に 沿った断面図（酸化装置 1 ；ホットウォ一ル型枚葉酸化炉）である。
この酸化膜形成室 1 0 7は、 多重壁石英管で構成されたチャンバ 1 2 0を備え ており、 その上部および下部には半導体ウェハ 1 Aを加熱するヒータ 1 2 1 a、 1 2 1 b (ホットウォール形式の場合）が設置されている。 チャンバ 1 2 0の内部 には、 このヒータ 1 2 1 a、 1 2 1 bから供給される熱を半導体ウェハ 1 Aの全 面に均等に分散させる円盤状の均熱リング 1 2 2が収容され、 その上部に半導体 ウェハ 1 Aを水平に保持（垂直な重力に関してウェハ表面をほぼ水平に配置する ことによって混合ガスの濃度分布の影響を排除できる効果がある。 このことは、 3 0 0 0ウェハ等の大口径化において特に重要である。 ）するサセプタ 1 2 3が 載置されている。 均熱リング 1 2 2は、 石英あるいは S i C (シリコンカーバイ ド） 等の耐熱材料で構成され、 チャンバ 1 2 0の壁面から延びる支持アーム 1 2 4によって支持されている。 均熱リング 1 2 2の近傍には、 サセプタ 1 2 3に保 持された半導体ウェハ 1 Aの温度を測定する熱電対 1 2 5が設置されている。 半 導体ウェハ 1 Aの加熱は、 ヒータ 1 2 1 a、 1 2 1 bによる加熱方式の他、 例え ば図 1 2 (酸化装置 2 ； ランプ加熱型枚葉酸化炉）に示すようなランプ 1 3 0によ る加熱方式を採用してもよレ、。 この場合は、 ウェハが所定の位置におかれてから ランプ加熱を開始することができ、ランプを切るとウェハ表面の温度は急速に低 下するため、 ホットウォールの場合等に揷入および引き出し時に形成される初期 酸化膜等をほとんど無視できる程度に低減することができる。 なお、ランプで水 分を添加する場合は水分導入部だけでなく、 酸化炉自体も摂氏 1 4 0度程度に予 備加熱して結露を防止することが有効である。
チャンバ 1 2 0の壁面の一部には、 チャンバ 1 2 0内に水、 酸素およびパージ ガスを導入するためのガス導入管 1 2 6の一端が接続されている。 このガス導入 管 1 2 6の他端は、 する触媒方式の水分生成装置に接続されている。 ガス導入管 1 2 6の近傍には、 多数の貫通孔 1 2 7を備えた隔壁 1 2 8が設けられており、 チャンバ 1 2 0内に導入されたガスは、 この隔壁 1 2 8の貫通孔 1 2 7を通過し てチャンバ 1 2 0内に均等に行き渡る。 チャンバ 1 2 0の壁面の他の一部には、 チャンバ 1 2 0内に導入された上記ガスを排出するための排気管 1 2 9の一端が 接続されている。
前述のごとく図 1 3および図 1 4は、 上記チャンバ 1 2 0に接続された触媒方 式の水分生成装置を示す概略図である。 この水分生成装置 1 4 0は、 耐熱耐食性 合金 （例えば商品名 「ハステロイ（Hastelloy)」 として知られる N i合金等） で 構成された反応器 1 4 1を備えており、 その内部には P t (プラチナ）、 N i (二 ッケル） あるいは P d (パラジウム） 等の触媒金属からなるコイル 1 4 2とこの コイル 1 4 2を加熱するヒータ 1 4 3とが収容されている。
上記反応器 1 4 1には、 水素および酸素からなるプロセスガスと、 窒素あるい は A r (アルゴン）等の不活性ガスからなるパージガスとがガス貯留槽 1 44 a、 1 44 b、 1 44 cから配管 1 4 5を通じて導入される。配管 1 4 5の途中には、 ガスの量を調節するマスフローコントローラ 1 4 6 a、 1 4 6 b、 1 4 6 cと、 ガスの流路を開閉する開閉バルブ 1 4 7 a、 1 4 7 b , 1 4 7 cとが設置され、 反応器 1 4 1内に導入されるガスの量および成分比がこれらによって精密に制御 される。
反応器 1 4 1内に導入されたプロセスガス （水素および酸素） は、 3 5 0から 4 5 0°C程度（たとえば常圧下においては十分な酸素の存在下で 4%以上の水素 濃度で水素の爆発的燃焼が起きるので、 量産装置の安全を考慮すると、 水素が残 留しないように反応器には酸素リツチな酸素水素混合ガスを導入するのが望まし いと考えられる）に加熱されたコイル 1 4 2に接触して励起され、 水素分子から は水素ラジカルが生成し （H2→ 2 H+)、 酸素分子からは酸素ラジカルが生成す る （02→20つ。 これら 2種のラジカルは化学的に極めて活性であるために、 速やかに反応して水を生成する （2 H + +〇—→H20)。 この水は、 接続部 1 4 8 内で酸素と混合されて低濃度に希釈され、 前記ガス導入管 1 2 6を通って酸化膜 形成室 1 0 7のチャンバ 1 2 0に導入される。 この場合、 酸素の代わりにァルゴ ンで希釈することも可能である。 すなわち酸化炉に供給される雰囲気としては水 分 1 %、 アルゴン 9 9 %である。
上記のような触媒方式の水分生成装置 1 4 0は、 水の生成に関与する水素と酸 素の量を高精度に制御できるので、 酸素と共に酸化膜形成室 1 0 7のチャンバ 1 2 0に導入される水の濃度を ppt以下の超低濃度から数 1 0 %程度の高濃度まで 広範囲に、 かつ高精度に制御することができる。 また、 反応器 1 4 1にプロセス ガスを導入すると瞬時に水が生成されるため、 所望する水分濃度がリアルタイム で得られる。 従って、 反応器 1 4 1内に水素と酸素を同時に導入（一般の場合に は安全のため酸素を若干早めに導入する）することができ、 燃焼方式を採用する 従来の水分生成システムのように、 水素の導入に先立って酸素を導入する必要は ない。 なお、 反応器 1 4 1内の触媒金属は、 水素や酸素をラジカル化できるもの であれば前述した金属以外の材料を使用してもよい。 また、 触媒金属はコイル状 に加工して使用する他、 例えば中空の管あるいは細かい繊維フィルタ等に加工し てその内部にプロセスガスを通してもよい。
図 1 4において、 水分発生炉 1 4 0、 水素センサ、 フィルタ、 希釈部、 パージ ガスまたは希釈ガス供給部および酸化炉接続部等は、 結露防止のために摂氏 1 4 0度程度になるように温調または加熱されている。 ここで水素センサは、 合成さ れずに残った水素を検出するためのものである。 また、 フィルタは万が一酸化炉 側で水素の燃焼等が発生した場合に、 それが合成炉側まで伝達されないように一 種のオリフィスとして働くように挿入されたガスフィルタである。 パージガス、 希釈ガス、 水分ともに結露しない程度の温度（一般に摂氏 1 0 0度以上 2 0 0度 以下程度）に予熱して酸化炉に供給されるが、 （希釈ガスもあらかじめ予熱された 後合成された水分と混合される）図 1 2のようなランプ加熱炉においては炉体自 体または被処理ウェハ自体の予熱も考慮する必要がある。 この場合パージガスに よって酸化炉内のウェハを予熱することも可能である。 ランプ加熱炉の場合特に ゥェハ導入部の結露防止のための予熱機構にも注意を払う必要がある。 レ、ずれの 場合にも摂氏 1 4 0度程度に加熱または温調しておけば比較的有効である。 酸化 プロセスは所定の雰囲気ガスを一定の流量で酸化処理部に供給し、 消費された成 分を常に新しい雰囲気ガスで補いながら定常状態で行われるのが一般的である。 上記酸化膜形成装置 1 0 0 (図 9 )を使ったグート酸化膜形成のシーケンスの一 例を図 1 5を参照しながらさらに説明する。
まず、 酸化膜形成室 1 0 7 (図 9 )のチャンバ 1 2 0 (図 1 1 )を開放し、 その内 部にパージガス （窒素） を導入しながら （図 1 5に示すように、 パージガスには ウェハのサーマルエッチ等の表面あれ防止のため若干の酸素等を添加してもよ レ、） 半導体ウェハ 1 Aをサセプタ 1 2 3の上にロードする。 半導体ウェハ 1 Aを チャンバ 1 2 0に搬入してからサセプタ 1 2 3の上にロードするまでの時間は 5 5秒である。 その後、 チャンバ 1 2 0を閉鎖し、 引き続きパージガスを 3 0秒間 導入してチャンバ 1 2 0内のガス交換を十分に行う。 サセプタ 1 2 3は、 半導体 ウェハ 1 Aが速やかに加熱されるよう、 あらかじめヒータ 1 2 1 a、 1 2 l bで 加熱しておく。 半導体ウェハ 1 Aの加熱温度は、 8 0 0から 9 0 0 °Cの範囲内、 例えば 8 5 0 °Cとする。 ウェハ温度が 8 0 0 °C以下ではゲート酸化膜の品質が低 下する。 他方、 9 0 0 °C以上ではウェハの表面荒れが発生し易くなる。
反応器 1 4 1に酸素と水素を導入する際には、 水素を酸素より先に導入しない ようにする。 水素を酸素より先に導入すると、 未反応の水素が高温のチャンバ 1 2 0に流入するため危険である。 他方、 酸素を水素より先に導入すると、 この酸 素がチャンバ 1 2 0に流入し、 待機中の半導体ウェハ 1 Aの表面に低品質の酸化 膜 （初期酸化膜） を形成する。 従って、 水素は酸素と同時に導入する力 あるい は作業の安全性を考慮して酸素よりも僅かに遅いタイミング （0から 5秒以内） で導入する。 このようにすると、 半導体ウェハ 1 Aの表面に不所望に形成される 初期酸化膜の膜厚を最小限に抑制することができる。
膜厚 5匪 以下（同様にそれ以上の厚さのゲ-トその他の酸化膜に対しても一定程 度有効であることは言うまでもなレ、）の極薄ゲート酸化膜は、 枚葉式あるいはバ ツチ式の酸化膜形成装置 (酸化炉 1から 3 )に図 3 3 (酸化装置 4 ；酸素水素燃焼 法式または水素燃焼法式酸化炉）に示すような燃焼方式の水分生成装置 1 6 0を 取り付けて形成することもできる。
この場合は、 水分生成装置 1 6 0で比較的高濃度の水を含む酸化種を発生させ た後、 この酸化種に酸素を加えることによって低水分濃度の酸化種を得る。 その 際は、 あらかじめバルブ （Vvent) を開、 バルブ （ Vprocess)を閉に設定してお き、 水分濃度が所望する濃度に低下するまでは酸化種を酸化膜形成装置へ送らな いようにする。 そして、 水分濃度が十分に低下してからバルブ （Vvent) を閉、 バルブ （Vprocess)を開に切り替えて酸化種を酸化膜形成装置へ送る。
上記の方式は、 酸化膜形成装置の直前にバルブ等の発塵源があることや、 バル ブを設けることによってデッドスペースが生じる等、 前述した触媒方式に比べて 不利な点もあるが、 酸化種の低水分濃度化および初期酸化膜の抑制を実現するこ とができる。
(半導体プロセス C )
本発明の酸化膜形成方法は、 図 3 4に示すような、 フローティングゲート 4 4 とコントロールゲート 4 2を有するフラッシュメモリのトンネル酸化膜 4 3 (熱 酸化プロセス C 1 ) や第 2ゲート酸化膜 4 4 (熱酸化プロセス C 2 ) を 5誦 以 下の薄い膜厚で形成する場合にも適用することができる。
(半導体プロセス D )
また、 本発明の酸化膜形成方法は、 例えばメモリ L S I とロジック L S Iを同 一半導体チップ上に混載した L S Iのように、 膜厚が異なる 2種以上のゲート酸 化膜を同一半導体チップ上に形成する場合にも適用することができる。この場合、 膜厚が 5 nm 以下の薄いゲート酸化膜 （熱酸化プロセス D 1 ) と 5 nm 以上の比較 的厚いゲート酸化膜 （熱酸化プロセス D 2 ) を共に本発明の方法によって形成す ることができることは勿論であるが、 膜厚が薄いゲート酸化膜は本発明方法で形 成し、 厚いゲート酸化膜は従来方法で形成してもよい。
(本願の各種の酸化法の適用性）
以上に示した本願に示した触媒水分生成熱酸化法、 低水分酸化法（一部水素燃 焼法式によるものを含む）および従来の水素燃焼法式による高水分酸化の適用性 について以下にまとめる。
すなわち、 触媒水分生成熱酸化法、 低水分酸化法を適用してもっとも効果の出 るプロセスとしては酸化プロセス A 3， B 3 , C 1 , C 2 , 0 1等（第1類）が挙 げられる。
従来の水素燃焼法式による高水分酸化の適用も可能であるが、 触媒水分生成熱 酸化法、 低水分酸化法を適用して効果の出るプロセスとしては、 酸化プロセス A 1， A 2， B l， B 2 , D 2等（第 2類）が挙げられる。
特に、 水素燃焼法式に酸化炉と触媒方式による酸化炉が混在するラインにおい ては酸化膜に性質、 厚さ等によって両方法を混用することも実用的価値がある。
(本願の各種の酸化装置の適用性） 以上に示した本願に示した各種酸化装置の適用性について以下にまとめる。 本 願に示した酸化装置 1から 4は、 基本的にどれでも上記第 1類および第 2類の酸 化工程に適用可能である。 しかし、 マルチチャンバ等によって精密な雰囲気のコ ントロールをする必要があるときは、酸化装置 1または 2によることが望ましレ、。 また、 各酸化処理装置の酸化時の稼動圧力については、 一般に常圧 （6 0 0 Torr から 9 0 0 Torr) で行われるが、 減圧で行うことも可能である。 この場合、 酸化 速度を低く設定しやすい他、 水素の爆発の可能性を低減できる等の付加的な効果 もある。 また、 高圧酸化を行うことも可能である。 この場合は、 高い酸化速度を 比較的低い温度で実現できるメリットがある。
(開示に関する留意点）
以上、 本発明者によってなされた発明をその実施の形態に基づき具体的に説明 したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることは言うまでもない。 産業上の利用の可能性
本願において開示される発明のうち、 代表的なものによって得られる効果を簡 単に説明すれば以下のとおりである。
本発明によれば、 膜厚が 5 nm 以下でしかも高品質の極薄ゲート酸化膜を均一 な膜厚で再現性良く形成することができるので、 ゲート長が 0 . 2 5 μ πιあるい はそれ以下の微細な M O S F E Tを有する半導体集積回路装置の信頼性、 製造歩 留まりを向上させることができる。

Claims

請 求 の 範 囲
1. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 摂氏 5 00度以下で触媒を用いて酸素と水素から水分を合成する工程、 (b) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0. 5%か ら 5%の範囲であって、 水素が支配的でない酸化性雰囲気中で、 かつウェハ上の シリコン表面が摂氏 80 0度以上に加熱された条件下で上記シリコン表面に電界 効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成 する工程。
2. 上記 1項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として含む 半導体集積回路装置の製造方法。
3. 上記 1項または 2項において、 上記水分の合成は、 酸素と水素の混合ガスに 上記触媒を作用させて行う半導体集積回路装置の製造方法。
4. 上記 1から 3項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハの周辺 に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
5. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 摂氏 5 00度以下で触媒を用いて酸素と水素から水分を合成する工程、
(b) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0. 5%か ら 5%の範囲であって、 酸素ガスを含む酸化性雰囲気中で、 かつウェハ上のシリ コン表面が摂氏 8 00度以上に加熱された条件下で上記シリコン表面に電界効果 トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する 工程。
6. 上記 5項において、 上記熱酸化は、 ホットウォール炉を用いて行われる半導 体集積回路装置の製造方法。
7. 上記 5項において、 上記熱酸化は、 ランプ加熱炉を用いて行われる半導体集 積回路装置の製造方法。
8. 上記 5から 7項のいずれか一つにおいて、上記合成させた水分を含むガスは、 水分以外のガスで希釈された後に上記酸化性雰囲気として供給される半導体集積 回路装置の製造方法。
9. 上記 5から 8項のいずれか一つにおいて、 上記半導体集積回路装置の製造方 法は、 さらに以下の工程よりなる ；
( c ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく窒素酸化物を含む雰囲気中で表面処理を施す工程。
1 0. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 摂氏 5 00度以下で触媒を用いて水分を生成する工程、
( b )雰囲気全体の気圧に占める合成された上記水分の分圧比が 0. 5 %カゝら 5 % の範囲であって、 酸素ガスを含む酸化性雰囲気中で、 かつウェハ上のシリコン表 面が摂氏 8 0 0度以上に加熱された条件下で上記シリコン表面に電界効果トラン ジスタのゲ一ト絶縁膜となるべきシリコン酸化膜を熱酸化により形成する工程。
1 1. 上記 1 0項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
1 2. 上記 1 0または 1 1項において、 上記熱酸化は、 上記ウェハの周辺に上記 酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
1 3. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 摂氏 5 00度以下で触媒を用いて酸素と水素から水分を合成する工程、
(b) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0. 5%か ら 5%の範囲であって、 酸素ガスを含む酸化性雰囲気を、 シリコン表面が摂氏 8 00度以上に加熱されたウェハ周辺に供給しながら、 上記シリコン表面に電界効 果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成す る工程。
1 4. 上記 1 3項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
1 5. 上記 1 3項または 1 4項において、 上記水分の合成は、 酸素と水素の混合 ガスに上記触媒を作用させて行う半導体集積回路装置の製造方法。
1 6. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 水分合成部において摂氏 5 00度以下で触媒を用いて酸素と水素から水分 を合成する工程、
(b) 雰囲気全体の気圧に占める合成された上記水分の分圧の割合が 0. 5%か ら 5%の範囲であって、 酸素ガスを含む酸化性雰囲気を、 シリコン表面が摂氏 8 00度以上に加熱されたウェハ周辺に水分合成部と酸化処理部の間に設けられた 狭隘部を通して供給しながら、 酸化処理部において上記シリコン表面に電界効果 トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する 工程。
1 7. 上記 1 6項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
1 8. 上記 1 6項または 1 7項において、 上記水分の合成は、 酸素と水素の混合 ガスに上記触媒を作用させて行う半導体集積回路装置の製造方法。
1 9. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 触媒を用いて酸素と水素から水分を合成する工程、
( b ) 合成された上記水分を含む第 1のガスを水分以外の第 2のガスで希釈する 工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
20. 上記 1 9項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
2 1. 上記 1 9項または 2 0項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。
2 2. 上記 1 9から 2 1項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハ の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
2 3. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 酸素と水素の混合ガスに水分合成触媒を作用させて水分を含む第 1のガス を生成する工程、
(b) 上記第 1のガスを水分以外の第 2のガスで希釈する工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
24. 上記 2 3項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
2 5. 上記 2 3項または 24項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。
26. 上記 2 3から 2 5項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハ の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
2 7. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 触媒を作用させて水分を含む第 1のガスを生成する工程、
(b) 上記第 1のガスを水分以外の第 2のガスで希釈する工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
28. 上記 2 7項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
29. 上記 2 7項または 2 8項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。
30. 上記 2 7から 29項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハ の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
3 1. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 酸素と水素の混合ガスに水分合成触媒を作用させて水分を含む第 1のガス を生成する工程、
(b) 上記第 1のガスを酸素を主成分とする第 2のガスで希釈する工程、
(c) 希釈された上記第 1のガスを処理領域に導入する工程、
(d) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を 熱酸化により形成する工程。
32. 上記 3 1項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
33. 上記 3 1項または 32項において、 上記熱酸化は、 摂氏 800度以上で行 われる半導体集積回路装置の製造方法。
34. 上記 3 1から 33項のいずれか一つにおいて、 上記熱酸化は、 上記ウェハ の周辺に上記酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
35. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 表面を洗浄または表面膜を除去するために、 ウェハ上のシリコン表面に表 面処理を施す工程、
(b) 上記工程の後、 上記ウェハを実質的に酸化性雰囲気に晒すことなく酸化処 理部に移送する工程、
(c) 触媒を用いて酸素と水素から水分を合成する工程、
(d) 合成された上記水分を含む雰囲気中で上記シリコン表面にシリコン酸化膜 を熱酸化により形成する工程。
36. 上記 35項において、 上記シリコン酸化膜は、 MOS トランジスタのゲー ト電極となるべきものである半導体集積回路装置の製造方法。
37. 上記 36項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
(e) 上記酸化膜が形成された上記ウェハを、 外気または他の酸化性雰囲気に晒 すことなく窒素酸化物を含む雰囲気中で表面処理を施す工程。
38. 上記 37項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記表面処理がなされた上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
39. 上記 36項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジシヨンにより形成するェ 程。
40. 上記 35から 39項のいずれか一つにおいて、 上記酸化工程は、 ランプ加 熱によつて行われる半導体集積回路装置の製造方法。
41. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 表面を洗浄または表面膜を除去するために、 ウェハ上のシリコン表面に表 面処理を施す工程、
(b) 上記工程の後、 上記ウェハを実質的に酸化性雰囲気に晒すことなく酸化処 理部に移送する工程、
(c) 触媒を用いて水分を生成する工程、
(d) 合成された上記水分を含む雰囲気中で上記シリコン表面にシリコン酸化膜 を熱酸化により形成する工程。
42. 上記 41項において、 上記シリコン酸化膜は、 MOS トランジスタのゲー ト電極となるべきものである半導体集積回路装置の製造方法。
43. 上記 42項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
(e) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 窒素酸化物を含む雰囲気中で表面処理を施す工程。
44. 上記 43項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記表面処理がなされた上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
45. 上記 42項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジシヨンにより形成するェ 程。
46. 上記 4 1から 45項のいずれか一つにおいて、 上記酸化工程は、 ランプ加 熱によつて行われる半導体集積回路装置の製造方法。
4 7. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 触媒を用いて酸素と水素から水分を合成する工程、
(b) 合成された上記水分を含む雰囲気中でウェハ上のシリコン表面に電界効果 トランジスタのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する 工程、
(c) 上記工程の後、 外気に触れさせることなく上記シリコン酸化膜が形成され た上記ウェハに対して、 窒素酸化物を含むガス雰囲気中で表面処理を施す工程。
48. 上記 4 7項において、 上記シリコン酸化膜は、 M〇S トランジスタのゲー ト電極となるべきものである半導体集積回路装置の製造方法。
49. 上記 48項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
(e) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく窒素酸化物を含む雰囲気中で表面処理を施す工程。
50. 上記 4 9項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記表面処理がなされた上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 ゲート電極となるべき電極材料を気相デポジションにより形成するェ 程。
5 1. 上記 48項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
( f ) 上記酸化膜が形成された上記ウェハを外気または他の酸化性雰囲気に晒す ことなく、 グート電極となるべき電極材料を気相デポジションにより形成するェ 程。
5 2. 上記 4 7から 5 1項のいずれか一つにおいて、 上記酸化工程は、 ランプ加 熱によつて行われる半導体集積回路装置の製造方法。
5 3. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) ウェハ上のシリコン表面に素子分離溝を形成する工程、
( b ) 上記素子分離溝内に外部からの絶縁膜を形成する工程、
( c ) 上記シリコン表面を平坦化して、 上記シリコン表面の熱酸化膜を形成すベ き部分を露出する工程、
(d) 触媒により水分を合成し、 それを含む雰囲気中で上記露出された部分に電 界効果トランジスタのゲート絶縁膜となるべき熱酸化膜を形成する工程。
54. 上記 53項において、 上記平坦化は、 化学機械的方法により行われる半導 体集積回路装置の製造方法。
55. 上記 53または 54項において、 上記平坦化は、 化学機械研磨により行わ れる半導体集積回路装置の製造方法。
56. 上記 53から 55項のいずれか一つにおいて、 上記外部からの絶縁膜は、 CVD (Chemical Vapor Deposition)により形成される半導体集積回路装置の製 造方法。
57. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) ウェハ上のシリコン表面に素子分離溝を形成する工程、
(b) 上記素子分離溝内にデポジションにより絶縁膜を形成する工程、
(c) 触媒により水分を合成し、 それを含む雰囲気中で上記素子分離溝により囲 まれたシリコン表面に、 電界効果トランジスタのゲート絶縁膜となるべき熱酸化 膜を形成する工程。
58. 上記 57項において、 上記半導体集積回路装置の製造方法は、 さらに以下 の工程よりなる ；
(d) 上記工程 （b) の後、 上記シリコン表面を平坦化して、 上記シリコン表面 の熱酸化膜を形成すべき部分を露出する工程。
59. 上記 57または 58項において、 上記平坦化は、 化学機械的方法により行 われる半導体集積回路装置の製造方法。
60. 上記 57から 59項のいずれか一つにおいて、 上記平坦化は、 化学機械研 磨により行われる半導体集積回路装置の製造方法。
6 1. 上記 57から 60項のいずれか一つにおいて、 上記外部からの絶縁膜は、 CVD (Chemical Vapor Deposition)により形成される半導体集積回路装置の製 造方法。
62. 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0. 5 %から 5 %の範囲の酸化 性雰囲気中で、 ウェハ上のシリコン表面をランプにより加熱することにより、 上 記シリコン表面に電界効果トランジスタのゲ一ト絶縁膜となるべきシリコン酸化 膜を熱酸化により形成する工程。
6 3 . 上記 6 2項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
6 4 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 酸素と水素の混合ガスに触媒を作用させて水分を含む第 1のガスを生成す る工程、
( b ) 上記第 1のガスを水分以外の第 2のガスで希釈する工程、
( c ) 希釈された上記第 1のガスを処理領域に導入する工程、
( d ) 上記処理領域において、 導入された上記第 1ガス雰囲気中でウェハ上のシ リコン表面に電界効果トランジスタのゲート絶縁膜となるべきシリコン酸化膜を ランプ加熱による熱酸化により形成する工程。
6 5 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 水分が結露しない程度に予熱され、 実質的に非酸化性雰囲気に保たれた酸 化処理部に非処理ゥェハを導入する工程、
( b ) 上記酸化処理部において、 雰囲気全体の気圧に占める水分の分圧の割合が 0 . 1 %以上の範囲の酸化性雰囲気下で、 導入された上記ウェハ上のシリコン表 面をランプにより加熱することにより、 上記シリコン表面に電界効果トランジス タのゲート絶縁膜となるべきシリコン酸化膜を熱酸化により形成する工程。
6 6 . 上記 6 5項において、 上記非酸化性雰囲気は、 窒素ガスを主として少量の 酸素ガスを添加したものである半導体集積回路装置の製造方法。
6 7 . 上記 6 5または 6 6項において、 上記予熱温度は、 摂氏 1 0 0度以上 5 0 0度以下である半導体集積回路装置の製造方法。
6 8 . 上記 6 5から 6 7項のいずれか一つにおいて、 上記酸化処理時の上記ゥェ ハの表面温度は、 摂氏 7 0 0度以上である半導体集積回路装置の製造方法。
6 9 . 上記 6 5から 6 8項のいずれか一^ Dにおいて、 上記非酸化性雰囲気は、 水 分が結露しない程度に予熱された後に上記酸化処理部に導入される半導体集積回 路装置の製造方法。
7 0 . 上記 6 5から 6 9項のいずれか一つにおいて、 上記ウェハは、 水分が結露 しない程度に予熱された後に上記酸化処理部に導入される半導体集積回路装置の 製造方法。
7 1 . 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0 . 5 %から 5 %の範囲であつ て、 酸素ガスを含む酸化性雰囲気中で、 かつウェハ上のシリコン表面が摂氏 8 0 0度以上に加熱された条件下で、 上記シリコン表面に電界効果トランジスタのゲ 一ト絶縁膜となるべき 5 n m以下の厚みを有するシリコン酸化膜を熱酸化により 形成する工程。
7 2 . 上記 7 1項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
7 3 . 上記 7 1または 7 2項において、 上記熱酸化は、 上記ウェハの周辺に上記 酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
7 4 . 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0 . 5 %から 5 %の範囲であつ て、 酸素ガスを含む酸化性雰囲気中で、 ウェハ上のシリコン表面にフラッシュメ モリのトンネル絶縁膜となるべきシリコン酸化膜を熱酸化により形成する工程。
7 5 . 上記 7 4項において、 上記酸化性雰囲気は、 酸素ガスを主要な成分として 含む半導体集積回路装置の製造方法。
7 6 . 上記 7 4または 7 5項において、 上記熱酸化は、 上記ウェハの周辺に上記 酸化性雰囲気を供給しながら行う半導体集積回路装置の製造方法。
7 7 . 以下の工程よりなる半導体集積回路装置の製造方法；
( a ) 触媒により水分を生成させる工程、
( b ) 触媒により生成した水分を含む雰囲気ガスを第 1の酸化処理部に供給しな がら、 前記第 1の酸化処理部においてウェハ上の第 1のシリコン表面領域に第 1 の熱酸化膜を形成する工程、
( c ) 上記工程 （a ) の前または上記工程 （b ) の後に、 酸素と水素を燃焼させ ることによつて水分を生成させる工程、
( d ) 燃焼により生成した水分を含む雰囲気ガスを第 1または第 2の酸化処理部 に供給しながら、 前記第 2の酸化処理部において上記ウェハ上の第 2のシリコン 表面領域に第 2の熱酸化膜を形成する工程。
7 8. 以下の工程よりなる半導体集積回路装置の製造方法；
雰囲気全体の気圧に占める水分の分圧の割合が 0. 5 %から 5 %の範囲の酸化 性雰囲気下で、 ウェハの主表面が実質的に水平になるように保持した状態で、 前 記ウェハ上の上記主表面上のシリコン表面に M〇S トランジスタのゲート絶縁膜 となるべきシリコン酸化膜を熱酸化により形成する工程。
7 9. 以下の工程よりなる半導体集積回路装置の製造方法；
(a) 爆発が起こらない温度条件下で、 水に対応する化学量論的比率より酸素リ ツチな酸素と水素の非化学量論的な混合ガスから触媒を用レ、て水分を合成するェ 程、
(b) 合成された上記水分を含む酸化性雰囲気中で、 ウェハ上のシリコン表面に シリコン酸化膜を熱酸化により形成する工程。
8 0. 以下の工程よりなる半導体集積回路装置の製造方法；
(a ) 実質的に酸化が進行しない程度の少量の酸素を含む非酸化性の雰囲気に保 たれた摂氏 7 0 0度以上の高温の酸化処理部に、 被処理ウェハを導入する工程、
(b) 摂氏 5 0 0度以下で触媒を用いて酸素と水素から水分を合成する工程、
(c) 上記酸化処理部において、 雰囲気全体の気圧に占める合成された上記水分 の分圧の割合が 0. 5 %から 5 %の酸化性雰囲気中で、 かつウェハ上のシリコン 表面が摂氏 7 0 0度以上に加熱された条件下で、 上記シリコン表面に電界効果ト 一ト絶縁膜となるべきシリコン酸化膜を熱酸化により形成するェ
PCT/JP1998/000892 1997-03-05 1998-03-04 Method for manufacturing semiconductor integrated circuit device Ceased WO1998039802A1 (en)

Priority Applications (20)

Application Number Priority Date Filing Date Title
TW091102373A TWI233164B (en) 1997-03-05 1998-02-27 Method of making semiconductor integrated circuit device
TW093110289A TWI250583B (en) 1997-03-05 1998-02-27 Manufacturing method for semiconductor integrated circuit device
TW091102375A TWI227531B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW091102374A TWI227530B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW096101926A TW200746302A (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW094103535A TWI278932B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW090114046A TW577128B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
TW095107658A TWI278933B (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW087102898A TW462093B (en) 1997-03-05 1998-02-27 Method for manufacturing semiconductor integrated circuit device having a thin insulative film
TW089119829A TW471068B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device with insulation film
TW090114047A TW577129B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
US09/380,646 US6239041B1 (en) 1997-03-05 1998-03-04 Method for fabricating semiconductor integrated circuit device
EP98905758A EP0973191A4 (en) 1997-03-05 1998-03-04 METHOD FOR PRODUCING A SEMICONDUCTOR INTEGRATED CIRCUIT
KR1019997008059A KR100551650B1 (ko) 1997-03-05 1998-03-04 반도체 집적 회로 장치의 제조 방법
US10/774,406 US6962880B2 (en) 1997-03-05 2004-02-10 Method for fabricating semiconductor integrated circuit device
US10/774,589 US6962881B2 (en) 1997-03-05 2004-02-10 Method for fabricating semiconductor integrated circuit device
US10/774,588 US7008880B2 (en) 1997-03-05 2004-02-10 Method for fabricating semiconductor integrated circuit device
US11/132,306 US7053007B2 (en) 1997-03-05 2005-05-19 Method for fabricating semiconductor integrated circuit device
US11/132,289 US7250376B2 (en) 1997-03-05 2005-05-19 Method for fabricating semiconductor integrated circuit device
US11/808,805 US7799690B2 (en) 1997-03-05 2007-06-13 Method for fabricating semiconductor integrated circuit device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9/50781 1997-03-05
JP5078197 1997-03-05

Related Child Applications (4)

Application Number Title Priority Date Filing Date
US09380646 A-371-Of-International 1998-03-04
US09/380,646 A-371-Of-International US6239041B1 (en) 1997-03-05 1998-03-04 Method for fabricating semiconductor integrated circuit device
US09/494,036 Continuation US6518201B1 (en) 1997-03-05 2000-01-31 Method for fabricating semiconductor integrated circuit device
US09/494,036 Division US6518201B1 (en) 1997-03-05 2000-01-31 Method for fabricating semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
WO1998039802A1 true WO1998039802A1 (en) 1998-09-11

Family

ID=12868380

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1998/000892 Ceased WO1998039802A1 (en) 1997-03-05 1998-03-04 Method for manufacturing semiconductor integrated circuit device

Country Status (6)

Country Link
US (14) US6239041B1 (ja)
EP (1) EP0973191A4 (ja)
KR (5) KR100544257B1 (ja)
CN (8) CN1290163C (ja)
TW (11) TW462093B (ja)
WO (1) WO1998039802A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049187B2 (en) 2001-03-12 2006-05-23 Renesas Technology Corp. Manufacturing method of polymetal gate electrode
US7053459B2 (en) 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
JP2007129251A (ja) * 2006-12-25 2007-05-24 Hitachi Ltd 半導体集積回路装置の製造方法
US7700156B2 (en) 2003-07-04 2010-04-20 Tokyo Electron Limited Method and apparatus for forming silicon oxide film

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW462093B (en) * 1997-03-05 2001-11-01 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device having a thin insulative film
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
US7923383B2 (en) * 1998-05-21 2011-04-12 Tokyo Electron Limited Method and apparatus for treating a semi-conductor substrate
JP2001305368A (ja) * 2000-04-21 2001-10-31 Shin Etsu Chem Co Ltd 光導波路基板の製造方法
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
US6554002B2 (en) * 2001-02-21 2003-04-29 United Microelectronics Corp. Method for removing etching residues
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
JP2003017595A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US7517751B2 (en) * 2001-12-18 2009-04-14 Tokyo Electron Limited Substrate treating method
US6764907B2 (en) * 2002-02-19 2004-07-20 Bart J. Van Zeghbroeck Method of fabricating self-aligned silicon carbide semiconductor devices
US7151048B1 (en) 2002-03-14 2006-12-19 Cypress Semiconductor Corporation Poly/silicide stack and method of forming the same
US6846516B2 (en) 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6858547B2 (en) 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US6887736B2 (en) * 2002-06-24 2005-05-03 Cermet, Inc. Method of forming a p-type group II-VI semiconductor crystal layer on a substrate
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US7189652B1 (en) * 2002-12-06 2007-03-13 Cypress Semiconductor Corporation Selective oxidation of gate stack
US20040198069A1 (en) 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US6844082B2 (en) * 2003-04-28 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gas distribution plate with anodized alumnium coating
US7371637B2 (en) * 2003-09-26 2008-05-13 Cypress Semiconductor Corporation Oxide-nitride stack gate dielectric
US20050106895A1 (en) * 2003-11-17 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Supercritical water application for oxide formation
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US20050284572A1 (en) * 2004-06-29 2005-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Heating system for load-lock chamber
US20070111372A1 (en) * 2004-07-20 2007-05-17 Cermet, Inc. Methods of forming a p-type group ii-vi semiconductor crystal layer on a substrate
US7303092B2 (en) * 2004-12-28 2007-12-04 Kimberly-Clark Worldwide, Inc. Wet wipe package
US20060266793A1 (en) * 2005-05-24 2006-11-30 Caterpillar Inc. Purging system having workpiece movement device
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US7723154B1 (en) 2005-10-19 2010-05-25 North Carolina State University Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
DE112006003368T5 (de) * 2005-12-16 2008-10-16 21st Century Structures, LLC, Naperville Anorganischer Verbundstoff-Bauplatte
DE112006003391T5 (de) * 2005-12-16 2008-10-16 21st Century Structures, LLC, Naperville Anorganisches Verbundmaterial und Herstellungsverfahren
EP1801843B1 (de) * 2005-12-22 2013-07-03 Applied Materials GmbH & Co. KG Anlage und Verfahren zur Behandlung von Substraten
DE102005061563A1 (de) * 2005-12-22 2007-07-19 Applied Materials Gmbh & Co. Kg Anlage zur Behandlung von Substraten und Verfahren
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
US7951728B2 (en) * 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
JP2010087475A (ja) * 2008-09-03 2010-04-15 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び製造装置
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
JP5400795B2 (ja) * 2008-11-21 2014-01-29 国立大学法人長岡技術科学大学 基板処理方法及び基板処理装置
WO2010058812A1 (ja) * 2008-11-21 2010-05-27 国立大学法人長岡技術科学大学 基板処理装置
DE102009003393A1 (de) * 2009-01-27 2010-07-29 Schott Solar Ag Verfahren zur Temperaturbehandlung von Halbleiterbauelementen
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
JP5329294B2 (ja) * 2009-04-30 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5520552B2 (ja) * 2009-09-11 2014-06-11 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US20120193726A1 (en) * 2009-10-06 2012-08-02 Tomohiro Yamashita Semiconductor device and method of manufacturing the same
TWI497854B (zh) * 2009-10-08 2015-08-21 Truelight Corp 氧化侷限式面射型雷射製作方法
WO2011070892A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011070900A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8274081B2 (en) 2010-03-22 2012-09-25 Micron Technology, Inc. Semiconductor constructions
US7829376B1 (en) 2010-04-07 2010-11-09 Lumenz, Inc. Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US8927363B2 (en) * 2013-05-17 2015-01-06 International Business Machines Corporation Integrating channel SiGe into pFET structures
EA032058B1 (ru) * 2014-12-17 2019-04-30 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Способ термического окисления кремниевых пластин
JP6947914B2 (ja) * 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN108031836B (zh) * 2018-01-22 2019-12-03 北京大学 一种金属-金属氧化物纳米复合材料的制备方法
KR102160552B1 (ko) * 2018-02-28 2020-09-28 최영준 절연막 형성 방법 및 절연막 제조장치
CN108447770B (zh) * 2018-03-08 2020-07-28 清华大学 二氧化硅薄膜的制备方法
JP7278111B2 (ja) 2019-03-08 2023-05-19 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP6879482B1 (ja) * 2020-01-09 2021-06-02 株式会社オリジン 酸化物除去済部材の製造方法及び酸化物除去装置
CN111785612B (zh) * 2020-08-21 2022-05-17 中电晶华(天津)半导体材料有限公司 一种vdmos功率器件用二氧化硅层的制备方法
US11972942B2 (en) * 2021-09-23 2024-04-30 Texas Instruments Incorporated Gate oxide fabrication and system
WO2023140541A1 (ko) * 2022-01-24 2023-07-27 주식회사 에이치피에스피 반도체 공정의 절연막 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152282A (ja) * 1991-11-29 1993-06-18 Tadahiro Omi 酸化膜形成装置
JPH06115903A (ja) * 1992-10-05 1994-04-26 Tadahiro Omi 水分発生方法
JPH06163517A (ja) * 1992-11-17 1994-06-10 Tadahiro Omi 低温酸化膜形成装置および低温酸化膜形成方法
JPH06333918A (ja) * 1993-05-25 1994-12-02 Tadahiro Omi 絶縁酸化膜の形成方法及び半導体装置
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH0786264A (ja) * 1993-06-30 1995-03-31 Tokyo Electron Ltd 成膜方法
JPH07115069A (ja) * 1993-10-19 1995-05-02 Sony Corp 加熱処理装置および熱処理方法
JPH08111449A (ja) * 1994-08-19 1996-04-30 Tokyo Electron Ltd 処理装置

Family Cites Families (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US19419A (en) * 1858-02-23 Cttlinaby ladle
US6853A (en) * 1849-11-06 Improvement in seed-planters
US42344A (en) * 1864-04-19 Oeein h
US10975A (en) * 1854-05-30 Improvement in sewing-machines
US4315A (en) * 1845-12-16 Cylindrical type-setting
US9813A (en) * 1853-06-28 Refrigerator for cooling liquids
US24870A (en) * 1859-07-26 Improvement in sewing-machines
US3857927A (en) 1972-05-26 1974-12-31 Rockwell International Corp System and method including a catalyst bed for combining hydrogen and oxygen gases
US4139658A (en) * 1976-06-23 1979-02-13 Rca Corp. Process for manufacturing a radiation hardened oxide
US4119706A (en) 1976-10-12 1978-10-10 Engelhard Minerals & Chemicals Corporation Method of catalytically recombining radiolytic hydrogen and radiolytic oxygen
US4199706A (en) * 1977-09-02 1980-04-22 Zenith Radio Corporation Spring-loaded resistor terminal
US4139858A (en) 1977-12-12 1979-02-13 Rca Corporation Solar cell with a gallium nitride electrode
JPS553820A (en) 1978-06-22 1980-01-11 Agency Of Ind Science & Technol Oxide catalyst for catalytic combustion of hydrogen
JPS5541805A (en) 1978-09-18 1980-03-24 Tanaka Kikinzoku Kogyo Kk Platinum group oxidation catalyst and preparation thereof
JPS56126650A (en) * 1980-03-07 1981-10-03 Fuji Heavy Ind Ltd Air-fuel ratio controlling apparatus
JPS6234166Y2 (ja) * 1980-07-28 1987-09-01
JPS5749895A (en) 1980-09-10 1982-03-24 Hitachi Ltd Catalyst structure of recombiner
CA1141522A (en) 1980-11-03 1983-02-22 Karl T. Chuang Method of combining gaseous hydrogen and oxygen
JPS5819599A (ja) 1981-07-28 1983-02-04 株式会社東芝 放射性気体廃棄物処理系の再結合器用加熱装置
US4376796A (en) * 1981-10-27 1983-03-15 Thermco Products Corporation Processing silicon wafers employing processing gas atmospheres of similar molecular weight
JPS59132136A (ja) 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPS60107840A (ja) 1983-11-16 1985-06-13 Hitachi Ltd 半導体素子の製造法
JPS60247933A (ja) 1984-05-23 1985-12-07 Oki Electric Ind Co Ltd 半導体製造装置
JPS6124967A (ja) * 1984-07-13 1986-02-03 大同酸素株式会社 高純度窒素ガス製造装置
US4579723A (en) * 1985-03-28 1986-04-01 The Boc Group, Inc. Methods for purifying inert gas streams
JPS62198128A (ja) 1986-02-26 1987-09-01 Toshiba Corp シリコン酸化膜形成方法及び装置
JPS6385630A (ja) 1986-09-30 1988-04-16 Fuji Photo Film Co Ltd ハロゲン化銀カラ−写真感光材料
CH674003A5 (ja) * 1987-03-11 1990-04-30 Bbc Brown Boveri & Cie
JPH01319940A (ja) 1988-06-22 1989-12-26 Kimmon Mfg Co Ltd 外部燃焼酸化装置
WO1990013911A1 (fr) * 1989-05-07 1990-11-15 Tadahiro Ohmi Procede de formation d'une pellicule d'oxyde
US5296392A (en) * 1990-03-06 1994-03-22 Digital Equipment Corporation Method of forming trench isolated regions with sidewall doping
US6110531A (en) * 1991-02-25 2000-08-29 Symetrix Corporation Method and apparatus for preparing integrated circuit thin films by chemical vapor deposition
JPH0519746A (ja) 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 画像位置決定装置
US6146135A (en) * 1991-08-19 2000-11-14 Tadahiro Ohmi Oxide film forming method
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH05114740A (ja) 1991-10-23 1993-05-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH05144804A (ja) 1991-11-22 1993-06-11 Tadahiro Omi 半導体装置の製造方法
EP0614216A4 (en) 1991-11-22 1994-11-30 Tadahiro Ohmi DEVICE FOR PRODUCING AN OXIDE LAYER, DEVICE FOR THERMAL TREATMENT, SEMICONDUCTOR ARRANGEMENT AND PRODUCTION METHOD THEREFOR.
JP3535876B2 (ja) 1991-11-22 2004-06-07 財団法人国際科学振興財団 半導体装置及びその製造方法
JPH05141871A (ja) 1991-11-22 1993-06-08 Tadahiro Omi 熱処理装置
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer
JPH06163423A (ja) * 1992-11-18 1994-06-10 Fujitsu Ltd 半導体製造装置
JPH0710935A (ja) 1993-06-25 1995-01-13 Kanegafuchi Chem Ind Co Ltd グラフト共重合体及び該グラフト共重合体を含有してなるポリオレフィン系樹脂組成物
JPH0811976B2 (ja) 1993-06-30 1996-02-07 光精工株式会社 円錐摩擦車式変速比連続可変変速機
JPH0786271A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
US5777300A (en) * 1993-11-19 1998-07-07 Tokyo Electron Kabushiki Kaisha Processing furnace for oxidizing objects
JPH07155069A (ja) 1993-12-09 1995-06-20 Kubota Corp 杭打ち装置
JP3256059B2 (ja) 1993-12-27 2002-02-12 株式会社日立製作所 半導体装置の製造方法
JPH07273101A (ja) 1994-03-31 1995-10-20 Tokyo Electron Ltd 枚葉式熱処理装置
JPH07283210A (ja) 1994-04-01 1995-10-27 Sony Corp 絶縁膜形成装置及び絶縁膜形成方法
JPH07297181A (ja) 1994-04-20 1995-11-10 Sony Corp 熱酸化処理方法及び熱酸化処理装置
JPH07297201A (ja) 1994-04-20 1995-11-10 Sony Corp 半導体基板の熱処理方法及び熱処理装置
JPH07321102A (ja) 1994-05-26 1995-12-08 Sony Corp 半導体装置の製造方法
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
JPH0851205A (ja) 1994-08-08 1996-02-20 Ricoh Co Ltd 半導体装置の製造方法
JP3805825B2 (ja) * 1995-09-19 2006-08-09 株式会社東芝 絶縁膜の形成方法
US5786263A (en) 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
JPH0990092A (ja) 1995-09-20 1997-04-04 Hitachi Ltd 原子炉格納容器
JP2636817B2 (ja) 1995-10-27 1997-07-30 株式会社日立製作所 枚葉式薄膜形成法および薄膜形成装置
JP3423131B2 (ja) 1995-11-20 2003-07-07 東京エレクトロン株式会社 熱処理装置及び処理装置
US5629536A (en) * 1995-11-21 1997-05-13 Motorola, Inc. High voltage current limiter and method for making
JPH09153489A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09172011A (ja) 1995-12-19 1997-06-30 Hitachi Ltd 酸化膜形成方法
JP3110465B2 (ja) 1996-01-29 2000-11-20 株式会社 フジキン 水分発生用反応炉と水分発生用反応炉の温度制御方法及び白金コーティング触媒層の形成方法
US5686345A (en) * 1996-01-30 1997-11-11 International Business Machines Corporation Trench mask for forming deep trenches in a semiconductor substrate, and method of using same
JPH11186255A (ja) 1996-11-29 1999-07-09 Sony Corp シリコン酸化膜の形成方法
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
TW462093B (en) 1997-03-05 2001-11-01 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device having a thin insulative film
JP3644790B2 (ja) 1997-04-28 2005-05-11 忠弘 大見 水分発生用反応炉
JP3393031B2 (ja) 1997-03-26 2003-04-07 忠弘 大見 水分発生用反応炉
JPH10284484A (ja) 1997-04-04 1998-10-23 Sony Corp シリコン酸化膜の形成方法
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP3808975B2 (ja) * 1997-06-17 2006-08-16 忠弘 大見 半導体製造用水分の発生方法
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
US6037273A (en) 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
JP3757566B2 (ja) 1997-08-21 2006-03-22 ソニー株式会社 シリコン酸化膜の形成方法及び酸化膜成膜装置
JPH1174264A (ja) 1997-08-29 1999-03-16 Sony Corp シリコン酸化膜の形成方法
US5935650A (en) * 1997-10-17 1999-08-10 Lerch; Wilfried Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system
JPH11135492A (ja) 1997-11-04 1999-05-21 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
US6118167A (en) * 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench
JPH11162970A (ja) 1997-11-25 1999-06-18 Sony Corp 酸化膜の形成方法
JP3588994B2 (ja) 1997-11-27 2004-11-17 ソニー株式会社 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP3644810B2 (ja) 1997-12-10 2005-05-11 株式会社フジキン 少流量の水分供給方法
JPH11186248A (ja) 1997-12-22 1999-07-09 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
JP3563950B2 (ja) 1998-01-06 2004-09-08 株式会社ルネサステクノロジ 水素含有排ガス処理装置
JPH11204517A (ja) 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
JPH11233508A (ja) 1998-02-13 1999-08-27 Sony Corp 絶縁膜の形成方法
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6277765B1 (en) * 1999-08-17 2001-08-21 Intel Corporation Low-K Dielectric layer and method of making same
SE516755C2 (sv) * 1999-12-16 2002-02-26 Inmotion Technologies Ab Drivenhet för elektriska motorer innefattande ett kretskort med kraftdistributionsstavar.
US6579889B2 (en) 2000-06-22 2003-06-17 Merck & Co., Inc. Substituted isonipecotyl derivatives as inhibitors of cell adhesion

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152282A (ja) * 1991-11-29 1993-06-18 Tadahiro Omi 酸化膜形成装置
JPH06115903A (ja) * 1992-10-05 1994-04-26 Tadahiro Omi 水分発生方法
JPH06163517A (ja) * 1992-11-17 1994-06-10 Tadahiro Omi 低温酸化膜形成装置および低温酸化膜形成方法
JPH06333918A (ja) * 1993-05-25 1994-12-02 Tadahiro Omi 絶縁酸化膜の形成方法及び半導体装置
JPH0786264A (ja) * 1993-06-30 1995-03-31 Tokyo Electron Ltd 成膜方法
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH07115069A (ja) * 1993-10-19 1995-05-02 Sony Corp 加熱処理装置および熱処理方法
JPH08111449A (ja) * 1994-08-19 1996-04-30 Tokyo Electron Ltd 処理装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
NAKAMURA K., ET AL.: "HYDROGEN-RADICAL-BALANCED STEAM OXIDATION TECHNOLOGY FOR ULTRA-THIN OXIDE WITH HIGH RELIABILITY.", PROCEEDINGS OF THE SYMPOSIUM ON SEMICONDUCTORS AND INTEGRATEDCIRCUITS TECHNOLOGY, XX, XX, 1 January 1900 (1900-01-01), XX, pages 128 - 133., XP002918588 *
See also references of EP0973191A4 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049187B2 (en) 2001-03-12 2006-05-23 Renesas Technology Corp. Manufacturing method of polymetal gate electrode
US7053459B2 (en) 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
US7144766B2 (en) 2001-03-12 2006-12-05 Renesas Technology Corp. Method of manufacturing semiconductor integrated circuit device having polymetal gate electrode
US7300833B2 (en) 2001-03-12 2007-11-27 Renesas Technology Corp. Process for producing semiconductor integrated circuit device
US7375013B2 (en) 2001-03-12 2008-05-20 Renesas Technology Corp. Semiconductor integrated circuit device and process for manufacturing the same
US7632744B2 (en) 2001-03-12 2009-12-15 Renesas Technology Corp. Semiconductor integrated circuit device and process for manufacturing the same
US7700156B2 (en) 2003-07-04 2010-04-20 Tokyo Electron Limited Method and apparatus for forming silicon oxide film
JP2007129251A (ja) * 2006-12-25 2007-05-24 Hitachi Ltd 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
TW471068B (en) 2002-01-01
CN1290163C (zh) 2006-12-13
KR100544257B1 (ko) 2006-01-23
CN1521815A (zh) 2004-08-18
US20010010975A1 (en) 2001-08-02
CN1521812A (zh) 2004-08-18
US6239041B1 (en) 2001-05-29
US20030219995A1 (en) 2003-11-27
US6528431B2 (en) 2003-03-04
CN1521810A (zh) 2004-08-18
KR20050103252A (ko) 2005-10-27
CN1249850A (zh) 2000-04-05
US7250376B2 (en) 2007-07-31
US6855642B2 (en) 2005-02-15
US20040157467A1 (en) 2004-08-12
TWI250583B (en) 2006-03-01
CN1508861A (zh) 2004-06-30
US6569780B2 (en) 2003-05-27
CN1115720C (zh) 2003-07-23
TW577128B (en) 2004-02-21
TW200525644A (en) 2005-08-01
US6962880B2 (en) 2005-11-08
US20050227501A1 (en) 2005-10-13
KR100544259B1 (ko) 2006-01-23
TWI278933B (en) 2007-04-11
US6962881B2 (en) 2005-11-08
US6417114B2 (en) 2002-07-09
US20020009898A1 (en) 2002-01-24
CN1508854A (zh) 2004-06-30
TW577129B (en) 2004-02-21
TWI227531B (en) 2005-02-01
TW200415729A (en) 2004-08-16
US20080045027A1 (en) 2008-02-21
US6518201B1 (en) 2003-02-11
TWI233164B (en) 2005-05-21
KR20000075974A (ko) 2000-12-26
KR100544260B1 (ko) 2006-01-23
US20020004315A1 (en) 2002-01-10
KR20050103255A (ko) 2005-10-27
CN100533705C (zh) 2009-08-26
EP0973191A4 (en) 2005-07-06
US7053007B2 (en) 2006-05-30
KR100551650B1 (ko) 2006-02-13
TW462093B (en) 2001-11-01
KR100544258B1 (ko) 2006-01-23
TW200746302A (en) 2007-12-16
EP0973191A1 (en) 2000-01-19
US20040157468A1 (en) 2004-08-12
TWI347638B (ja) 2011-08-21
US6518202B2 (en) 2003-02-11
US6596650B2 (en) 2003-07-22
US7008880B2 (en) 2006-03-07
KR20050103254A (ko) 2005-10-27
US20010009813A1 (en) 2001-07-26
KR20050103253A (ko) 2005-10-27
CN1495859A (zh) 2004-05-12
US7799690B2 (en) 2010-09-21
TWI227530B (en) 2005-02-01
TWI278932B (en) 2007-04-11
TW200625454A (en) 2006-07-16
US20050208731A1 (en) 2005-09-22
US20040161945A1 (en) 2004-08-19
US20010006853A1 (en) 2001-07-05
CN1327489C (zh) 2007-07-18
CN100364056C (zh) 2008-01-23
CN1317744C (zh) 2007-05-23
CN1521825A (zh) 2004-08-18

Similar Documents

Publication Publication Date Title
WO1998039802A1 (en) Method for manufacturing semiconductor integrated circuit device
JP4550039B2 (ja) 半導体集積回路装置の製造方法
JP4085068B2 (ja) 半導体集積回路装置の製造方法
JP2007129240A (ja) 半導体集積回路装置の製造方法
JP2004221606A (ja) 半導体集積回路装置の製造方法
JP2007096335A (ja) 半導体集積回路装置の製造方法
JPWO1998039802A1 (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 98803082.9

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1019997008059

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 09380646

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1998905758

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1998905758

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019997008059

Country of ref document: KR

WWG Wipo information: grant in national office

Ref document number: 1019997008059

Country of ref document: KR