WO2003085964A1 - Solid-state image pickup device - Google Patents

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WO2003085964A1
WO2003085964A1 PCT/JP2003/004338 JP0304338W WO03085964A1 WO 2003085964 A1 WO2003085964 A1 WO 2003085964A1 JP 0304338 W JP0304338 W JP 0304338W WO 03085964 A1 WO03085964 A1 WO 03085964A1
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power supply
supply voltage
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pixel
solid
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PCT/JP2003/004338
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Nobuo Nakamura
Tomoyuki Umeda
Keiji Mabuchi
Hiroaki Fujita
Takashi Abe
Eiichi Funatsu
Hiroki Sato
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Sony Corp
Original Assignee
Sony Corp
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power

Definitions

  • the present invention relates to an amplifying (CMOS sensor type) solid-state imaging device having a pixel unit composed of a plurality of unit pixels and a peripheral circuit unit for controlling the pixel unit, and particularly to an improvement in its power supply circuit. It is about. Background technology
  • FIG. 1 is a schematic plan view showing a configuration example of a conventional solid-state imaging device.
  • This solid-state imaging device includes a pixel section 2 in which a large number of unit pixels are arranged in a two-dimensional array on a semiconductor chip 1, a timing generator section 3 for generating various timing signals, and a pixel column (column) for each unit pixel.
  • a column that performs CDS (correlated double sampling) for each column An output column section 4 such as a CDS column and a column that performs A / D conversion, and a horizontal drive section 5 that selects and drives this output column section 4 in the horizontal direction
  • a vertical drive unit 6 for selecting and driving each pixel row, a signal processing unit (DSP) 7 for performing signal processing on pixel signals read from the pixel unit 2, and the like.
  • DSP signal processing unit
  • This solid-state imaging device is driven by having two power supply systems, a first power supply system (hereinafter referred to as a digital power supply for convenience) and a second power supply system (hereinafter referred to as an analog power supply for convenience).
  • the semiconductor chip 1 has a power supply terminal 8 to which a digital power supply voltage DVDD as a first power supply system is supplied, a power supply terminal 9 to which a digital ground voltage DV SS is supplied, and an analog port as a second power supply system.
  • Power supply voltage AVDD It has a power supply terminal 10 to which power is supplied and a power supply terminal 11 to which analog ground voltage AVSS is supplied.
  • the digital power supply voltage (DVDD) and the analog power supply voltage (AVDD) have the same voltage value (for example, 1.8 V, 2.5 V, 3.3 V, etc.). Therefore, even if a plurality of electrode pads PAD are arranged on the semiconductor chip 1, one kind of power supply voltage is supplied from the outside of the chip 1, and the semiconductor chip 1 operates with a single power supply voltage.
  • FIG. 2 is a cross-sectional view showing a laminated structure of the pixel unit 2 of the conventional example shown in FIG.
  • a P-well 13 is formed on a silicon substrate 12, and an element isolation region (in this example, L OCOS element isolation, but in the case of STI, etc.) is formed on this F-module 13. 14), a power supply region (AVDD) 15, a reset transistor reset gate (Reset) 16, a charge detection unit 17 called a floating diffusion (FD) unit, A transfer transistor (transfer gate TG) 18 for transferring the signal charge of the photodiode 3 to the FD section 17 and a P + type light receiving layer 19 and an N type photoelectric conversion layer 20 forming the photodiode 23 are formed.
  • AVDD power supply region
  • Reset reset transistor reset gate
  • a transfer transistor (transfer gate TG) 18 for transferring the signal charge of the photodiode 3 to the FD section 17 and a P + type light receiving layer 19 and an N type photoelectric conversion layer 20 forming the photodiode 23 are formed.
  • a solid-state imaging device requires a circuit section driven by a second power supply system (hereinafter, referred to as an analog circuit section) and a circuit diagram driven by the first power supply system (hereinafter, a digital circuit section).
  • an analog circuit section driven by a second power supply system
  • a digital circuit section driven by the first power supply system
  • This is an analog / digital mixed device. Therefore, the above-described digital circuit section operates even when the power supply voltage decreases. However, it is difficult to reduce the voltage of the analog circuit.
  • FIGS. 3 to 7 are explanatory diagrams showing potential potentials corresponding to the cross-sectional views shown in FIG. 2, in which the vertical axis represents the potential potential PTN (V), and the horizontal axis represents the formation position of each element on the substrate surface in FIG. It corresponds to.
  • V potential potential
  • PTN potential potential
  • the drain terminal 15 of the reset transistor 16 is at the power supply voltage A VDD 1 while the signal charge 24 is stored in the photodiode (PD) 23.
  • AV D D 1 2.5 V (indicated by 26 in the figure).
  • the gate voltage (DTG) of the transfer gate 18 is 0 V.
  • the potential (0) R) of the reset transistor 16 at the time of " ⁇ FF" is, for example, about 1 V (indicated by 27 in the figure).
  • This reset transistor 16 is a deep depletion type transistor.
  • FIG. 5 shows a potential when the reset transistor 16 is set to the “OFF” state, and the FD potential is the same as the potential of AVDD1 as it is.
  • FIG. 6 shows the potential at the time of reading.
  • the remaining signal charges form an afterimage, which degrades image characteristics.
  • the cause of the afterimage is that since the voltage applied to the transfer gate 18 is relatively small, a potential barrier 31 is generated below the gate of the transfer gate 18 and the signal of the photodiode 23 is generated. This is because charges cannot be completely read.
  • the smaller the voltage for driving the pixel unit the greater the possibility of the occurrence of the afterimage, and the lower the image quality.
  • FIG. 7 shows the potential after the transfer gate 18 is turned “OFF”. As shown, the gate voltage (cD TG) of the transfer gate 18 becomes 0 V (indicated by 32 in the figure), and the signal charge (Q sig 2) 29 remains in the photodiode 23. It has been done.
  • a first object of the present invention is to provide a solid-state imaging device capable of enlarging an operation margin of a pixel portion and completely transferring a signal charge by using a plurality of power supply voltages.
  • a second object of the present invention is to provide a solid-state imaging device capable of realizing a reduction in the number of masks and a reduction in the number of process steps in a manufacturing process.
  • a first aspect of the present invention provides a pixel unit including a plurality of unit pixels, and a peripheral circuit unit that controls the pixel unit, wherein the peripheral circuit includes a first power supply.
  • a pixel that operates by receiving a first power supply voltage of a system, and the pixel unit operates by receiving a supply of a second power supply voltage having a value different from the first power supply voltage of a second power supply system
  • An imaging apparatus comprising: a first power supply input unit that externally receives a first power supply voltage of the first power supply system and supplies the first power supply voltage to the peripheral circuit unit; and a second power supply unit that externally receives the second power supply system.
  • a second power supply input means for receiving the power supply voltage and supplying the power supply voltage to the pixel portion.
  • a second aspect of the present invention includes a pixel unit including a plurality of unit pixels, and a peripheral circuit unit that controls the pixel unit, and the peripheral circuit receives supply of a first power supply voltage.
  • a solid-state imaging device in which the pixel unit operates by receiving a second power supply voltage having a value different from the first power supply voltage, wherein a single-level power supply voltage is externally input.
  • Input means and level shift means for converting the level of the power supply voltage input by the power supply input means to the first power supply voltage and / or the second power supply voltage, and the level shift means being generated by the level shift means.
  • the first power supply voltage is selectively supplied to the peripheral circuit section, and the generated second power supply voltage is selectively supplied to the pixel section.
  • a plurality of different power supply voltages are externally input, and the plurality of power supply voltages are selectively supplied to the pixel portion and the peripheral circuit portion. This makes it possible to set the optimum power consumption for each part, and particularly to effectively set the second power supply voltage required for the pixel part.
  • the operation margin of each part is expanded, the power consumption of the circuit part including the pixel part can be reduced, and the signal charges can be completely transferred in the pixel part.
  • the threshold value Vth of the transistor which is usually separated by the ion implantation mask, the number of masks at the time of the ion implantation operation can be greatly reduced, and the process steps can be shortened.
  • a plurality of different power supply voltages are generated from a power supply voltage from outside using a level shift unit, and the plurality of different power supply voltages are selectively supplied to the pixel unit and the peripheral circuit unit. Therefore, by using a plurality of power supply voltages, it is possible to set the optimum power consumption for each part, and it is possible to effectively set the second power supply voltage particularly required for the pixel portion.
  • the operation margin of each part is expanded, the power consumption of the circuit part including the pixel part can be reduced, and the signal charges can be completely transferred in the pixel part.
  • FIG. 1 is a schematic plan view showing a configuration example of a conventional amplification type solid-state imaging device.
  • FIG. 2 is a cross-sectional view of a stacked structure of a pixel unit in the conventional example shown in FIG.
  • FIG. 3 is an explanatory diagram showing transition of the potential potential of the conventional example shown in FIG.
  • FIG. 4 is an explanatory diagram showing transition of the potential potential of the conventional example shown in FIG.
  • FIG. 5 is an explanatory diagram showing transition of the potential potential of the conventional example shown in FIG.
  • FIG. 6 is an explanatory diagram showing transition of the potential potential of the conventional example shown in FIG.
  • FIG. 7 is an explanatory diagram showing transition of the potential potential of the conventional example shown in FIG.
  • FIG. 8 is a schematic plan view showing a configuration example of the amplification type solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 9 is a schematic diagram illustrating a configuration example of an amplification type solid-state imaging device according to a second embodiment of the present invention. It is a top view.
  • FIG. 10 is a schematic plan view showing a configuration example of the amplification type solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 11 is a block diagram illustrating a configuration example of a unit pixel and a vertical driving unit according to the fourth embodiment of the present invention.
  • FIGS. 12A to 12C are timing charts showing operation timings of the embodiment shown in FIG.
  • FIG. 13 is a cross-sectional view showing a layered structure of the pixel unit of the embodiment shown in FIG.
  • FIG. 14 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 15 is an explanatory diagram showing a potential potential transition of the embodiment shown in FIG.
  • FIG. 16 is an explanatory diagram showing a potential potential transition of the embodiment shown in FIG. 1,
  • FIG. 17 is an explanatory diagram showing a potential potential transition of the embodiment shown in FIG. 1,
  • FIG. 18 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 19 is a block diagram illustrating a configuration example of a unit pixel and a vertical driving unit according to the fifth embodiment of the present invention.
  • FIGS. 20A to 20C are timing charts showing operation timings of the embodiment shown in FIG.
  • FIG. 21 is a block diagram illustrating a configuration example of a unit pixel and a vertical driving unit according to the sixth embodiment of the present invention.
  • FIGS. 22A to 22E are timing charts showing operation timings of the embodiment shown in FIG.
  • FIG. 23 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 24 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 25 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 26 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 27 is an explanatory diagram showing the transition of the potential potential in the embodiment shown in FIG.
  • FIG. 28 is an explanatory diagram showing transition of potential potential in the embodiment shown in FIG.
  • FIG. 29 is a block diagram illustrating a configuration example of a unit pixel according to the seventh embodiment of the present invention.
  • FIG. 30A to 30F are timing charts showing the operation timing of the embodiment shown in FIG.
  • FIG. 31 is a block diagram illustrating a configuration example of a unit pixel according to the eighth embodiment of the present invention.
  • FIGS. 32A to E are timing charts showing operation timings of the embodiment shown in FIG.
  • FIG. 33 is a block diagram illustrating a configuration example of a unit pixel according to the ninth embodiment of the present invention.
  • FIG. 34 is a schematic cross-sectional view showing one example of a layered structure of the level shift circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the solid-state imaging device according to the embodiment of the present invention supplies a multi-level power supply voltage from outside the semiconductor chip or provides a booster in the semiconductor chip to apply a high voltage to the pixel portion.
  • FIG. 8 is a schematic plan view showing a configuration example of the amplification type solid-state imaging device according to the first embodiment of the present invention. Note that components having the same functions as those of the circuit shown in FIG. 1 are denoted by the same reference numerals for convenience.
  • This solid-state imaging device is an example of a configuration in which an imaging signal is output as an analog signal, and a pixel unit 2 in which many unit pixels are arranged in a two-dimensional array on a semiconductor chip 1 and various timing signals are generated Timing generator section 3, a line memory section (column area) 4A for storing analog pixel signals of each pixel row from the pixel section 2, and a horizontal memory section for selectively selecting and driving the line memory section 4A.
  • a driving unit 5, a vertical driving unit 6 for selecting and driving each pixel row, an output amplifier unit 51 for performing predetermined signal processing on a pixel signal read from the pixel unit 2 and outputting the processed signal are formed. Have been.
  • Such a semiconductor chip 1 is provided with a first digital power supply voltage (DVDD 1) from the power supply terminal 45 and a first digital ground voltage from the power supply terminal 46 as a digital power supply system as a first power supply system.
  • DVDD 1 first digital power supply voltage
  • DVSS 2 power supply terminal 47 to second digital power supply voltage
  • DVSS 2 second digital ground voltage
  • DVSS 3 third digital power supply
  • the third digital ground voltage (DVSS 3) is supplied from DVDD 3) 49 and the power supply terminal 50.
  • the semiconductor chip 1 includes a power supply terminal 40 to a first analog power supply voltage (AVDD 1) and a power supply terminal 41 to a first analog ground voltage (AVSS 1 ), The power supply terminal 42 to the second analog power supply.
  • the second analog ground voltage (AVSS2) is supplied from the power supply voltage (AVDD2) and the power supply terminal 43.
  • the semiconductor chip 1 is provided with a substrate contact (VSUB) 44.
  • the pixel unit 2, the line memory unit 4A, and the output amplifier unit 51 are a second power supply system, that is, an analog circuit unit driven by an analog power supply, and the TG unit 3, the vertical drive unit 6.
  • the horizontal drive unit 5 is a first power supply system, that is, a digital circuit unit driven by a digital power supply.
  • the power supply voltage used decreases.
  • the voltage is 3.3 V for the 0.35 / m process, 2.5 V for the 0.25 process, 1.8 V for the 0.18 m process, and so on.
  • a plurality of power supplies having different power supply voltage values are supplied from outside the semiconductor chip 1.
  • DVDD 1 -DVDD 2 in FIG.
  • D VD D 2 2.5 V.
  • analog power supply voltage values AVDD1 and AVDD2 can be used with different voltages.
  • the power supply of the pixel unit 2 By setting the power supply of the pixel unit 2 to AVDD1, the power supply of the line memory unit 4A, and the output amplifier unit 51 to AVDD2, it is possible to set the optimal power consumption for each part of the circuit. come.
  • FIG. 9 is a schematic plan view showing a configuration example of the amplification type solid-state imaging device according to the second embodiment of the present invention.
  • the components having the same functions as those of the circuit shown in FIG. For convenience, the same reference numerals are used for the description.
  • This solid-state imaging device is a configuration example in which an imaging signal is converted into a digital signal, and further subjected to digital signal processing and output.
  • the pixel unit 2 includes a semiconductor chip 1 in which a large number of unit pixels are arranged in a two-dimensional array.
  • a timing generator 3 for generating various timing signals, an output column (column area) 4 such as a column CDS or a column AD, and a horizontal drive for selecting and driving the output column 4 in a horizontal direction.
  • Unit 5 a vertical drive unit 6 for selecting and driving each pixel row, a signal processing unit (DSP) 7 for performing signal processing on pixel signals read from the pixel unit 2, and a second external unit.
  • Booster circuit 52 that boosts the analog power supply voltage as the power supply voltage of the analog power supply and the digital power supply voltage as the first power supply voltage;
  • a raw circuit 53 is formed.
  • the semiconductor chip 1 is supplied with a digital power supply voltage (DVDD) from a power supply terminal 8 and a digital ground voltage (DV SS) from a power supply terminal 9 as a digital power supply system as a first power supply system.
  • DVDD digital power supply voltage
  • DV SS digital ground voltage
  • AVDD analog power supply voltage
  • AVSS analog ground voltage
  • the semiconductor chip 1 is provided with a substrate contact (VSUB) 44.
  • the negative power supply is generated by the negative power supply generating circuit 53, so that another power supply voltage value is generated inside the semiconductor chip 1. As described above, even if the power supply voltage supplied from outside the semiconductor chip 1 is single, by generating a plurality of power supply voltages inside the chip, the operation margin of the pixel section 2 in particular can be greatly expanded.
  • the threshold of the transistor which is usually separated by an ion implantation mask, Since it is not necessary to change the value Vth, it is possible to greatly reduce the number of masks during the ion implantation operation.
  • FIG. 10 is a schematic plan view showing a configuration example of the amplification type solid-state imaging device according to the third embodiment of the present invention. Note that components having the same functions as those of the circuit shown in FIG. 1 are denoted by the same reference numerals for the sake of convenience.
  • This solid-state imaging device is a configuration example in which the configuration example of the first embodiment shown in FIG. 8 is converted into a digital output and further converted to a configuration for performing digital signal processing.
  • a pixel section 2 in which pixels are arranged, a timing generator section 3 for generating various timing signals, an output column section (column area) 4 such as a column CDS or a column AD, and an output column section 4 are selected in a horizontal direction.
  • Driving unit 5 vertical driving unit 6 that selects and drives each pixel row, signal processing unit (DSP) 7 that performs signal processing on pixel signals read from pixel unit 2, etc. Is formed.
  • such a semiconductor chip 1 is provided with a first digital power supply voltage (DVDD 1), a power supply terminal 46 2nd digital ground voltage (DVSS2) from power supply terminal 48, second digital ground voltage (DVSS2) from power supply terminal 47, power supply terminal 49
  • the third digital ground voltage (DV SS 3) is supplied from the digital power supply (DVD D 3) 49 and the power supply terminal 50.
  • the semiconductor chip 1 includes a power supply terminal 40 to a first analog power supply voltage (AVDD 1) and a power supply terminal 41 to a first analog ground voltage (AV SS) as an analog power supply system as a second power supply system. 1), a second analog power supply voltage (AVD D 2) from the power supply terminal 42, and a second analog ground voltage (AV SS 2) from the power supply terminal 43.
  • AVDD analog power supply voltage
  • AV SS first analog ground voltage
  • the semiconductor chip 1 is provided with a substrate contact (VS UB) 44. You.
  • the operation margin of the circuit can be expanded, and the power consumption of each circuit block can be optimized. It becomes possible.
  • FIG. 11 is a block diagram illustrating a configuration example of a unit pixel and a vertical driving unit according to the fourth embodiment of the present invention.
  • the pixel unit 2 is provided with a large number of unit pixels 55 in a two-dimensional array.
  • Each of the unit pixels 55 in this example includes a photodiode 23 and a transfer transistor (transfer gate TG). 18, charge detection section (FD section) 17, amplification transistor 56, analog power supply pin (AVDD 1) 40, selection (address) transistor 57, vertical signal line 59, etc.
  • the vertical drive unit 6 for driving the pixel unit 2 includes a vertical register unit 6 4 for sequentially selecting pixel rows in the vertical direction, and a level shifter circuit 6 for shifting the level of a selection signal by the vertical register unit 64 by a power supply voltage. It consists of 1, 62, 63, etc.
  • Each level shifter circuit 61, 62, 63 controls the gate voltage of the selection transistor 57, the reset transistor 16 and the transfer gate 18 and the control pulse R (for reset), (for transfer gate) ) And ⁇ ⁇ (for selection) are applied to each transistor of unit pixel 55.
  • the power supply voltage DVDD2 higher than the DVDD1 is supplied by the level shifter circuits 61 and 63. are doing.
  • the configuration of the vertical drive unit 6 is complicated, but the voltage difference between the power supply voltage and the GND voltage is large, so that the operation margin of the pixel can be increased.
  • the threshold value V t of the transistor normally separated by the ion implantation mask Since it is not necessary to change h, the number of masks at the time of ion implantation work can be significantly reduced.
  • FIGS. 12A to 12C are timing charts showing the operation timing of each control pulse shown in FIG.
  • FIG. 13 is a cross-sectional view showing a laminated structure of the pixel unit 2 of the embodiment shown in FIG.
  • a P-well 13 is formed on a silicon substrate 12, and an element isolation region (in this example, L OCOS element isolation, but in the case of STI, etc.) 14), power supply area (AVDD) 15, reset gate of reset transistor (Reset) 16, charge detector 17, and signal charge of photodiode 23 to charge detector 1 7, a transfer gate (TG) 18 for transferring the data to 7, and a P + type light receiving layer 19 and an N type photoelectric conversion layer 20 which constitute the photodiode 23 are formed.
  • AVDD power supply area
  • Reset reset gate of reset transistor
  • TG transfer gate
  • P + type light receiving layer 19 and an N type photoelectric conversion layer 20 which constitute the photodiode 23 are formed.
  • FIGS. 14 to 18 are explanatory diagrams showing potential potentials corresponding to the cross-sectional views shown in FIG. 13.
  • the vertical axis represents the potential potential (V)
  • the horizontal axis represents each element on the substrate surface in FIG. It corresponds to the forming position. Note that the same reference numerals are given to the elements common to FIGS. 3 to 7 already described.
  • the power supply voltage (AVDD 1) of the pixel section 2 is 1.8 V in this figure (indicated by 26 in the figure).
  • the charge detection section (FD section) 17 is set to 1.8 V by the power supply voltage AVDD1 of the pixel section.
  • the reset transistor 16 is turned off. This causes the potential of the charge detection unit 17 to fluctuate, which is the effect of the parasitic capacitance between the gate of the reset transistor 16 and the charge detection unit 17.
  • the signal charge (Qsig) 24 of the photodiode 23 can be completely read out to the charge detection unit 17.
  • the signal charge of the photodiode 23 can be completely transferred.
  • FIG. 19 is a block diagram illustrating a configuration example of a unit pixel and a vertical driving unit according to the fifth embodiment of the present invention.
  • the fifth embodiment has a configuration in which a plurality of levels of power supply voltages are supplied from the outside, and has a pixel configuration different from that of the fourth embodiment of FIG. 11 described above.
  • each unit pixel 55 The components of each unit pixel 55 are a photodiode 23, a transfer transistor 18, an amplifying transistor 56, a selection transistor 57, a reset transistor 16 and the like as in the above-described fourth embodiment. However, the connection status is different.
  • the vertical drive section 6 includes a vertical register section 64, two level shifter circuits 65, 66, and the like.
  • FIGS. 2OA to () are timing charts showing the operation timing of each control pulse shown in FIG.
  • the selection transistor is activated, and this pixel is selected (actually, all pixels in the row direction are activated because a plurality of pixels are arranged in the row direction).
  • the threshold value Vth of the transistor used for the pixel portion 2 can be made one, and the number of masks can be reduced.
  • FIG. 21 shows a configuration example of a unit pixel and a vertical driving unit according to the sixth embodiment of the present invention.
  • the sixth embodiment has a configuration in which a single power supply voltage is supplied from outside similarly to the second embodiment of FIG. 9 described above, and a booster circuit 52 is formed inside the chip, and a plurality of power supply voltages Is generated.
  • the unit pixel 55 includes a photodiode 2.3, a transfer gate 18, a charge detection unit 17, an amplification transistor 56, a reset transistor 16, a selection transistor 57, and the like.
  • the vertical drive section 6 includes a vertical register section 64, level shifter circuits 71, 72, and 73, and a booster circuit 52 for supplying power to the level shifter circuits 71, 72.73. .
  • control signals of ⁇ pulse 67, R pulse 22, TG pulse 21 and ⁇ pulse 60 are supplied from the level shifter circuits 71, 72, and 73 to drive the unit pixel. ing.
  • FIGS. 22A to 22E are timing charts showing the operation timing of each control pulse shown in FIG.
  • FIGS. 23 to 28 are explanatory diagrams showing potential potentials in the present embodiment.
  • the vertical axis corresponds to the potential potential (V), and the horizontal axis corresponds to the formation position of each element on the substrate surface.
  • Elements common to those in FIGS. 3 to 7 described above are denoted by the same reference numerals.
  • the first state corresponds to FIGS. 22A and 23.
  • the booster circuit 52 is activated. As a result, the booster circuit 52 operates, and boosted voltages (DVDD 1) 68, (DVDD 2) 69, and (D VDD 3) 70 are generated. That is, they correspond to FIG. 22B and FIG.
  • the voltage at the drain terminal 74 of the reset transistor 16 is VD.
  • the power supply voltage (DVDD 2) is applied to the pulse ( ⁇ ) 60 for selecting the selection transistor 57. This activates the pixel.
  • the pulse (R) 22 for selecting the reset transistor 16 is connected to the power supply voltage ( DVDD 1) is applied.
  • Figure 22C and Figure 25 correspond.
  • the pulse ( ⁇ ) 22 selected by the reset transistor 16 is set to “ ⁇ FF”. This corresponds to FIGS. 22D and 26.
  • a punch-through effect can be obtained by a large drain electric field, so that complete transfer is facilitated.
  • the power supply voltage (AVDD 1) of the pixel is reduced, by using such an embodiment, the signal charges of the photodiode can be completely read.
  • FIG. 29 is a block diagram illustrating a configuration example of a unit pixel according to the seventh embodiment of the present invention.
  • FIGS. 30A to 30F are timing charts illustrating the operation timing of each control pulse illustrated in FIG. It is one.
  • the unit pixel 55 includes a photodiode 23, a transfer gate 18, a charge detection unit 17, an amplification transistor 56, a reset transistor 16, a selection transistor 57, and the like.
  • the drain terminal of the amplification transistor 56 is connected to the power supply voltage (AVDD 1) 40 of the unit pixel 55, and the drain terminal of the reset transistor 16 is connected to the control line ( ⁇ p) 76. .
  • FIG. 31 is a block diagram illustrating a configuration example of a unit pixel according to the eighth embodiment of the present invention.
  • FIGS. 32A to E are timing charts illustrating operation timings of the control pulses illustrated in FIG. 31. It is.
  • the unit pixel 55 includes a photodiode 23, a transfer gate 18, a charge detection unit 17, an amplification transistor 56, a reset transistor 16, a selection transistor 57, and the like. .
  • the order of the analog power supply voltage terminal (AVDD 1) 40 ⁇ selection transistor 57 ⁇ amplification transistor 56 ⁇ vertical signal line 59 is important.
  • this operation timing will be described with reference to FIGS.
  • ⁇ is applied to activate the selection transistor 57. This Therefore, the voltage Vn of the node 84 is boosted from 0 V to an intermediate voltage. Since the node 84 and the charge detector 17 are coupled by the parasitic capacitance, and the charge detector 17 is in a floating state, the VF of the charge detector 17 is shown as 86 in Figure 32E. D is boosted to a voltage greater than DVDD 1.
  • FIG. 33 is a block diagram illustrating a configuration example of a unit pixel according to the ninth embodiment of the present invention.
  • the voltage when no pulse is applied to the transfer gate is the negative voltage (DVSS 3). This makes it possible to suppress the leakage current flowing into the photodiode during the accumulation period. Therefore, in a ninth embodiment, specific means for realizing the above-described negative voltage will be described.
  • level shift circuits 80, 81, etc. as shown in FIG. 31 have a structure as shown in FIG.
  • FIG. 34 is a schematic cross-sectional view showing a specific example of a stacked structure of such a level shift circuit. It is. As shown in the figure, a sensor P-well region 98 is formed in the pixel portion 2 on the silicon substrate 12 as a whole, and a sensor P-well voltage (AVSS 1) is applied.
  • AVSS 1 sensor P-well voltage
  • An N-well region 990 is formed to surround the sensor P-well region 98, and a second P-well region 100 is formed outside the N-well region 99. Then, DVSS2 is applied to the second P-well region 100 by a contact 104, and a negative power supply is provided for each F-cell voltage.
  • an N-well region 101 is further formed, and a substrate contact 44 is formed.
  • the outer peripheral circuit portion is formed of an N-well region 103, a P-well region 101, and the like, and a DVSS 1 is applied to the P-well region 101 by a contact 105.
  • a well structure for applying a negative voltage to the pixel unit 2 can be formed.
  • CMOS image sensor amplification type solid-state imaging device having another structure, and particularly when the voltage is reduced. It can provide effective technology.
  • a plurality of power supply voltages are input from the outside, and the plurality of power supply voltages are selectively supplied to the pixel unit and the peripheral circuit unit.
  • the power supply voltage of each pixel it is possible to set the optimum power consumption for each part.
  • the analog power supply voltage required for the pixel part can be set effectively, the operating margin of each part can be expanded and the pixel part In this case, the power consumption of the analog portion including the pixel portion can be reduced, and the signal charges in the pixel portion can be completely transferred.
  • the threshold value V th Since no change is necessary, the number of masks at the time of ion implantation can be greatly reduced, and the process steps can be shortened.
  • a plurality of power supply voltages are generated from a power supply voltage from the outside using a level shift unit, and the plurality of power supply voltages are selectively supplied to the pixel unit and the peripheral circuit unit.
  • the solid-state imaging device of the present invention by using a plurality of power supply voltages, it is possible to set an optimum power consumption for each part, and in particular, it is possible to effectively set a second power supply voltage required for the pixel part. Maintains good image quality by expanding the operation magazine, reducing power consumption in the analog section including the pixel section, and enabling complete transfer of signal charges in the pixel section. It is applicable to imaging devices such as digital cameras.

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Description

曰月糸田 β 固体撮像装置 技 術 分 野
本発明は、 複数の単位画素から構成される画素部と、 前記画素部を制御する周 辺回路部とを有する増幅型 （CMO Sセンサ型） の固体撮像装置に関し、 特にそ の電源回路の改良に関するものである。 背 景 技 術
従来より、 たとえば図 1〜図 7に示すような増幅型 （CMO Sセンサ型） の固 体撮像装置が知られている。 以下、 これらの図を用いて従来例の構成及び動作を 説明する。
図 1は、 従来の固体撮像装置の構成例を示す概略平面図である。
この固体撮像装置は、 半導体チップ 1上に、 2次元配列で多数の単位画素を配 置した画素部 2と、 各種のタイミング信号を生成するタイミングジェネレータ部 3と、 単位画素の各画素列 （カラム） 毎に C D S (相関二重サンプリング） を行 うカラム C D Sや A/D変換を行うカラム A D等の出力カラム部 4と、 この出力 カラム部 4を水平方向に選択して駆動する水平駆動部 5と、 各画素行を選択して 駆動する垂直駆動部 6と、 画素部 2から読み出された画素信号に対して信号処理 を行う信号処理部 （D S P) 7等が形成されている。
この固体撮像装置は、 電源系統としては第 1の電源系統 （以下、 便宜上デジ夕 ル電源という） と第 2の電源系統 （以下、 便宜上アナログ電源という） の 2つの 電源系統を持つて駆動される。 半導体チップ 1は、 第 1の電源系統であるデジ夕 ル電源電圧 DVDDが供給される電源端子 8と、 デジタルグランド電圧 DV S S が供給される電源端子 9と、 第 2の電源系統であるアナ口グ電源電圧 A V D Dが 供給される電源端子 1 0と、 アナロググランド電圧 AVS Sが供給される電源端 子 1 1 とを有する。
このように従来の固体撮像装置では、 デジタル電源電圧 （DVDD) とアナ口 グ電源電圧 （AVD D) は同じ電圧値 （例えば 1. 8 V、 2. 5 V、 3. 3 Vな ど） であったため、 半導体チップ 1上に複数の電極パッド PADが配置されてい ても、 チップ 1の外部からは 1種類の電源電圧が供給され、 単一電源電圧で動作 している。
図 2は、 図 1に示す従来例の画素部 2の積層構造を示す断面図である。
図示のように、 シリコン基板 1 2上には Pゥエル 1 3が形成されており、 この Fゥュル 1 3上に、 素子分離領域 （本例では L OC O S素子分離であるが ST I 等の場合もある） 1 4と、 電源領域 （AVDD) 1 5と、 リセッ トトランジスタ のリセッ トゲ一ト （Re s e t ) 1 6と、 フローティングデフュ一ジョン （ F D ) 部と呼ばれる電荷検出部 1 7と、 フォ トダイォード 3の信号電荷を F D部 1 7に転送する転送トランジスタ （転送ゲート TG) 1 8と、 フォ トダイオード 2 3を構成する P+型受光層 1 9及び N型光電変換層 2 0等が形成されている。 このような固体撮像装置において、 半導体プロセス世代が進んでいくと、 使用 する電源電圧が小さくなつていく。 たとえば 0. 3 5 プロセスでは 3. 3 V 、 0. 2 5 mプロセスでは 2. 5 V、 0. 1 8 mプロセスでは 1. 8 V、 な どである。
一方、 固体撮像装置は第 2の電源系統で駆動される回路部 （以下、 アナログ回 路部という） と第 1 の電源系統で駆動される回路図 （以下、 デジタル回路部とい う） が必須のアナログデジタル混載デバイスである。 よって、 上述したデジタル 回路部は電源電圧が低下しても動作する。 しかし、 アナログ回路部の低電圧化は 難しい。
特にアナログ回路部の中でも画素部 2については、 フォトダイオード 2 3から 信号電荷 （Qs i g ) を電荷検出部 1 7に完全転送しなければならないため、 低 電圧化が難しい。
図 3〜図 7は、 図 2に示した断面図に対応するポテンシャル電位を示す説明図 であり、 縦軸がポテンシャル電位 PTN (V) 、 横軸が図 2の基板表面における 各素子の形成位置に対応している。
以下、 これらの図により、 従来の信号電荷の読出し動作を説明する。
まず、 図 3において、 フォ トダイオード （PD) 2 3に信号電荷 2 4を蓄積し ている間、 リセッ ト トランジスタ 1 6のドレイン端子 1 5は電源電圧 A VDD 1 になっている。 図示の例では、 AV D D 1 = 2. 5 Vである （図中、 2 6で示す ) 。 この時、 転送ゲー卜 1 8のゲ一ト電圧 （ DTG) は 0 Vである。
また、 リセッ ト トランジスタ 1 6の "〇 F F" 時のポテンシャル電位 （0)R) は、 例えば 1 V程度である （図中、 2 7で示す） 。 このリセッ ト トランジスタ 1 6は、 ディープディプリーション （Deep Depletion) 型トランジスタとなってい る。
次に、 図 4に示すように、 リセッ ト トランジスタ 1 6のゲートを "ON" 状態 にする。 つまり、 R= 2. 5 Vである。 そうすると、 リセッ ト トランジスタ 1 6のゲート下の電位は深く リセッ ト （図示の例では 3 Vにリセッ ト） され （図中 、 2 8で示す） 、 F D電位は電源電圧 1 5 (AVD D 1 = 2. 5 V) と同じ電位 となる （図中、 2 6で示す） 。 つまり、 リセッ ト トランジスタ 1 6にディープデ イブリーシヨン型トランジスタを用いることによって F D電位を電源電圧までリ セッ トしている。
次に、 図 5は、 リセッ ト トランジスタ 1 6を "O F F" 状態にしたときのポテ ンシャルを示しており、 F D電位は、 そのまま AVDD 1の電位と同じである。 実際にはリセッ ト トランジスタ 1 6のゲ一卜との寄生容量により、 AVDD 1 = 2. 5 Vよりも若干少なくなる （図中、 2 5で示す） 。
また、 図 6は読出し時のポテンシャルを示している。 転送ゲート 1 8に "ON " 電圧を印加することによって、 信号電荷 （Q s i g) 2 4を F D部 1 7に読み 出す。
ここで、 信号電荷 （Q s i g ) 2 4のうち、 大部分の信号電荷 （Q s i g 1 ) 3 0が F D部 1 7へ読み出されるが、 一部の信号電荷 （Q s i g 2 ) 2 9はフォ トダイォード 2 3に残る。
この残った信号電荷は残像なり、 画像特性を劣化させる。
ここで、 残像が発生する原因は、 転送ゲート 1 8に印加する電圧が相対的に小 さいため、 転送ゲート 1 8のゲート下にポテンシャルバリア 3 1が発生し、 フォ トダイォ一ド 2 3の信号電荷を完全に読み出すことができないからである。 このように、 従来の増幅型固体撮像装置において、 画素部を駆動する電圧が小 さくなればなるほど、 この残像の発生の可能性が大きくなり、 画質を劣化させて しまう。
図 7は、 転送ゲート 1 8を " O F F " した後のポテンシャルを示している。 図 示のように、 転送ゲート 1 8のゲート電圧 （cD T G ) は 0 Vになり （図中、 3 2 で示す） 、 フォ卜ダイオード 2 3には信号電荷 （Q s i g 2 ) 2 9が残されてし まう。
以上のように、 従来の増幅型固体撮像装置では、 画素部を駆動する電圧が小さ いために、 フォ トダイオードの信号電荷を完全に読み出すことができず、 残像が 発生する原因となる。
また、 このような背景から画素部の動作マ一ジンも大きくとれないという問題 が生じ、 さらに、 画素部の構造等が制約を受け、 製造工程が煩雑になったり、 大 きし、電源電圧が必要となるといった問題も生じる。 発明の開示
本発明の第 1の目的は、 複数の電源電圧を使うことによって、 画素部の動作マ 一ジンを大きく したり、 信号電荷の完全転送を図ることが可能な固体撮像装置を 提供することにある。 本発明の第 2の目的は、 製造工程におけるマスク枚数の削減やプロセス工程の 短縮を実現できる固体撮像装置を提供することにある。
前記目的を達成するため、 本発明の第 1の観点は、 複数の単位画素から構成 される画素部と、 前記画素部を制御する周辺回路部とを有し、 当該周辺回路が第 1の電源系統の第 1の電源電圧の供給を受けて動作し、 前記画素部が第 2の電源 系統の前記第 1の電源電圧とは値が異なる第 2の電源電圧の供給を受けて動作す る固体撮像装置であって、 外部から前記第 1の電源系統の第 1の電源電圧を入力 し、 前記周辺回路部に供給する第 1の電源入力手段と、 外部から前記第 2の電源 系統の第 2の電源電圧を入力し、 前記画素部に供給する第 2の電源入力手段と、 を有する。
また、 本発明の第 2の観点は、 複数の単位画素から構成される画素部と、 前記 画素部を制御する周辺回路部とを有し、 当該周辺回路が第 1の電源電圧の供給を 受けて動作し、 前記画素部が前記第 1の電源電圧とは値が異なる第 2の電源電圧 の供給を受けて動作する固体撮像装置であって、 外部から単一レベルの電源電圧 を入力する電源入力手段と、 前記電源入力手段によって入力された電源電圧のレ ベルを前記第 1の電源電圧および/または第 2の電源電圧に変換するレベルシフ ト手段とを有し、 前記レベルシフト手段によって生成された第 1の電源電圧を前 記周辺回路部に選択的に供給し、 生成された第 2の電源電圧を前記画素部に選択 的に供給する。
本発明の固体撮像装置では、 外部から複数の異なる電源電圧を入力し、 この複 数の電源電圧を画素部及び周辺回路部に選択的に供給するようにしたことから、 複数の電源電圧を使うことにより、 各部分に最適な消費電力の設定が可能となり 、 特に画素部に必要な第 2の電源電圧を有効に設定できる。
したがって、 各部の動作マージンが拡大し、 画素部を含む回路部分の消費電力 を削減することができ、 さらに画素部における信号電荷の完全転送を図ることが 可能となる。 また、 通常はイオン注入マスクで打ち分けているトランジスタの閾値 V t hの 変更が不要となるので、 イオン注入作業時におけるマスク枚数を大幅に削減でき 、 プロセス工程の短縮を実現できる。
また、 本発明の固体撮像装置では、 外部から電源電圧からレベルシフト手段を 用いて複数の異なる電源電圧を生成し、 この複数の異なる電源電圧を画素部及び 周辺回路部に選択的に供給するようにしたことから、 複数の電源電圧を使うこと により、 各部分に最適な消費電力の設定が可能となり、 特に画素部に必要な第 2 の電源電圧を有効に設定できる。
したがって、 各部の動作マージンが拡大し、 画素部を含む回路部分の消費電力 を削減することができ、 さらに画素部における信号電荷の完全転送を図ることが 可能となる。
また、 通常はイオン注入マスクで打ち分けているトランジスタの閾値 V t hの 変更が不要となるので、 ィォン注入作業時におけるマスク枚数を大幅に削減でき 、 プロセス工程の短縮を実現できる。 図面の簡単な説明
図 1は、 従来の増幅型固体撮像装置の構成例を示す概略平面図である。
図 2は、 図 1に示す従来例における画素部の積層構造を断面図である。
図 3は、 図 1に示す従来例のポテンシャル電位の遷移を示す説明図である。 図 4は、 図 1に示す従来例のポテンシャル電位の遷移を示す説明図である。 図 5は、 図 1に示す従来例のポテンシャル電位の遷移を示す説明図である。 図 6は、 図 1に示す従来例のポテンシャル電位の遷移を示す説明図である。 図 7は、 図 1に示す従来例のポテンシャル電位の遷移を示す説明図である。 図 8は、 本発明の第 1実施形態による増幅型固体撮像装置の構成例を示す概略 平面図である。
図 9は、 本発明の第 2実施形態による増幅型固体撮像装置の構成例を示す概略 平面図である。
図 1 0は、 本発明の第 3実施形態による増幅型固体撮像装置の構成例を示す概 略平面図である。
図 1 1は、 本発明の第 4実施形態における単位画素と垂直駆動部の構成例を示 すブロック図である。
図 1 2 A〜Cは、 図 1 1に示す実施形態の動作タイミングを示すタイミングチ ヤートである。
図 1 3は、 図 1 に示す実施形態の画素部の積層構造を示す断面図である。 図 1 4は、 図 1 に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 1 5は、 図 に示す実施形態のポテンシャル電位の遷移を示す説明図であ る,
図 1 6は、 図 1 に示す実施形態のポテンシャル電位の遷移を示す説明図であ る,
図 1 7は、 図 1 に示す実施形態のポテンシャル電位の遷移を示す説明図であ る,
図 1 8は、 図 1 に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 1 9は、 本発明の第 5実施形態における単位画素と垂直駆動部の構成例を示 すブロック図である。
図 2 0 A〜Cは、 図 1 9に示す実施形態の動作タイミングを示すタイミングチ ャ一トである。
図 2 1は、 本発明の第 6実施形態における単位画素と垂直駆動部の構成例を示 すブロック図である。
図 2 2 A〜Eは、 図 2 1に示す実施形態の動作タイミングを示すタイミングチ ヤー卜である。 図 2 3は、 図 2 1に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 2 4は、 図 2 1に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 2 5は、 図 2 1に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 2 6は、 図 2 1に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 2 7は、 図 2 1に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 2 8は、 図 2 1に示す実施形態のポテンシャル電位の遷移を示す説明図であ る。
図 2 9は、 本発明の第 7実施形態における単位画素の構成例を示すブロック図 である。
図 3 0 A〜 Fは、 図 2 9に示す実施形態の動作タイミ ングを示すタイミ ングチ ヤートである。
図 3 1は、 本発明の第 8実施形態における単位画素の構成例を示すブロック図 である。
図 3 2 A〜Eは、 図 3 1に示す実施形態の動作タイミングを示すタイミングチ ヤートである。
図 3 3は、 本発明の第 9実施形態における単位画素の構成例を示すブロック図 である。
図 3 4は、 図 3 3に示すレベルシフト回路の積層構造の一例を示す概略断面図 である。 発明を実施するための最良の形態 以下、 本発明による固体撮像装置の実施の形態について説明する。 本発明の実施の形態による固体撮像装置は、 複数レベルの'電源電圧を半導体チ ップの外部から供給したり、 あるいは半導体チップ内に昇圧手段を設けることに より、 画素部には高電圧を印加し、 周辺回路部には低電圧を印加し、 F D部を高 圧でリセッ 卜することで、 F D部の動作ダイナミックレンジを拡大するようにし 、 残像等の問題を解決するものである。
図 8は、 本発明の第 1実施形態による増幅型固体撮像装置の構成例を示す概略 平面図である。 なお、 図 1に示す回路と共通の機能を有する構成部については便 宜上、 同一符号を付して説明する。
この固体撮像装置は、 撮像信号をアナログ信号で出力する構成例であり、 半導 体チップ 1上に、 2次元配列で多数の単位画素を配置した画素部 2と、 各種のタ ィミング信号を生成するタイミングジヱネレータ部 3と、 画素部 2からの各画素 行のアナログ画素信号を格納するラインメモリ部 （カラム領域） 4 Aと、 ライン メモリ部 4 Aを水平方向に選択して駆動する水平駆動部 5と、 各画素行を選択し て駆動する垂直駆動部 6と、 画素部 2から読み出された画素信号に対して所定の 信号処理を行って出力する出力アンプ部 5 1等が形成されている。
また、 このような半導体チッフ ° 1は、 第 1の電源系統であるデジタル電源系統 として、 電源端子 4 5から第 1のデジタル電源電圧 （D V D D 1 ) 、 電源端子 4 6から第 1のデジタルグラウンド電圧 （D V S S 1 ) 、 電源端子 4 7から第 2の デジタル電源電圧 （ D V D D 2 ) 、 電源端子 4 8から第 2のデジタルグラウンド 電圧 （ D V S S 2 ) 、 電源端子 4 9から第 3のデジ夕ル電源 （ D V D D 3 ) 4 9 、 及び電源端子 5 0から第 3のデジタルグラウンド電圧 （D V S S 3 ) が供給さ れている。
また、 半導体チップ 1は、 第 2の電源系統であるアナログ電源系統として、 電 源端子 4 0から第 1のアナログ電源電圧 （A V D D 1 ) 、 電源端子 4 1から第 1 のアナロググラウンド電圧 （A V S S 1 ) 、 電源端子 4 2から第 2のアナログ電 源電圧 （AVDD 2 ) 、 及び電源端子 4 3から第 2のアナロググラウンド電圧 （ AV S S 2 ) が供給されている。
なお、 半導体チップ 1には、 基板コンタクト （VSUB) 4 4が設けられてい る。
このような回路構成において、 画素部 2、 ラインメモリ部 4 A、 出力アンプ部 5 1は第 2の電源系統、 すなわちアナログ電源で駆動されるアナログ回路部であ り、 T G部 3、 垂直駆動部 6、 水平駆動部 5は第 1の電源系統、 すなわりデジ夕 ル電源で駆動されるデジタル回路部である。
このような固体撮像装置において、 半導体プロセス世代が進んでいくと、 使用 する電源電圧が小さくなつていく。 たとえば 0. 3 5 / mプロセスでは 3. 3 V 、 0. 2 5 プロセスでは 2. 5 V、 0. 1 8 mプロセスでは 1. 8 V、 な どである。
本実施形態では、 半導体チップ 1の外部から電源電圧値の異なる複数の電源を 供給するようにしたものである。
すなわち、 図 8において、 DVDD 1 -DVDD 2ではない。 例えば DVDD 1 = 3. 3 Vとすると、 D VD D 2 = 2. 5 Vである。 このような電源電圧値を 固体撮像装置の外部から半導体チップ 1に供給することによって、 特にフォトダ ィオード 2 3からの信号電荷の完全転送が可能となる。
また、 アナログ用の電源電圧値 A VDD 1 と AVDD 2を異なる電圧で使うこ ともできる。 画素部 2の電源を AVDD 1 とし、 ラインメモリ部 4 A、 出力アン プ部 5 1の電源を A VDD 2とすることによって、 回路の各部分に最適な消費電 力の設定が可能となってくる。
これにより、 各部の動作マ一ジンが拡大し、 アナログ部分の消費電力を削減す ることができる。
図 9は、 本発明の第 2実施形態による増幅型固体撮像装置の構成例を示す概略 平面図である。 なお、 図 1に示す回路と共通の機能を有する構成部については便 宜上、 同一符号を付して説明する。
この固体撮像装置は、 撮像信号をデジタル信号に変換し、 さらにデジタル信号 処理を施して出力する構成例であり、 半導体チップ 1上に、 2次元配列で多数の 単位画素を配置した画素部 2と、 各種のタイミング信号を生成するタイミングジ エネレ一夕部 3 と、 カラム C D Sやカラム AD等の出力カラム部 （カラム領域） 4と、 この出力カラム部 4を水平方向に選択して駆動する水平駆動部 5と、 各画 素行を選択して駆動する垂直駆動部 6と、 画素部 2から読み出された画素信号に 対して信号処理を行う信号処理部 （D S P) 7と、 外部からの第 2の電源電圧と してのアナログ電源電圧及び第 1の電源電圧としてのデジタル電源電圧を昇圧す る昇圧回路 5 2と、 外部からのアナログ電源電圧及びデジタル電源電圧によって 負電源を生成する負電源発生回路 5 3等が形成されている。
そして、 このような半導体チップ 1は、 第 1の電源系統であるデジタル電源系 統として、 電源端子 8からデジタル電源電圧 （DVDD) 、 電源端子 9からデジ タルグラウンド電圧 （DV S S) が供給され、 第 2の電源系統であるアナログ電 源系統として、 電源端子 1 0からアナログ電源電圧 （AVDD) 、 電源端子 1 1 からアナロググラウンド電圧 （AV S S) が供給されている。
なお、 半導体チップ 1 には、 基板コンタク ト （V S UB) 4 4が設けられてい る。
本実施形態では、 デジタル電源電圧 （DVDD) とアナログ電源電圧 （AVD D) 1 0は、 ともに同じ電源電圧値であり、 これを昇圧回路 5 2において電源電 圧 AVDD = D VDDを昇圧し、 さらに負電源発生回路 5 3によって負電源を生 成することにより、 半導体チップ 1 の内部で別の電源電圧値を生成している。 このように半導体チップ 1の外部から供給される電源電圧値は単一でも、 チッ プ内部で複数の電源電圧を作り出すことによって、 特に画素部 2の動作マージン を大幅に拡大することができる。
また、 この結果、 通常はイオン注入マスクで打ち分けている トランジスタの閾 値 V t hの変更が不要となるので、 イオン注入作業時におけるマスク枚数を大幅 に削減することが可能となる。
図 1 0は、 本発明の第 3実施形態による増幅型固体撮像装置の構成例を示す概 略平面図である。 なお、 なお、 図 1 に示す回路と共通の機能を有する構成部につ いては便宜上、 同一符号を付して説明する。
この固体撮像装置は、 図 8に示す第 1実施形態の構成例をデジタル出力とし、 さらにデジタル信号処理を行う構成に変形した構成例であり、 半導体チップ 1上 に、 2次元配列で多数の単位画素を配置した画素部 2と、 各種のタイミング信号 を生成するタイミングジェネレータ部 3と、 カラム C D Sやカラム AD等の出力 カラム部 （カラム領域） 4と、 この出力カラム部 4を水平方向に選択して駆動す る水平駆動部 5と、 各画素行を選択して駆動する垂直駆動部 6と、 画素部 2から 読み出された画素信号に対して信号処理を行う信号処理部 （D S P) 7等が形成 されている。
また、 このような半導体チップ 1 は、 第 1の電源系統であるデジタル電源系統 として、 電源端子 4 5から第 1のデジタル電源電圧 （DVDD 1 ) 、 電源端子 4 6力ヽら第 1のデジタルグラゥンド電圧 （ D V S S 1 ) 、 電源端子 4 7から第 2の デジ夕ル電源 （ D V D D 2 ) 、 電源端子 4 8から第 2のデジタルグラゥンド電圧 ( D V S S 2 ) 、 電源端子 4 9から第 3のデジタル電源 （DVD D 3 ) 4 9、 及 び電源端子 5 0から第 3のデジタルグラウンド電圧 （DV S S 3 ) が供給されて いる。
また、 半導体チップ 1は、 第 2の電源系統であるアナログ電源系統として、 電 源端子 4 0から第 1 のアナログ電源電圧 （AVDD 1 ) 、 電源端子 4 1から第 1 のアナロググラウンド電圧 （AV S S 1 ) 、 電源端子 4 2から第 2のアナログ電 源電圧 （AVD D 2 ) 、 及び電源端子 4 3から第 2のアナロググラウンド電圧 （ AV S S 2 ) が供給されている。
なお、 半導体チップ 1には、 基板コンタク ト （V S UB) 4 4が設けられてい る。
この第 3実施形態においても、 電源電圧値の異なる複数電源を半導体チップ 1 の外部から供給することによって、 回路の動作マージンを拡大し、 さらに各回路 プロックの消費電力の最適化を実行することが可能となる。
次に、 本発明の第 4実施形態として、 上述した画素部 2の単位画素と、 その駆 動を行う垂直駆動部 6の構成例について説明する。
図 1 1は、 本発明の第 4実施形態における単位画素と垂直駆動部の構成例を示 すブロック図である。
上述のように画素部 2には、 2次元配列で多数の単位画素 5 5が設けられてお り、 本例の各単位画素 5 5は、 フォ トダイオード 2 3、 転送トランジスタ （転送 ゲート T G ) 1 8、 電荷検出部 （F D部） 1 7、 増幅トランジスタ 5 6、 アナ口 グ電源端子 （A V D D 1 ) 4 0、 選択 （ァドレス） トランジスタ 5 7、 垂直信号 線 5 9等からなる。
また、 画素部 2を駆動する垂直駆動部 6は、 画素行を垂直方向に順次選択する 垂直レジスタ部 6 4 と、 この垂直レジスタ部 6 4による選択信号のレベルを電源 電圧によってシフトするレベルシフタ回路 6 1、 6 2、 6 3等からなる。
各レベルシフタ回路 6 1、 6 2、 6 3は、 選択トランジスタ 5 7、 リセッ ト ト ランジスタ 1 6、 転送ゲート 1 8のゲート電圧を制御し、 制御パルス R (リセ ッ ト用） 、 (転送ゲート用） 、 Φ Α (選択用） を単位画素 5 5の各トラン ジス夕に印加する。
図 1 1の例では、 転送ゲート 1 8と選択トランジスタ 5 7に電源電圧 D V D D 1 よりも大きな電圧を印加したいので、 レベルシフタ回路 6 1 と 6 3によって、 D V D D 1 よりも大きな電源電圧 D V D D 2を供給している。
このように、 垂直駆動部 6の構成は複雑になるが、 電源電圧と G N D電圧間の 電圧差が大きいので、 画素の動作マージンを大きくできる。
この結果、 通常はイオン注入マスクで打ち分けているトランジスタの閾値 V t hの変更が不要となるので、 イオン注入作業時におけるマスク枚数を大幅に削減 することが可能となる。
図 1 2 A〜Cは、 図 1 1 に示す各制御パルスの動作タイミングを示すタイミン グチャートである。 選択卜ランジス夕 5 7に印加されるパルス ΦΑを D VD D 2の電圧にする （DVDD 2 >DVDD 1 ) 。 こうすることによって、 選択トラ ンジス夕 5 7のチャネル電圧は電源電圧 DVD D 1 よりも大きくできる。 その後 、 リセッ ト トランジスタ 1 6にパルス (DR = DVDD 1 を印加する。 これにより 、 電荷検出部 1 7がリセッ トできる。
電荷検出部 1 7は完全に画素部 2の電源電圧 AVDD 1 と同一の電位までリセ ッ トしたいので、 この図では R = D VDD 1でも完全リセッ トできる閾値電圧 になっている （ΦΚも DVDD 2を使ってよいが、 図 1 2 A〜 1 2 Cでは使わな い場合を示した） 。 その後、 転送ゲ一ト 1 8に <DTG = DVDD 2を印加するこ とによって、 フォ トダイオード 2 3の信号電荷を電荷検出部 1 7に読み出すこと ができる。
図 1 3は、 図 1 1 に示す実施形態の画素部 2の積層構造を示す断面図である。 図示のように、 シリコン基板 1 2上には Pゥエル 1 3が形成されており、 この Pゥヱル 1 3上に、 素子分離領域 （本例では L OC O S素子分離であるが ST I 等の場合もある） 1 4 と、 電源領域 （AVDD) 1 5と、 リセッ ト トランジスタ のリセッ トゲート （R e s e t ) 1 6と、 電荷検出部 1 7と、 フォトダイォード 2 3の信号電荷を電荷検出部 1 7に転送する転送ゲート （TG) 1 8と、 フォ ト ダイオード 2 3を構成する P+型受光層 1 9及び N型光電変換層 2 0等が形成さ れている。
電荷検出部 1 7は、 コンタク ト 1 7 A等を介して増幅トランジスタ 5 6のゲ一 卜に接続され、 電源領域 1 5は、 コンタク ト 1 5 A等を介して第 1のアナログ電 源端子 （AVDD 1 ) 4 0に接続されている。 図 1 4〜図 1 8は、 図 1 3に示した断面図に対応するポテンシャル電位を示す 説明図であり、 縦軸がポテンシャル電位 （V) 、 横軸が図 4の基板表面における 各素子の形成位置に対応している。 なお、 既に説明した図 3〜図 7と共通の要素 については、 同一符号を付してある。
まず、 本例において画素部 2の電源電圧 （AVDD 1 ) は、 この図では 1. 8 Vである （図中、 2 6で示す） 。
そして、 図 1 4においては、 転送ゲー卜 1 8とリセッ ト トランジスタ 1 6は、 ΦΤ G = OR= "OF F" 状態となっている。 フォ トダイォ一ド 3の領域には 、 信号電荷 （Qs i g) 2 4が蓄積されている。
次に、 図 1 5は、 TG= "OF F" 、 OR= "ON" の状態でのポテンシャ ル電位を示したものである。 ここで、 電荷検出部 （F D部） 1 7は、 画素部の電 源電圧 AVDD 1によって 1. 8 Vにセッ トされる。
次に、 図 1 6は、 （DTG= "OF F" 、 R= "OF F" の状態でのポテンシ ャル電位を示したものである。 ここで、 リセッ トトランジスタ 1 6を〇 F Fした ことによって、 電荷検出部 1 7の電位が変動する。 これは、 リセッ ト 卜ランジス タ 1 6のゲー卜と電荷検出部 1 7との間の寄生容量による影響である。
次に、 図 1 7は、 DTG= "ON" 、 OR= "OF F" の状態でのポテンシャ ル電位を示したものである。 <DTG= "ON" =D VDD 2の電圧は DVD D 1 よりも大きく、 この場合、 DVDD 2 = 2. 5 V OD VDD 1 ) となる。
したがって、 転送ゲート 1 8に印加される電圧が大きいので、 フォトダイォ一 ド 2 3の信号電荷 （Qs i g) 2 4を完全に電荷検出部 1 7に読み出すことが可 能となる。
次に、 図 1 8は、 DTG= "OF F" 、 OR= "OF F" の状態でのポテンシ ャル電位を示している。
以上のように、 本実施形態では、 たとえば、 （DTG= "ON" =DVDD 2と いうように、 画素部 2の電源電圧 AVDD 1 =D VDD 1よりも大きい電圧を使 用することにより、 フォ トダイオード 2 3の信号電荷を完全に転送することが可 能となる。
図 1 9は、 本発明の第 5実施形態における単位画素と垂直駆動部の構成例を示 すブロック図である。
この第 5実施形態は、 外部から複数レベルの電源電圧を供給する構成であつて 、 上述した図 1 1の第 4実施形態と異なる画素構成を有するものである。
各単位画素 5 5の構成要素は、 上述した第 4実施形態と同様に、 フォ トダイォ ード 2 3、 転送トランジスタ 1 8、 増幅トランジスタ 5 6、 選択トランジスタ 5 7、 リセッ ト トランジスタ 1 6等であるが、 その接続状態が異なっている。
また、 垂直駆動部 6は、 垂直レジス夕部 6 4、 2つのレベルシフタ回路 6 5、 6 6等からなる。
図 2 O A〜( は、 図 1 9に示す各制御パルスの動作タイミングを示すタイミン グチャートである。
選択トランジスタ 5 7を活性化するために、 R= "ON" =DVDD 1 (= AVDD 1 ) が印加される。
これにより、 選択トランジスタが活性化し、 この画素が選択される （実際は行 方向に複数配置されているので行方向の全ての画素が活性化する） 。
その後、 リセッ ト トランジスタ 1 6を活性化する。 つまり、 DR = DVDD l が印加され、 電荷検出部 1 7が画素部 2の電源電圧 （AVDD 1 ) にリセッ トさ れる。
次に、 転送ゲート 1 8にパルスを印加する。 すなわち、 TG= "ON" =D VDD 2 >DVDD 1 とすることによって、 フォ トダイオード 2 3の信号を完全 に電荷検出部 1 7へ転送することが可能となる。
また、 複数の電源電圧を用いることで、 画素部 2に用いるトランジスタの閾値 V t hを 1種類にでき、 マスク枚数の削減が可能となる。
図 2 1は、 本発明の第 6実施形態における単位画素と垂直駆動部の構成例を示 すブロック図である。
この第 6実施形態は、 上述した図 9の第 2実施形態と同様に、 外部から単一の 電源電圧を供給する構成であって、 チップ内部に昇圧回路 5 2を形成し、 複数電 源電圧を生成する構成の場合である。
そして、 単位画素 5 5は、 フォトダイオード 2.3、 転送ゲート 1 8、 電荷検出 部 1 7、 増幅トランジスタ 5 6、 リセッ ト トランジスタ 1 6、 選択トランジスタ 5 7等からなる。 また、 垂直駆動部 6は、 垂直レジスタ部 6 4と、 レベルシフタ 回路 7 1、 7 2、 7 3と、 各レベルシフタ回路 7 1、 7 2. 7 3への電源を供給 する昇圧回路 5 2からなる。
また、 レベルシフタ回路 7 1、 7 2、 7 3からは単位画素を駆動するために、 Φρパルス 6 7、 Rパルス 2 2、 TGパルス 2 1、 ΦΑパルス 6 0の 4本の 制御信号が供給されている。
図 2 2 A〜Eは、 図 2 1 に示す各制御パルスの動作タイミングを示すタイミン グチヤ一トである。
図 2 3〜図 2 8は、 本実施形態におけるポテンシャル電位を示す説明図であり 、 縦軸がポテンシャル電位 （V) 、 横軸が基板表面における各素子の形成位置に 対応している。 なお、 既に説明した図 3〜図 7と共通の要素については、 同一符 号を付してある。
図 2 1の回路において、 最初の状態は図 2 2 Aと図 2 3に対応する。
次に、 昇圧回路 5 2を活性化する。 これによつて、 昇圧回路 5 2が動作し、 昇 圧電圧 （DVDD 1 ) 6 8、 (DVDD 2 ) 6 9、 (D VDD 3 ) 7 0が発生す る。 つまり、 図 2 2 Bと図 2 4に対応する。
この時、 リセッ ト トランジス夕 1 6のドレイン端 7 4の電圧は V Dである。 次 に、 選択トランジスタ 5 7を選択するパルス （ΦΑ) 6 0に電源電圧 （DVDD 2 ) を印加する。 これによつて画素が活性化される。
次に、 リセッ ト トランジスタ 1 6を選択するパルス （ R) 2 2に電源電圧 （ DVDD 1 ) を印加する。 図 2 2 Cと図 2 5が対応する。 これによつて、 電荷検 出部 1 7の電圧は昇圧電圧 D VD D 3 =VDにセッ トされる。 つまり、 電荷検出 部 1 7は昇圧された電圧 D VDD 3にリセッ 卜されたことになる。
次に、 リセッ ト トランジス夕 1 6の選択するパルス （ΦΠ) 2 2を "◦ F F" する。 これは図 2 2 Dと図 2 6に対応する。
この後、 転送ゲート （TG) 1 8に電源電圧 D VDD 1 を印加する。 これは図 2 2 Eと図 2 7が対応する。 これにより、 フォ トダイォ一ド 2 3の信号電荷 （Q s i g) 2 4が、 電荷検出部 1 8に読み出される。 この時、 電荷検出部 1 8の電 圧が大きいので、 読み出される信号電荷量を大きくできる。 つまり、 信号のダイ ナミックレンジを大きくすることが可能である。
また、 図 2 7に破線領域 7 5で示すように、 大きなドレイン電界によるパンチ スルー効果を得ることが可能であるので、 完全転送をやりやすくなる。 つまり、 画素の電源電圧 （AVDD 1 ) が小さくなつても、 このような本実施の形態を用 いることで、 フォトダイォ一ドの信号電荷を完全に読み出すことができるように なる。
転送ゲート （TG) 1 8を "OF F" する。 これは図 2 2 Fと図 2 8に対応す る。
図 2 9は、 本発明の第 7実施形態における単位画素の構成例を示すブロック図 であり、 図 3 0 A〜Fは、 図 2 9に示す各制御パルスの動作タイミングを示す夕 ィミ ングチヤ一トである。 図 2 9において、 単位画素 5 5は、 フォ トダイォー ド 2 3、 転送ゲ一ト 1 8、 電荷検出部 1 7、 増幅トランジスタ 5 6、 リセッ ト ト ランジスタ 1 6、 選択トランジスタ 5 7等からなる。
増幅トランジスタ 5 6のドレイン端は、 単位画素 5 5の電源電圧 （AVDD 1 ) 4 0に接続されており、 リセッ ト トランジスタ 1 6のドレイン端は制御線 （Φ p ) 7 6に接続されている。
次に、 このような単位画素 5 5の動作を図 3 0 A〜Fを用いて説明する。 最初、 ΦΚ 1 = "Η" 、 Φρ = "Η" 状態 （第 2の状態） から、 Φρ = "Η" → "じ， （第 1の状態） に切り替る。 その後、 R 2 = "じ， → "H" とパルス が印加される。 これによつてリセッ ト トランジスタ 1 6のゲ一卜電圧 （VG) は 接地電位 G N Dから上昇する。
次に、 R 1 = "H" → "L" にし、 続けて Φ p = "L" → "H" にする。 そ うすると、 リセッ ト トランジスタ 1 6のゲ一ト （ V G ) と ドレイン端 （ Φ p ) の 寄生容量によるカップリ ングにより、 リセッ ト トランジスタのゲート電圧が上昇 し、 DVDD 1以上にすることができる。 これによつて、 電荷検出部 1 7の電位 VF Dを D VDD 1にセッ トできる。
これは、 昇圧回路 5 2や、 ディプリ一ショ ン型の卜ランジスタを使用しなくて も、 電荷検出部 1 7を完全に電源電圧でリセッ トできるやり方であり、 マスク枚 数の削減などの手法に有利である。
図 3 1は、 本発明の第 8実施形態における単位画素の構成例を示すブロック図 であり、 図 3 2 A~Eは、 図 3 1に示す各制御パルスの動作タイミングを示す夕 ィミングチヤ一トである。
図 3 1 において、 単位画素 5 5は、 フォ トダイオード 2 3、 転送ゲ一ト 1 8、 電荷検出部 1 7、 増幅トランジスタ 5 6、 リセッ ト トランジスタ 1 6、 選択トラ ンジス夕 5 7等からなる。
本実施形態において、 アナログ電源電圧端子 （AVDD 1 ) 4 0→選択トラン ジスタ 5 7→増幅トランジスタ 5 6→垂直信号線 5 9の順番が重要である。 以下 、 この動作タイミ ングを図 3 2 A〜Eを用いて説明する。
まず、 画素を活性化させない状態で、 リセッ ト トランジスタ 1 6を "ON" に する。 そうすると、 電荷検出部 1 7の電位 VF Dは電源 D VDD 1にセッ トされ る。 この例では、 D VDD 1 =AV D D 1であるので、 電荷検出部 1 7の電圧 V F Dは画素の電源電圧になる。
次に、 選択トランジスタ 5 7を活性化するため、 ΦΑが印加される。 これによ つてノード 8 4の電圧 Vnが 0 V→中間電圧に昇圧される。 ノード 8 4 と電荷検 出部 1 7は寄生容量でカップリングしていて、 電荷検出部 1 7はフローティング 状態であるので、 図 3 2 Eに 8 6で示すように電荷検出部 1 7の VF Dは、 D V D D 1 よりも大きな電圧に昇圧される。
このように、 リセッ トするタイミング 8 7を、 画素を選択するタイミング 8 8 よりも先行させることによって、 電荷検出部 1 7の電位 VF Dを昇圧させること ができる。
これは、 駆動タイミングの工夫だけで実現できるので、 閾値の異なるトランジ ス夕を使わなくて良いし、 昇圧回路も少なくて済む。
図 3 3は、 本発明の第 9実施形態における単位画素の構成例を示すブロック図 である。
上述した第 8実施形態では、 図 3 2 Cの 8 3に示すように、 転送ゲートにパル スを印加しない場合の電圧を負電圧 （DV S S 3 ) とした。 これによつて、 蓄積 期間中のフォ トダイォードに流れ込むリ一ク電流を抑圧することができる。 そこで、 第 9実施形態では、 上述のような負電圧を実現するための具体的手段 について説明する。
たとえば図 3 1に示すようなレベルシフト回路 8 0、 8 1等は、 図 3 3に示す ような構造を有するものである。
すなわち、 このレベルシフト回路は、 垂直レジス夕部 6 4からの信号を受ける ィンバ一夕部 （トランジスタ 8 9、 9 2 ) と、 その後の GND側の電圧を D V S S 1 (= 0 V) から DVS S 2 (く 0 V) へシフトする回路 （トランジスタ 9 0 、 9 1、 9 3、 9 4 ) とを有するものである。
このような回路構成により、 DVDD 2に負電圧を印加すれば、 このレベルシ フト回路が "OF F" しているときに、 画素部 2への転送ゲ一トパルス TGに は "負電圧" が印加されることになる。
図 3 4は、 このようなレベルシフ ト回路の積層構造の具体例を示す概略断面図 である。 図示のように、 シリコン基板 1 2上の画素部 2には、 全体的にセンサ P ゥエル領域 9 8が形成されており、 センサ Pゥヱル電圧 （A V S S 1 ) が印加さ れている。
また、 このセンサ Pゥエル領域 9 8の周囲を取り囲むように Nゥエル領域 9 9 が形成され、 その外側に第 2の Pゥヱル領域 1 0 0が形成されている。 そして、 この第 2の Pゥェル領域 1 0 0には、 コンタク ト 1 0 4によって D V S S 2が印 加され、 Fゥヱル電圧ごと負電源となっている。
この Pゥエル領域 1 0 0に、 図 3 3に示した破線枠 1 0 6の部分 （トランジス 夕 9 3、 9 4 ) が形成されることになる。
また、 第 2の Pゥヱル領域 1 0 0の外側には、 さらに Nゥヱル領域 1 0 1が形 成され、 基板コンタク ト 4 4が形成される。
なお、 さらに外側の周辺回路部は、 Nゥヱル領域 1 0 3、 Pゥヱル領域 1 0 1 等で形成され、 Pゥエル領域 1 0 1にはコンタク ト 1 0 5によって D V S S 1が 印加されている。 このような構造によって、 画素部 2に負電圧を印加するための ゥェル構造を形成することが可能となる。
以上、 本発明の具体的構成例について説明したが、 本発明はさらに他の構造の 増幅型固体撮像装置 （C M O Sイメージセンサ） にも広く採用できるものであり 、 特に低電圧化した場合に非常に有効な技術を提供し得るものである。
以上説明したように本発明の固体撮像装置によれば、 外部から複数の電源電圧 を入力し、 この複数の電源電圧を画素部及び周辺回路部に選択的に供給するよう にしたことから、 複数の電源電圧を使うことにより、 各部分に最適な消費電力の 設定が可能となり、 特に画素部に必要なアナ口グ電源電圧を有効に設定できるた め、 各部の動作マージンが拡大し、 画素部を含むアナログ部分の消費電力を削減 することができ、 さらに画素部における信号電荷の完全転送を図ることが可能と なる効果がある。
また、 通常はイオン注入マスクで打ち分けている トランジスタの閾値 V t hの 変更が不要となるので、 ィォン注入作業時におけるマスク枚数を大幅に削減でき 、 プロセス工程の短縮を実現できる効果がある。
また、 本発明の固体撮像装置によれば、 外部から電源電圧からレベルシフト手 段を用いて複数の電源電圧を生成し、 この複数の電源電圧を画素部及び周辺回路 部に選択的に供給するようにしたことから、 複数の電源電圧を使うことにより、 各部分に最適な消費電力の設定が可能となり、 特に画素部に必要なアナ口グ電源 電圧を有効に設定できるため、 各部の動作マージンが拡大し、 画素部を含むアナ ログ部分の消費電力を削減することができ、 さらに画素部における信号電荷の完 全転送を図ることが可能となる効果がある。
また、 通常はイオン注入マスクで打ち分けている トランジスタの閾値 V t hの 変更が不要となるので、 ィォン注入作業時におけるマスク枚数を大幅に削減でき 、 プロセス工程の短縮を実現できる効果がある。 産業上の利用可能性
本発明の固体撮像装置は、 複数の電源電圧を使うことにより、 各部分に最適な 消費電力の設定が可能となり、 特に画素部に必要な第 2の電源電圧を有効に設定 できるため、 各部の動作マ一ジンが拡大し、 画素部を含むアナログ部分の消費電 力を削減することができ、 さらに画素部における信号電荷の完全転送を図ること が可能となることから、 良好な画質を維持することができ、 デジタルカメラ等の 撮像装置に適用可能である。

Claims

言青求の範囲
1 . 複数の単位画素から構成される画素部と、 前記画素部を制御する周辺回路 部とを有し、 当該周辺回路が第 1の電源系統の第 1の電源電圧の供給を受けて動 作し、 前記画素部が第 2の電源系統の前記第 1の電源電圧とは値が異なる第 2の 電源電圧の供給を受けて動作する固体撮像装置であって、
外部から前記第 1の電源系統の第 1の電源電圧を入力し、 前記周辺回路部 に供給する第 1の電源入力手段と、
外部から前記第 2の電源系統の第 2の電源電圧を入力し、 前記画素部に供 給する第 2の電源入力手段と、 を有する
ことを特徴とする固体撮像装置。
2 . 前記画素部に隣接して各画素行の信号を蓄積するカラム領域を有する ことを特徴とする請求項 1記載の固体撮像装置。
3 . 前記第 1の電源電圧のレベルを変換するレベルシフト手段を有し、 前記レ ベルシフト手段によって生成された電源電圧を所定の部位に供給する
ことを特徴とする請求項 2記載の固体撮像装置。
4 . 前記第 1および第 2の電源電圧の少なくとも 1つは負電源電圧である ことを特徴とする請求項 2記載の固体撮像装置。
5 . 前記単位画素が、 少なくとも受光量に応じた信号電荷を生成する光電変換 部と、 前記光電変換部によって生成された信号電荷を取り出すための電荷検出部 と、 前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転 送手段と、 前記光電変換部をリセッ 卜するリセッ ト手段と、 前記電荷検出部の信 号電荷を電気信号に変換して出力信号線に出力する増幅手段とを有し、
前記レベルシフト手段は、 レベルシフトさせた電源電圧を、 転送手段およ びリセッ ト手段に供給する
ことを特徴とする請求項 3記載の固体撮像装置。
6 . 前記レベルシフト手段は、 転送手段に供給する電源電圧値は、 前記リセッ ト手段に供給する電源電圧値より高く設定して供給する
ことを特徴とする請求項 5記載の固体撮像装置。
7 . 少なくとも第 1の電源電圧値で動作する回路領域と、 第 2の電源電圧値で 動作する回路領域とを有し、 電源電圧値の異なる各回路領域を接続する領域に前 記レベルシフタ手段を揷入して電源電圧値の変換を行う
ことを特徴とする請求項 3記載の固体撮像装置。
8 . 前記画素部を駆動するための垂直駆動部を有し、 前記リセッ ト手段となる リセット トランジスタのソースが前記電荷検出部に接続され、 前記リセッ ト トラ ンジス夕のドレインが前記垂直駆動部により制御されるドレイン制御線に接続さ れた
ことを特徴とする請求項 1記載の固体撮像装置。
9 . 前記ドレイン制御線には、 信号電荷の読み出し期間以外の期間中は第 3の 電源電圧が印加されるとともに、 信号電荷の読み出し期間中は前記第 3の電源電 圧より高い第 4の電源電圧が印加され、 この第 4の電源電圧によって前記電荷検 出部のリセッ ト及び信号電荷の読み出しを含む一連の読出し動作が行われ、 前記 信号電荷の読出し動作終了後に前記ドレイン制御線の印加電圧が前記第 3の電源 電圧に戻る
ことを特徴とする請求項 8記載の固体撮像装置。
1 0 . 前記画素部の各トランジスタのゲート絶縁膜厚は、 前記画素部以外の周辺 回路部におけるトランジスタのゲート絶縁膜厚よりも大きい
ことを特徴とする請求項 8記載の固体撮像装置。
1 1 . 前記リセッ ト トランジスタのゲ一トをフローテイング状態に制御する制御 トランジスタを有し、 前記ドレイン制御線が第 1の状態時に前記リセッ ト トラン ジス夕のゲ一トを第 2の状態でホールドすることによって第 1の電圧にセッ トし 、 次に前記ドレイン制御線を第 2の状態にすることにより、 容量カツプリングに よってリセッ ト トランジスタのゲ一トを第 1の電圧よりも大きい第 2の電圧にセ ッ 卜する
ことを特徴とする請求項 8記載の固体撮像装置。
1 2 . 前記単位画素は画素行を選択するための選択トランジスタを有し、 前記リ セッ ト トランジスタを O N状態にすることで前記電荷検出部を第 1の電圧にセッ トし、 前記リセッ ト トランジスタを O F F状態にすることで前記電荷検出部をフ ローティング状態とし、 次に前記選択トランジスタを O N状態にすることによつ て前記選択トランジスタのソースと前記電荷検出部の寄生容量により、 前記電荷 検出部を第 1の電圧に昇圧する
ことを特徴とする請求項 1 1記載の固体撮像装置。
1 3 . 前記単位画素は画素行を選択するための選択トランジスタを有するととも に、 前記各単位画素に少なく とも 1個の電源電圧源を有し、 単位画素内の接続順 序が電源電圧源、 選択トランジスタ、 増幅トランジスタ、 出力信号線の順であり 、 前記画素部の駆動の順序が先に前記リセッ ト トランジスタを一度 O Nし、 その 後、 前記選択トランジスタを O Nすることにより、 前記光電変換部の信号電荷を 読み出す
ことを特徴とする請求項 1 1記載の固体撮像装置。
1 4 . 半導体基板上の画素部形成領域に第 1導電型の第 1のゥ ル領域を形成し 、 その外周部に第 2導電型の第 2のゥュル領域を形成し、 さらにその外周部に第 1導電型の第 3のゥヱル領域を形成し、
前記第 3のゥ ル領域に負電源電圧を印加するとともに、 この第 3のゥ ル領域内部に nチャネルの絶縁ゲート型電界効トランジスタを形成し、 前記 nチ ヤネルの絶縁ゲート型電界効卜ランジス夕のソースと前記第 3のゥヱル領域とを 同じ負電源電圧とした
ことを特徴とする請求項 4記載の固体撮像装置。
1 5 . 複数の単位画素から構成される画素部と、 前記画素部を制御する周辺回路 部とを有し、 当該周辺回路が第 1の電源電圧の供給を受けて動作し、 前記画素部 が前記第 1の電源電圧とは値が異なる第 2の電源電圧の供給を受けて動作する固 体撮像装置であって、
外部から単一レベルの電源電圧を入力する電源入力手段と、
前記電源入力手段によって入力された電源電圧のレベルを前記第 1の電源 電圧および/または第 1の電源電圧に変換するレベルシフト手段とを有し、 前記レベルシフト手段によって生成された第 1の電源電圧を前記周辺回路 部に選択的に供給し、 生成された第 2の電源電圧を前記画素部に選択的に供給す る、
ことを特徴とする固体撮像装置。
1 6 . 前記画素部に隣接して各画素行の信号を蓄積するカラム領域を有する ことを特徴とする請求項 1 5記載の固体撮像装置。
1 7 . 前記複数の電源電圧の少なくとも 1つは負電源電圧である
ことを特徴とする請求項 1 5記載の固体撮像装置。
1 8 . 前記単位画素が、 少なくとも受光量に応じた信号電荷を生成する光電変換 部と、 前記光電変換部によって生成された信号電荷を取り出すための電荷検出部 と、 前記光電変換部によって生成された信号電荷を前記電荷検出部に転送する転 送手段と、 前記光電変換部をリセッ 卜するリセッ 卜手段と、 前記電荷検出部の信 号電荷を電気信号に変換して出力信号線に出力する増幅手段とを有し、
前記レベルシフト手段は、 レベルシフトさせた電源電圧を、 転送手段およ びリセッ ト手段に供給する
ことを特徴とする請求項 1 5記載の固体撮像装置。
1 9 . 前記レベルシフト手段は、 転送手段に供給する電源電圧値は、 前記リセッ ト手段に供給する電源電圧値より高く設定して供給する
ことを特徴とする請求項 1 8記載の固体撮像装置。
2 0 . 少なくとも第 1の電源電圧値で動作する回路領域と、 第 2の電源電圧値で 動作する回路領域とを有し、 電源電圧値の異なる各回路領域を接続する領域に前 記レベルシフタ手段を挿入して電源電圧値の変換を行う
ことを特徴とする請求項 1 5記載の固体撮像装置。
2 1 . 前記画素部を駆動するための垂直駆動部を有し、 前記リセッ ト手段となる リセッ ト トランジスタのソースが前記電荷検出部に接続され、 前記リセッ ト トラ ンジスタのドレインが前記垂直駆動部により制御されるドレイン制御線に接続さ れた
ことを特徴とする請求項 1 5記載の固体撮像装置。
2 2 . 前記ドレイン制御線には、 信号電荷の読み出し期間以外の期間中は第 3の 電源電圧が印加されるとともに、 信号電荷の読み出し期間中は前記第 3の電源電 圧より高い第 4の電源電圧が印加され、 この第 4の電源電圧によって前記電荷検 出部のリセッ 卜及び信号電荷の読み出しを含む一連の読出し動作が行われ、 前記 信号電荷の読出し動作終了後に前記ドレイン制御線の印加電圧が前記第 3の電源 電圧に戻る
ことを特徴とする請求項 2 1記載の固体撮像装置。
2 3 . 前記画素部の各トランジスタのゲート絶縁膜厚は、 前記画素部以外の周辺 回路部におけるトランジス夕のゲ一ト絶縁膜厚よりも大きい
ことを特徴とする請求項 2 1記載の固体撮像装置。
2 4 . 前記リセッ ト トランジスタのゲートをフローティング状態に制御する制御 トランジスタを有し、 前記ドレイン制御線が第 1の状態時に前記リセッ ト トラン ジス夕のゲ一トを第 2の状態でホールドすることによって第 1の電圧にセッ トし 、 次に前記ドレイン制御線を第 2の状態にすることにより、 容量カップリングに よってリセッ ト トランジス夕のゲ一トを第 1の電圧よりも大きい第 2の電圧にセ ッ 卜する
ことを特徴とする請求項 2 1記載の固体撮像装置。
2 5 . 前記単位画素は画素行を選択するための選択トランジスタを有し、 前記リ セッ ト トランジスタを O N状態にすることで前記電荷検出部を第 1の電圧にセッ 卜し、 前記リセッ ト トランジスタを O F F状態にすることで前記電荷検出部をフ ローティング状態とし、 次に前記選択トランジスタを O N状態にすることによつ て前記選択トランジスタのソースと前記電荷検出部の寄生容量により、 前記電荷 検出部を第 2の電圧に昇圧する
ことを特徴とする請求項 2 4記載の固体撮像装置。
2 6 . 前記単位画素は画素行を選択するための選択トランジスタを有するととも に、 前記各単位画素に少なく とも 1個の電源電圧源を有し、 単位画素内の接続順 序が電源電圧源、 選択トランジスタ、 増幅トランジスタ、 出力信号線の順であり 、 前記画素部の駆動の順序が先に前記リセッ ト トランジスタを一度 O Nし、 その 後、 前記選択トランジスタを O Nすることにより、 前記光電変換部の信号電荷を 読み出す
ことを特徴とする請求項 2 4記載の固体撮像装置。
2 7 . 半導体基板上の画素部形成領域に第 1導電型の第 1のゥエル領域を形成し 、 その外周部に第 2導電型の第 2のゥ ル領域を形成し、 さらにその外周部に第 1導電型の第 3のゥ ル領域を形成し、
前記第 3のゥェル領域に負電源電圧を印加するとともに、 この第 3のゥ ル領域内部に nチヤネルの絶縁ゲ一ト型電界効トランジスタを形成し、 前記 nチ ャネルの絶縁ゲート型電界効トランジスタのソースと前記第 3のゥヱル領域とを 同じ負電源電圧とした
ことを特徴とする請求項 1 7記載の固体撮像装置。
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