WO2005076683A1

WO2005076683A1 - 多層プリント配線板

Info

Publication number: WO2005076683A1
Application number: PCT/JP2005/001611
Authority: WO
Inventors: Yasushi Inagaki; Katsuyuki Sano
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Filing date: 2005-02-03
Publication date: 2005-08-18
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Abstract

　　【課題】　高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないパッケージ基板を提供する。　　【解決手段】　コア基板３０上の導体層３４Ｐを厚さ３０μｍに形成し、層間樹脂絶縁層５０上の導体回路５８を１５μｍに形成する。導体層３４Ｐを厚くすることにより、導体自体の体積を増やすし抵抗を低減することができる。更に、導体層３４を電源層として用いることで、ＩＣチップへの電源の供給能力を向上させることができる。

Description

明細書

多層プリント配線板

技術分野

[0001] この発明は、多層プリント配線板に係り、高周波の ICチップ、特に 3GHz以上の高周波領域での ICチップを実装したとしても誤作動やエラーなどが発生することなぐ電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案する。

背景技術

[0002] ICチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スル一ホールが形成されたコア基板の両面もしくは片面に、層間絶縁榭脂を形成し、層間導通のためのバイァホールをレーザもしくはフォトエッチングにより開口させて、層間榭脂絶縁層を形成させる。そのバイァホール内壁と層間榭脂絶縁層上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子 (PG AZBGAなど)を形成させることにより、 ICチップを実装することができる基板ゃパッケージ基板となる。 ICチップは C4 (フリップチップ）実装を行うことにより、 ICチップと基板との電気的接続を行って、る。

[0003] ビルドアップ式の多層プリント配線板の従来技術としては、特開平 6-260756号公報、特開平 6-275959号公報などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイァホールを有する層間絶縁層を施して、アディティブ法により導体層を施し、ランドと接続すること〖こより、高密度化、微細配線を形成された多層プリント配線板を得られる。

[0004] 特許文献 1：特開平 6-260756号公報

特許文献 2：特開平 6-275959号公報

発明の開示

発明が解決しょうとする課題 [0005] し力しながら、 ICチップが高周波になるにつれて、誤動作やエラーの発生の頻度が高くなつてきた。特に周波数が 3GHzを越えたあたりから、その度合いが高くなつてきている。 5GHzを越えると全く動かなくなることもあった。そのために、該 ICチップを C PUとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スィツチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなつてしまった。

[0006] それらの ICチップ、基板をそれぞれ非破壊検査や分解したところ ICチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に 1GH z未満) ICチップを実装した場合には、誤動作やエラーの発生はな力つた。

[0007] 本発明者らは、上述した課題を解決するために、特願 2002-233775中に記載したようにコア基板上の導体厚の厚みを層間絶縁層上の導体層の厚みより厚くすることを提案した。しかしながら、上述した発明では、微細な配線パターンを有するコア基板を作製しょうとすると配線パターン間の絶縁間隔が狭くなり、絶縁信頼性に劣るプリント配線板となってしまった。

[0008] 本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高周波領域の ICチップ、特に 3GHzを越えても誤動作やエラーの発生しないプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。

また、絶縁信頼性や接続信頼性の高、多層プリント配線板を提供することを目的とする。

課題を解決するための手段

[0009] 発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、

本願の第一の発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚ぐ前記コア基板上の導体層の側面はテーパー状になっており、該導体層の側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度を Θとしたとき、前記 Θが、 2. 8く tan©く 55の関係式を満足することを特徴とする多層プリント配線板にある。

本願の第二の発明は、コア基板上に、層間絶縁層と導体層が形成されて、ノィァホールを介して電気的な接続の行われる多層プリント配線板にぉヽて、前記コア基板が、表裏に導体層と内層に厚、導体層を有する 3層以上の多層コア基板であって、前記コア基板の内層の導体層と表裏の導体層の内、少なくとも 1層力電源層用の導体層又はアース用の導体層であることを特徴とする多層プリント配線板にある。さらに、内層の導体層の側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度を Θとしたとき、前記 Θが、 2. 8く tan©く 55の関係式を満足してもよい。

[0010] 第 1の効果として、コア基板の電源層の導体層を厚くすることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。

[0011] 第 2の効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。厚い導体層は、コア基板の内層に配設するのが好ましい。コア基板上に形成する層間絶縁層や層間絶縁層上の導体層が平坦になる。また、相互インダクタンスが減少する。

[0012] 第 3の効果として、導体層を電源層として用いることで、 ICチップへの電源の供給能力を向上させることができる。また、導体層をアース層として用いることで、 ICチップへの信号、電源に重畳するノイズを低減させることができる。その根拠としては、第 2 の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント基板上に ICチップを実装したときに、 ICチップ一基板一電源までのルーブインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域の ICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。第 4の効果として、コア基板の導体層の側面がテーパー状であり、該導体層の側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度 (以下、単に導体層の側面の角度と言う場合がある）を Θとしたとき、前記 Θが、 2. 8く tan©く 55の関係式を満足するので、ファイン化と電源不足防止、高速伝送信号を同時に達成できる。 tan©が 2. 8を越えているため、導体層の上端どうしを近接して配置しても、導体層の下端間の間隔を確保できる。そのため、高密度で絶縁信頼性が高いプリント配線板となる。また、電位が逆のスルーホールとコア基板の内層導体とを近接して配置できるためインダクタンスを減少させられる。そのため、電源不足を防止しやすい多層プリント配線板となる。両者を近接する方法としては、後述するダミーランドを有しないスル一ホールとしてもよい。一方、 tan©が 55未満であるため、導体層の側壁が直角でない。そのため、インピーダンス整合するために、信号用スルーホール (ICの信号回路と電気的に接続しているスルーホール)の導体厚ゃ径を、薄くしたり小さくしたりする必要がない。その結果、信号用スルーホールの導体抵抗を低くすることが可能となるので、高速信号伝送に有利となる。また、導体層の側面がテーパー状であると、電源不足と信号劣化を同時に防止することも可能となる。テーパ状であるため、多層コアを貫通する信号用スルーホールにおいて、信号の減衰を小さくできるので、信号劣化が起こりにくい。そして、導体層の側面の角度が所定の角度以上であるため、導体抵抗を低くできるので、電源不足を抑えることができる。さらに、多層コアの場合、表裏の導体層の側面の角度を Θ 1、内層の導体層の側面の角度を Θ 2とした時、 Θ 1 > Θ 2が望ましい。コア基板上には層間絶縁層と導体層力もなるビルドアップ層が形成されるため、ビルドアップ層の信号線にぉ、てインピーダンス整合しゃすヽからである。 Θ 1が小さいテーパ上にビルドアップ層の信号線が形成された場合、該信号線下の層間絶縁層厚みが異なる領域が多くなるからである。また、スルーホールピッチを狭くできな、ので、インダクタンスを小さくできな、。

発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、

本願発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板の電源用もしくはアース用の導体層の厚みの和の少なくとも一方は、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする多層プリント配線板にある。 [0014] すなわち、コア基板を多層コア基板とし、コア基板の表裏のみの導体層の厚みを厚くするのではなぐ各導体層の和を厚くしたことにある。多層コア基板の場合、コア基板の表裏の導体層と内層の導体層をそれぞれ足した厚みが、 ICへの電源供給やその安定ィ匕に寄与する厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、 2箇所以上での電気的な接続があるものであるときに適用される。つまり、多層化して、多層コア基板の各導体層の厚みの和を厚くし、コアの導体層を電源用の導体層として用いることで、 ICチップへの電源の供給能力が向上させることができる。また、コアの導体層をアース層として用いることで、 ICチップへの信号、電源に重畳するノイズを低減させたり、 ICに電源を安定的に供給することができる。そのため、該多層プリント基板上に ICチップを実装したときに、 ICチップ一基板一電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域の ICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。また、ノイズが低減されるため、誤動作やエラーを引き起こすことがない。

さらに、多層コア基板とすることで、多層コア基板の導体層の厚みの和を確保したまま、多層コア基板の各導体層の厚みを薄くすることができる。つまり、これにより、微細な配線パターンを形成しても、配線パターン間の絶縁間隔を確実に確保できるため、絶縁信頼性に高いプリント配線板を提供することも可能となる。

その他の効果として、コア基板の電源用もしくはアース用の導体層の厚みを厚くすることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。

[0015] また、 ICチップ一基板一コンデンサもしくは電源層一電源を経て、 ICチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそも ICチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行われる。電源層からの ICチップへの電力供給により、高周波領域の ICチップを実装したとしても、初期動作における電源不足 (電圧降下の発生という状況）に対して、大量のコンデンサを実装することなぐ電源の供給をすることができる。そもそも高周波領域の ICチップを用いるためには初期動作時の電源不足 (電圧降下）が発生するが、従来の ICチップでは供給されて、たコンデンサもしくは誘電体層の容量で足りて!/ヽた。

[0016] 特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に形成されている導体層の厚みより、厚いときに、上記の 3つの効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、所謂、ビルドアッププリント配線板のビルドアップ部における層間絶縁層上の導体層のことである（本願であれば、図 27中の 58、 158)。

[0017] コア基板の電源層は、基板の表面、裏面、内層の内少なくとも 1層、もしくは複数の層に配置させてもよい。内層の場合は、 2層以上に渡り多層化してもよい。残りの層をアース層とするのがよい。基本的には、コア基板の電源層の和は層間絶縁層の導体層よりも厚くなつていれば、その効果を有するのである。電源用の導体層とアース用の導体層とが交互に配置することが電気特性を改善するために望ましい。

ただ、内層に形成することが望ましい。内層に形成されると ICチップと外部端もしくはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり、阻害原因が少なくなり、電源不足が抑えられる力もである。

[0018] また、本発明では、コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを介して、電気的な接続を行われる多層プリント配線板にぉ、て、

コア基板上の導体層の厚みを α 1、層間絶縁層上の導体層の厚みを α 2に対して

、 a 2く a l≤40 a 2であることを特徴とする多層プリント配線板にある。

[0019] α 1≤ « 2の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。

a 1 >40 a 2を越えた場合についても検討を行ったところ、基板厚みが厚くなるため、配線長が長くなり、電圧降下量が大きくなつた。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。また、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなつてしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまうことがある。し力しながら、その範囲 1 >40 a 2)でも問題がな、ときもある。

[0020] 導体層の厚みひ 1は、 1. 2 ₀；2≤ 0；1≤40 0；2でぁることがさらに望ましぃ。その範囲であれば、電源不足 (電圧降下）による ICチップの誤動作やエラーなどが発生しないことが確認されている。

[0021] この場合のコア基板とは、ガラスエポキシ榭脂などの芯材が含浸した榭脂基板、セラミック基板、金属基板、榭脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に導体層が設けられた基板、 3層以上の多層化した導体層が形成された多層コア基板を用いたもの等を指す。

[0022] 電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。

[0023] 多層コア基板の場合であれば、前記 ex 1は、コア基板の表層の導体層と内層の導体層の内、電源用の導体層をそれぞれ足した厚みが、コア基板の電源用の導体層の厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、 2箇所以上での電気的な接続があるものであるときに適用される。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。また、パッド、ランド程度の面積であれば、その面積の導体層の厚みは、足した厚みとはならな、。この場合は、 3層（表層 +内層）力もなるコア基板でもよい。 3層以上の多層コア基板でもよい。

必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもょ、。

[0024] さらに、コア基板の内層の導体層を厚くしたとき、 ICチップの直下に該当の導体層を配置したほうがよい。 ICチップの直下に配設させることにより、 ICチップと電源層との距離を最短にすることができ、そのために、よりループインダクタンスを低減することができるのである。そのためにより効率よく電源供給がなされることとなり、電圧不足が解消されるのである。このときも、コア基板の電源用の導体層の厚みの和を α 1、層間絶縁層上の導体層の厚みを α 2に対して、ひ 2< 0；1≤40 0；2でぁることが望ましい。

[0025] なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。

[0026] 更に、多層コア基板は、内層に相対的に厚い導体層を、表層に相対的に薄い導体層を有し、内層の導体層が、主として電源層用の導体層又はアース用の導体層であることが好適である。（相対的に厚い、薄いとは、全ての導体層の厚みを比較して、その傾向がある場合、この場合は、内層は他の導体層と比較すると相対的に厚いということとなり、表層はその逆であると言うことを示している。）但し、表層の導体層を電源用、または、アース用の導体層として用いてもよいし、一面を電源用の導体層、他面をアース用の導体層として用ヽてもよ、。

即ち、内層側に厚い導体層を配置させることにより、その厚みを任意に変更したとしても、その内層の導体層を覆うように、榭脂層を形成させることが可能となるため、コァとしての平坦性が得られる。そのため、層間絶縁層の導体層にうねりを生じさせることがない。多層コア基板の表層に薄い導体層を配置しても、内層の導体層と足した厚みでコアの導体層として十分な導体層の厚みを確保することができる。これらを、電源層用の導体層又はアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。

[0027] コア基板の内層の導体層の厚みを、層間絶縁層上の導体層よりも厚くする。これにより、多層コア基板の表面に薄い導体層を配置しても、内層の厚い導体層と足すことで、コアの導体層として十分な厚みを確保できる。つまり、大容量の電源が供給されたとしても、問題なぐ起動することができるため、誤作動や動作不良を引き起こさない。このときも、コア基板の電源用の導体層の厚みの和を α 1、層間絶縁層上の導体層の厚みを _α 2に対して、 0；2< 0；1≤40 0；2でぁることが望ましぃ。

[0028] また、本発明では、コア基板上に層間絶縁層と導体層が形成されて、バイァホールを介して電気的な接続が行われる多層プリント配線板にお！、て、多層コア基板のァース用の導体層の厚みの和を _a 3、層間絶縁層上の導体層の厚みを a 2とした時、 α 3と α 2は、 a 2く a 3≤40 a 2であることを特徴とする多層プリント酉己線板にある。この範囲にすることで、 ICチップへの信号電源に重畳するノイズを低減できる。また、 ICへの電源供給を安定的に行うことが可能になる。さらに、 1. 2 α 1 < α 3≤40 α 2 の範囲にするとその効果は増す。

[0029] 多層コア基板にしたとき、内層の導体層は，導体層の厚みを相対的に厚くし、かつ、電源層として用いて、表層の導体層は、内層の導体層を挟むようにし、形成され、かつ、信号線として用いられている場合であることも望ましい。この構造により、前述の電源強化を図ることができる。

[0030] さらに、コア基板内で導体層と導体層との間に信号線を配置することでマイクロストリップ構造を形成させることができるために、インダクタンスを低下させ、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができるのである。また、表層の導体層を相対的に薄くすることがさらに望ましい構造となるのである。コア基板は、スルーホールピッチを 600 μ m以下にしてもよい。

[0031] 多層コア基板は、電気的に隔絶された金属板の両面に、榭脂層を介在させて内層の導体層が、更に、当該内層の導体層の外側に榭脂層を介在させて表面の導体層が形成されて成ることが好適である。中央部に電気的に隔絶された金属板を配置することで、十分な機械的強度を確保することができる。更に、金属板の両面に榭脂層を介在させて内層の導体層を、更に、当該内層の導体層の外側に榭脂層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。

多層コア基板は、 36合金や 42合金等の低熱膨張係数の金属板の両面に、絶縁層を介在させて内層の導体層が、更に、当該内層の導体層の外側に絶縁層を介在させて表面の導体層が形成されても良ヽ。中央部に電気的に隔絶された金属板を配置することで、多層プリント配線板の X— Y方向の熱膨張係数を ICの熱膨張係数に近づけることができ、 ICと多層プリント配線板の接続部での榭脂層の局所ヒートサイクル性が向上する。更に、金属板の両面に絶縁層を介在させて内層の導体層を、更に、当該内層の導体層の外側に絶縁層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。

[0032] 図 22は、縦軸に ICチップの電圧、横軸には時間経過を示している。図 22は、 1GH z以上の高周波 ICチップを実装した電源供給用のコンデンサを備えないプリント配線板をモデルにしたものである。線 Aは、 1GHzの ICチップの電圧の経時変化を示したものであり、線 Bは、 3GHzの ICチップの電圧の経時変化を示したものである。この図においては、同時スイッチングした時、複数回発生する電圧降下の内、 3回目の電圧降下を示している。その経時変化は、 ICチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する (X点、 X'点)。その後、供給する電源が徐々に充足されるので、電圧降下は解消される。しかしながら、電圧が降下したときには、 ICチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足による ICチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）は ICチップの周波数は増えるにつれて、大きくなってくる。そのために、電圧降下を解消するためには、時間が掛カつてしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。

[0033] 前述の電源不足 (電圧降下)を補うために、外部のコンデンサと接続させて、該コンデンサ内に蓄積された電源を放出することにより、電源不足もしくは電圧降下を小さくすることができる。

図 23には、コンデンサを備えたプリント基板をモデルにしたものである。線 Cは、小容量のコンデンサを実装して、 1GHzの ICチップにおける電圧の経時変化を示したものである。コンデンサを実装して、な、線 Aに比べると電圧降下の度合、が小さくなってきている。さらに、線 Dは、線 Cで行ったものに比べて大容量のコンデンサを実装して、線 C同様に経時変化を示したものである。さらに線 Cと比較しても、電圧降下の度合いが小さくなつてきている。それにより、所望の ICチップも機能、起動を行うことができるのである。し力しながら、図 22に示したように、 ICチップがより高周波領域になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、機能を向上することができないし、高密度化という点でも難しくなつてしまう。 [0034] コア基板の電源用の導体層の厚みの和を α 1、層間絶縁層上の導体層の厚み a 2 として、 α ΐ/ α 2を変えたときの電圧降下の様子を図 24中のグラフに示す。図 24中に、線 Cは、小容量のコンデンサを実装して、 1GHzの ICチップで、 α 1 = α 2における電圧の経時変化を示している。また、線 Fは、小容量のコンデンサを実装して、 1G Hzの ICチップで、 α 1 = 1. 5 α 2における電圧の経時変化を示し、線 Εは、小容量のコンデンサを実装して、 1GHzの ICチップで、 α 1 = 2. Ο α 2における電圧の経時変化を示している。コアの導体層の厚みの和が厚くなるにつれて、電源不足もしくは電圧降下が小さくなつてきている。そのために、 ICチップの機能、動作の不具合の発生が少なくなるということがいえる。コア基板の電源用の導体層の厚みの和を厚くすることにより、導体層の体積が増すことになる。体積が増すと導体抵抗が低減させるので、伝達される電源における電圧、電流への損失がなくなる。そのために、 ICチップ一電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作やエラーなどを引き起こさない。この場合は、特に電源用の導体層の厚みの和による要因が大きぐコア基板における電源用の導体層の厚みの和を層間絶縁層上の導体層の厚みよりも厚くすることにより、その効果を奏する。

[0035] また、コア基板の片面もしくは両面の表層に形成された電源用の導体層を厚くした場合だけでなぐ内層に導体層を形成した 3層以上のコア基板にした場合でも同様の効果を奏することがわ力つた。つまり、電源不足もしくは電圧降下を小さくする効果があるのである。なお、多層コア基板の場合は、コア基板のすべての層の電源用の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いときでも、コア基板のすベての層の電源用の導体層の厚み力層間絶縁層上の導体層の厚みと同等もしくはそれ以下のときでも、全ての層の電源用の導体層の厚みを足した厚みの総和が、層間絶縁層上の導体層の厚みより、厚くなつたときに、その効果を奏する。この場合は、それぞれの導体層の面積の差がない。つまり、ほぼ同一な面積比である場合に、その効果を奏する。例えば、 2層の導体層において、片方がベタ層の大面積であるのに対して、もう一方は、バイァホール及びそのランド程度である場合には、もう一方の層の導体層の効果は相殺されてしまう。

[0036] さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板であっても、その効果は顕著に表れる。内蔵させることにより、 ICチップとコンデンサもしくは誘電体層との距離を短くすることができる。そのために、ループインダクタンスを低減することができる。電源不足もしくは電圧降下を小さくすることができる。例えば、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の電源用の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メインの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らすことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果をいつそう発揮されるようになる。

[0037] コア基板の材料は、榭脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわ力つた。また、導体層の材質も銅力もなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されて、な、ことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらなヽことから、本願の効果を奏される。

発明の効果

[0038] 本願発明により、 ICチップ一基板一電源の導体における抵抗を低減させることができ、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が発揮される。そのために、 ICチップの機能、動作などが正常に作動するために、誤作動やエラーを発生することがなヽ。 ICチップ一基板一アースの導体における抵抗を低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラーを防ぐことができる。

また、本願発明により、 ICチップの初期起動時に発生する電源不足 (電圧降下)の度合いを小さくなることもわかり、高周波領域の ICチップ、特に 3GHz以上の ICチップを実装したとしても、問題なく起動することができることが分力つた。そのため、電気的な特性や電気接続性をも向上させることができるのである。

そして、コア基板を多層化して、導体層の厚みの和を厚くすることで、絶縁信頼性にも優れたプリント配線板とすることができる。さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくすることができる。そのために、ノィァスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験)を行っても、破壊する時間も長くなるので、信頼性も向上することができる。

また、電源用の導体層の抵抗が低くなるため、多量の電気が流れても発熱を抑えられる。アース層も同様である。この点でも、誤動作が発生しにくし、 IC実装後のプリント配線板の信頼性が高くなる。

更に、コア基板の導体層の側面はテーパー状（図 27 (B)に示す直線状のテーパー、又は、図 27 (C)に示す R面状のテーパー）になっており、該導体層の側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度を Θとしたとき、図 27 (A)に示す多層コア基板を用いる多層プリント配線板を例にとると、図 27 (B)、図 27 (C)に示すように、コア基板の内層の導体層 16Eの側面の上端と下端とを結んだ直性とコア基板とがなす角度を Θとしたとき、

Θが 2. 8く tan©く 55の関係式を満足することが望ましい。 16Pも同様である。このように導体層を形成することで、厚みの厚!ヽ導体層を形成しても信頼性を低下させることがなくなる。また、信号遅延や信号強度不足等による ICの誤動作も起こり難い。 tan©が小さくなると導体層の体積が減少するため、 ICへの電源供給に遅延が生じやすい。一方、 tan©が大きくなると信号強度がスルーホールにおいて劣化しやすい。信号強度劣化の理由を、内層の導体層が厚い 4層コアを例にとって説明する。多層コアを貫通する信号用スルーホール (ICの信号回路と電気的に接続しているスルーホール）に注目する。図 31に示すように、信号用スルーホールは、上から絶縁層 1、グランド層、絶縁層 2、電源層、絶縁層 3を貫通する。信号配線は、その周囲にグランドゃ電源の有無などによりインピーダンスが変化するため、絶縁層 1とグランド層との界面 XIを境にしてインピーダンスの値が異なる。そのため、その界面において信号の反射が起こる。同様なことが X2, X3、 X4でも起こる。このようなインピーダンスの変化量は、信号用スルーホールとグランド層、電源層との距離が近いほど、グランド層、電源層の厚みが厚いほど大きくなる。それ故、本願発明の厚い導体層を内層に有する多層コアではスルーホールにぉ、て信号劣化が発生しやす、のである。それを防止するため、 tan©の値を小さくするのが好ましいのである。 tan©の値を小さくすることにより、信号用スルーホールと内層の導体層との最小間隔を同一にしても、つまり同密度であっても、信号用スルーホールと内層の導体層との間隔が断面方向で徐々に広がるので、インピーダンスの変化量が小さくなる。より駆動周波数の大きい ICを実装するとこの問題は発生しやすいので、 tan©は 11. 4以下、さらには、 5. 7以下が好ましい。

発明を実施するための最良の形態

[0040] [第 1実施例]ガラスエポキシ榭脂基板]

先ず、本発明の第 1実施例に係る多層プリント配線板 10の構成について、図 1一図 7を参照して説明する。図 6は、該多層プリント配線板 10の断面図を、図 7は、図 6に示す多層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状態を示している。図 6に示すように、多層プリント配線板 10では、コア基板 30の表面に導体回路 34、導体層 34P、裏面に導体回路 34、導体層 34Eが形成されている。上側の導体層 34Pは、電源用のプレーン層として形成され、下側の導体層 34Eは、アース用のプレーン層として形成されている。コア基板 30の表面と裏面とはスルーホール 36を介して接続されている。更に、該導体層 34P、 34Eの上にバイァホール 60 及び導体回路 58の形成された層間榭脂絶縁層 50と、バイァホール 160及び導体回路 158の形成された層間榭脂絶縁層 150とが配設されている。該ノィァホール 160 及び導体回路 158の上層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、バイァホール 160及び導体回路 158にバンプ 7 6U、 76Dが形成されている。

[0041] 図 7中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、下側のハンダバンプ 76Dは、ドータボード 94のランド 96へ接続されて!、る。

[0042] ここで、コア基板 30上の導体層 34P、 34Eは、厚さ 5— 250 μ mに形成され、層間榭脂絶縁層 50上の導体回路 58及び層間榭脂絶縁層 150上の導体回路 158は 5— 25 m (望まし!/ヽ範囲 10一 20 μ m)【こ形成されて！/、る。

[0043] 第 1実施例の多層プリント配線板では、コア基板 30の電源層（導体層） 34P、導体層 34Eが厚くなることにより、コア基板の強度が増す、それによりコア基板自体の厚みを薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。

[0044] また、導体層 34P、 34Eを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。

[0045] 更に、導体層 34Pを電源層として用いることで、 ICチップ 90への電源の供給能力が向上させることができる。そのため、該多層プリント基板上に ICチップを実装したときに、 ICチップ一基板一電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域の ICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層 34Eをアース層として用いることで、 ICチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。

[0046] 引き続き、図 6を参照して上述した多層プリント配線板 10の製造方法について図 1 一図 5を参照して説明する。

(第 1実施例 1)

A.層間榭脂絶縁層の榭脂フィルムの作製ビスフエノール A型エポキシ榭脂（ェポキシ当量 455、油化シェルエポキシ社製ェピコート 1001) 29重量部、クレゾールノボラック型エポキシ榭脂（エポキシ当量 215、大日本インキ化学工業社製ェピクロン N— 673) 39重量部、トリァジン構造含有フエノールノボラック榭脂（フエノール性水酸基当量 120、大日本インキ化学工業社製フエノライト KA— 7052) 30重量部をェチルジグリコールアセテート 20重量部、ソルベントナフサ 20重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシィ匕ポリブタジエンゴム（ナガセ化成工業社製デナレックス R— 45EPT) 15重量部と 2—フエ-ルー 4、 5 ビス（ヒドロキシメチル)イミダゾール粉砕品 1. 5重量部、微粉砕シリカ 2. 5重量部、シリコン系消泡剤 0. 5重量部を添加しエポキシ榭脂組成物を調製した。

得られたエポキシ榭脂組成物を厚さ 38 μ mの PETフィルム上に乾燥後の厚さが 50 μ mとなるようにロールコーターを用いて塗布した後、 80— 120°Cで 10分間乾燥させることにより、層間榭脂絶縁層用榭脂フィルムを作製した。 [0047] B.榭脂充填材の調製

ビスフエノール F型エポキシモノマー（油化シェル社製、分子量： 310、 YL983U) 10 0重量部、表面にシランカップリング剤がコーティングされた平均粒径が 1. で、最大粒子の直径が 15 μ m以下の Si02球状粒子（アドテック社製、 CRS 1101-C E) 170重量部およびレべリング剤（サンノプコ社製ペレノール S4) l . 5重量部を容器にとり、攪拌混合することにより、その粘度が 23 ± 1°Cで 44一 49Pa ' sの榭脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、 2E4MZ- CN) 6. 5重量部を用いた。充填材用榭脂としては、他のエポキシ榭脂（例えば、ビスフエノール A型、ノボラック型など）、ポリイミド榭脂、フエノール榭脂などの熱硬化性榭脂を用いてもよい。

[0048] C.多層プリント配線板の製造

( 1)厚さ 0. 2-0. 8mmのガラスエポキシ榭脂または BT (ビスマレイミドトリアジン)榭脂からなる絶縁性基板 30の両面に 5— 250 mの銅箔 32がラミネートされている銅張積層板 30Aを出発材料とした（図 1 (A) )。まず、この銅張積層板をドリル削孔し、無電解めつき処理および電解めつき処理を施し、パターン状にエッチングすること〖こより、基板の両面に導体回路 34、導体層 34P、 34Eとスルーホール 36を形成した（図 1 (B) )。

[0049] (2)スルーホール 36および下層導体回路 34を形成した基板 30を水洗いし、乾燥した後、 NaOH (10gZD、NaClO2 (40gZD、 Na3 P04 (6gZDを含む水溶液を黒化浴 (酸化浴）とする黒化処理、および、 NaOH (10gZD、 NaBH4 (6gZDを含む水溶液を還元浴とする還元処理を行い、そのスルーホール 36内に粗ィ匕面 36 aを形成すると共に、導体回路 34、導体層 34P、 34Eの全表面に粗化面 34 αを形成した（図 1 (C) )。

[0050] (3)上記 Bに記載した榭脂充填材を調製した後、下記の方法により調製後 24時間以内に、スルーホール 36内、および、基板の導体回路非形成部に榭脂充填材 40の層を形成した (図 1 (D) )。

即ち、スルーホールおよび導体回路非形成部に相当する部分が開口した版を有する榭脂充填用マスクを基板上に載置し、スキージを用いてスルーホール内、凹部となつている下層導体回路非形成部、および、下層導体回路の外縁部に榭脂充填材を充填し、 100°CZ20分の条件で乾燥させた。

[0051] (4)上記（3)の処理を終えた基板の片面を、 # 600のベルト研磨紙 (三共理ィ匕学製）を用いたベルトサンダー研磨により、導体層 34P、 34Eの外縁部やスルーホール 36 のランドの外縁部に榭脂充填材 40が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くため、導体層 34P、 34Eの全表面 (スルーホールのランド表面を含む）にパフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、 100°Cで 1時間、 150°Cで 1時間の加熱処理を行って榭脂充填材 40を硬化した (図 2 (A) )。

[0052] このようにして、スルーホール 36や導体回路非形成部に形成された榭脂充填材 40 の表層部および導体層 34P、 34Eの表面を平坦ィ匕し、榭脂充填材 40と導体層 34P 、 34Eの側面とが粗ィ匕面を介して強固に密着し、またスルーホール 36の内壁面と榭脂充填材とが粗ィ匕面を介して強固に密着した基板を得た。即ち、この工程により、榭脂充填材の表面と下層導体回路の表面とが略同一平面となる。

コア基板の導体層の厚みはコア基板の導体層の厚みは 1一 250 μ mの間で形成されて、コア基板上に形成された電源層の導体層の厚みは、 1一 250 mの間で形成された。このとき、実施例 1—1では、銅箔の厚み 40 mのものを用いて、コア基板の導体層の厚みは 30 m、コア基板上に形成された電源層の導体層の厚みは 30 m であった。し力しながら、導体層の厚みは上記厚みの範囲を超えてもよい。

[0053] (5)上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次、で、エッチング液を基板の両面にスプレイで吹きつけて、導体回路 34、導体層 34P、 34Eの表面とスル一ホール 36のランド表面とをエッチングすることにより、導体回路の全表面に粗ィ匕面 36 βを形成した（図 2 (Β) )。エッチング液としては、イミダゾール銅 (II)錯体 10重量部、グリコール酸 7. 3重量部、塩ィ匕カリウム 5重量部力なるエッチング液 (メック社製、メックエッチボンド)を使用した。

[0054] (6)基板の両面に、 Αで作製した基板より少し大きめの層間榭脂絶縁層用榭脂フィルム 50 γを基板上に載置し、圧力 0. 45MPa、温度 80°C、圧着時間 10秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間榭脂絶縁層を形成した (図 2 (C) )。すなわち、層間榭脂絶縁層用榭脂フィルムを基板上に、真空度 67Pa、圧力 0. 47MPa、温度 85°C、圧着時間 6 0秒の条件で本圧着し、その後、 170°Cで 40分間熱硬化させた。

[0055] (7)次に、波長 10. 4 μ mの C02ガスレーザにて、ビーム径 4. Omm、トップハツトモード、ノレス幅 3. 0—8. 1 μ \マスクの貫通孔の径 1. 0—5. Omm、 1一 3ショットの条件で層間榭脂絶縁層に、直径 60— 100 μ mの間でのノィァホール用開口 50a を形成した（図 2 (D) )。今回は直径 60 μ mと 75 μ mで形成した。

[0056] (8)バイァホール用開口 50aを形成した基板を、 60gZlの過マンガン酸を含む 80°C の溶液に 10分間浸漬し、層間榭脂絶縁層 2の表面に存在するエポキシ榭脂粒子を溶解除去することにより、バイァホール用開口 50aの内壁を含む層間榭脂絶縁層 50 の表面に粗ィ匕面 50 αを形成した（図 2 (E) )。

[0057] (9)次に、上記処理を終えた基板を、中和溶液 (シプレイ社製）に浸漬して力も水洗いした。

さらに、粗面化処理 (粗ィ匕深さ 3 m)した該基板の表面に、パラジウム触媒を付与することにより、層間榭脂絶縁層の表面およびバイァホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム (PdC12 )と塩ィ匕第一スズ (SnC 12 )とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。

[0058] (10)次に、以下の組成の無電解銅めつき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ 0. 3-3. O /z mの無電解銅めつき膜を形成し、ノィァホール用開口 50aの内壁を含む層間榭脂絶縁層 50の表面に無電解銅めつき膜 52が形成された基板を得た（図 3 (A) )。

〔無電解めつき水溶液〕

NiS04 0. 003 mol/1

酒石酸 0. 200 mol/1

硫酸銅 0. 032 mol/1

HCHO 0. 050 mol/1

NaOH 0. 100 mol/1 a a ' —ビビリジル 100 mg/1

ポリエチレングリコール（PEG) 0. 10 g/1

〔無電解めつき条件〕

34°Cの液温度で 45分

[0059] (11)無電解銅めつき膜 52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、 110mj/cm²で露光し、 0. 8%炭酸ナトリウム水溶液で現像処理することにより、厚さ 25 mのめつきレジスト 54を設けた（図 3 (B) )。

[0060] (12)ついで、基板を 50°Cの水で洗浄して脱脂し、 25°Cの水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めつきを施し、めっきレジスト 54非形成部に、電解銅めつき膜 56を形成した（図 3 (C) )。

〔電解めつき液〕

硫酸 2. 24 mol/1

硫酸銅 0. 26 mol/1

添加剤 19. 5 ml/1

(アトテックジャパン社製、カバラシド GL)

〔電解めつき条件〕

電流密度 1 AZdm²

時間 65 分

温度 22 ± 2 °C

[0061] (13)さらに、めっきレジスト 3を 5%KOHで剥離除去した後、そのめつきレジスト下の無電解めつき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路 58及びバイァホール 60とした（図 3 (D) )。

[0062] (14)ついで、上記（5)と同様の処理を行い、導体回路 58及びバイァホール 60の表面に粗ィ匕面 58 α、 60 αを形成した。上層の導体回路 58の厚みは 15 μ mの厚みであった（図 4 (A) )。ただし、上層の導体回路の厚みは、 5— 25 /z mの間で形成してもよい。

[0063] (15)上記（6)—（14)の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た (図 4 (B) )。 [0064] (16)次に、ジエチレングリコールジメチルエーテル（DMDG)に 60重量％の濃度になるように溶解させた、クレゾ一ルノボラック型エポキシ榭脂（日本化薬社製)のェポキシ基 50%をアクリルィ匕した感光性付与のオリゴマー（分子量: 4000) 45. 67重量部、メチルェチルケトンに溶解させた 80重量％のビスフエノール A型エポキシ榭脂（油化シェル社製、商品名：ェピコート 1001) 16. 0重量部、イミダゾール硬化剤（四国化成社製、商品名： 2E4MZ— CN) 1. 6重量部、感光性モノマーである 2官能アタリルモノマー（日本ィ匕薬社製、商品名： R604) 4. 5重量部、同じく多価アクリルモノマ一 (共栄化学社製、商品名： DPE6A) 1. 5重量部、分散系消泡剤 (サンノプコ社製、 S-65) 0. 71重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフヱノン（関東ィ匕学社製） 1. 8重量部、光増感剤としてのミヒラーケトン（関東ィ匕学社製) 0. 2重量部、を加えることにより、粘度を 2 5°Cで 2. OPa · sに調整したソルダーレジスト組成物を得た。

なお、粘度測定は、 B型粘度計 (東京計器社製、 DVL— B型)で 60min-lの場合は口一ター No. 4、 6min- 1の場合はローター No. 3によった。

[0065] (17)次に、多層配線基板の両面に、上記ソルダーレジスト組成物 70を 20 μ mの厚さで塗布し、 70°Cで 20分間、 70°Cで 30分間の条件で乾燥処理を行った後（図 4 (C ) )、ソルダーレジスト開口部のパターンが描画された厚さ 5mmのフォトマスクをソルダ一レジスト層 70に密着させて 1000mjZcm2の紫外線で露光し、 DMTG溶液で現像処理し、 200 μ mの直径の開口 71を形成した（図 5 ( A) )。

そして、さらに、 80°Cで 1時間、 100°Cで 1時間、 120°Cで 1時間、 150°Cで 3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが 15— 25 μ mのソルダーレジストパターン層を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。

[0066] (18)次に、ソルダーレジスト層 70を形成した基板を、塩化ニッケル（2. 3 X 10^_1mol ZD、次亜リン酸ナトリウム（2. 8 X 10— imolZD、タエン酸ナトリウム（1. 6 X 10^_1mol ZDを含む ρΗ=4. 5の無電解ニッケルめっき液に 20分間浸漬して、開口部 71に厚さ 5 mのニッケルめっき層 72を形成した。さらに、その基板をシアンィ匕金カリウム（7 . 6 X 10— ³molZD、塩化アンモ-ゥム（1. 9 X 10— imolZD、タエン酸ナトリウム（1. 2 X 10^_1mol/1)、次亜リン酸ナトリウム（1. 7 X 10— imol/l)を含む無電解金めつき液に 80°Cの条件で 7. 5分間浸漬して、ニッケルめっき層 72上に、厚さ 0. 03 mの金めっき層 74を形成した（図 5 (B) )。ニッケル金層以外にも、スズ、貴金属層（金、銀

、ノ《ラジウム、白金など）の単層を形成してもよい。

[0067] (19)この後、基板の ICチップを載置する面のソルダーレジスト層 70の開口 71に、スズ^ 0を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズーアンチモンを含有するはんだペーストを印刷した後、 200°Cでリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ 76U、 76Dを有する多層プリント配線板を製造した（図 6)。

[0068] 半田バンプ 76Uを介して ICチップ 90を取り付け、チップコンデンサ 98を実装する。

そして、半田バンプ 76Dを介してドータボード 94へ取り付ける（図 7)。

[0069] (第 1実施例 2)

図 6を参照して上述した第 1実施例ー1と同様であるが以下の様に製造した。

コア基板の導体層の厚み： 55 m コア基板の電源層の厚み： 55 m

層間絶縁層の導体層の厚み： 15 m

[0070] (第 1実施例 3)

第 1実施例— 1と同様であるが、以下のように製造した。

コア基板の導体層の厚み： 75 μ m コア基板の電源層の厚み： 75 μ m

層間絶縁層の導体層の厚み： 15 m

[0071] (第 1実施例 4)

第 1実施例と同様であるが、以下のように製造した。

コア基板の導体層の厚み： 180 m コア基板の電源層の厚み： 180 m 層間絶縁層の導体層の厚み： 6 m

[0072] (第 1実施例 5)

第 1実施例と同様であるが、以下のように製造した。

コア基板の導体層の厚み： 18 μ m コア基板の電源層の厚み： 18 μ m

層間絶縁層の導体層の厚み： 15 m

[0073] なお、第 1実施例において、 1 < (コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み）≤40のものを適合例として、（コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み）≤1を比較例とした。また、（コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み） > 40のものを参考例とした。

[0074] 図 8 (A)は第 1実施例の改変例を示している。、コア基板 30の導体層 34P、 34Eの側面はテーパー状（図 10 (B)に示す直線状のテーパー、又は、図 10 (C)に示す R 面状のテーパー）になっており、該導体層 34P、 34Eの側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度を Θとしたとき、コア基板の内層の導体層 34P 、 34Eの側面の上端と下端とを結んだ直性とコア基板とがなす角度を Θとしたとき、 Θが 2. 8く tan©く 55の関係式を満足するように構成されている。

第 1実施例 1 1一第 1実施例 1 5に対応して、コア基板 30の導体層 34P、 34Eの側面を、上述した関係式を満足する R面状のテーパーとした第 1実施例- 6— 10を作製した。尚、テーパー状とするエッチング方法は後述する。

[0075] [第 2実施例]セラミック基板

第 2実施例に係る多層プリント配線板について説明する。

図 6を参照して上述した第 1実施例では、コア基板が絶縁樹脂で形成されて!、た。これに対して、第 2実施例では、コア基板がセラミック、ガラス、 ALN、ムライトなどからなる無機系硬質基板であるが、他の構成は図 6を参照して上述した第 1実施例と同様であるため、図示及び説明は省略する。

[0076] 第 2実施例の多層プリント配線板においても、コア基板 30上の導体層 34P、 34E、

34は、銅、タンダステムなどの金属で形成され、層間榭脂絶縁層 50上の導体回路 5 8及び層間榭脂絶縁層 150上の導体回路 158は銅で形成されている。この第 2実施例においても第 1実施例と同様な効果を得ている。このとき、コア基板の導体層の厚み、コア基板の電源層の厚み、層間絶縁層の厚みも第 1実施例と同様に形成された。また、第 2実施例において、 1 < (コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み）≤40のものを適合例として、（コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み）≤1を比較例とした。また、（コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み） >40のものを参考例とした。

[0077] (第 2実施例 1) 上述した第 2実施例と同様であるが以下の様に製造した。

コア基板の導体層の厚み： 30 m コア基板の電源層の厚み： 30 m

層間絶縁層の導体層の厚み： 15 m

[0078] (第 2実施例 2)

上述した第 2実施例と同様であるが以下の様に製造した。

コア基板の導体層の厚み： 50 m コア基板の電源層の厚み： 50 m

層間絶縁層の導体層の厚み： 15 m

[0079] (第 2実施例 3)

上述した第 2実施例と同様であるが以下の様に製造した。

層間絶縁層の導体層の厚み： 15 m

[0080] (第 2実施例 4)

上述した第 2実施例と同様であるが以下の様に製造した。

コア基板の導体層の厚み： 180 m コア基板の電源層の厚み： 180 m

層間絶縁層の導体層の厚み： 6 m

[0081] [第 3実施例]金属コア基板

図 9及び図 10を参照して第 3実施例に係る多層プリント配線板について説明する。図 6を参照して上述した第 1実施例では、コア基板が榭脂板で形成されていた。これに対して、第 3実施例では、コア基板が金属板から成る。

[0082] 図 9は、第 3実施例に係る多層プリント配線板 10の断面図を、図 10は、図 9に示す多層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状態を示している。図 9に示すように、多層プリント配線板 10では、コア基板 30は金属板からなり、電源層として用いられる。コア基板 30の両面には、バイァホール 60及び導体回路 58が配置された層間榭脂絶縁層 50が形成され、層間榭脂絶縁層 50の上には、ノィァホール 160及び導体回路 158が配置された層間榭脂絶縁層 150が形成されている。コア基板 30の通孔 33内には、スルーホール 36が形成され、バイァホールの両端には蓋めつき層 37が配置されている。該バイァホール 160及び導体回路 158 の上層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、バイァホール 160及び導体回路 158にバンプ 76U、 76Dが形成されている。

[0083] 図 10中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、下側のハンダバンプ 76Dは、ドータボード 94のランド 96へ接続されている。

[0084] ここで、コア基板 30は、 200— 600 μ mに形成されて、る。金属板の厚みは、 15-

300 μ mの間で形成された。層間絶縁層の導体層の厚みは、 5— 25 μ mの間で形成してもよい。しかしながら、金属層の厚みは上述の範囲を超えてもよい。

この第 3実施例においても、第 1実施例と同様な効果を得ている。

[0085] (第 3実施例 1)

図 9を参照して上述した第 3実施例と同様であるが以下のように設定した。コア基板の厚み： 550 μ m コア基板の電源層の厚み： 35 m

層間絶縁層の導体層の厚み： 15 m

[0086] (第 3実施例 2)

第 3実施例と同様であるが以下のように設定した。

コア基板の厚み： 600 ^ m コア基板の電源層の厚み：55 m

層間絶縁層の導体層の厚み： 15 /X m

[0087] (第 3実施例 3)

第 3実施例と同様であるが以下のように設定した。

コア基板の厚み： 550 μ m コア基板の電源層の厚み： 100 m

層間絶縁層の導体層の厚み： 10 μ m

[0088] (第 3実施例 4)

第 3実施例と同様であるが以下のように設定した。

コア基板の厚み： 550 μ m コア基板の電源層の厚み： 180 m

層間絶縁層の導体層の厚み： 6 m

[0089] (第 3実施例 5)

第 3実施例と同様であるが以下のように設定した。

コァ基板の厚み： 550 m コァ基板の電源層の厚み： 240 m 層間絶縁層の導体層の厚み： 6 m

[0090] なお、第 3実施例において、 1 < (コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み）≤40のものを適合例として、（コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み）≤1を比較例とした。また、（コア基板の電源層の導体層の厚み Z層間絶縁層の導体層の厚み） > 40のものを参考例とした。

[0091] [第 4実施例] 3層コア基板

図 11及び図 12を参照して第 4実施例に係る多層プリント配線板について説明する図 6を参照して上述した第 1実施例では、コア基板が単板で形成されていた。これに対して、第 4実施例では、コア基板が積層板カゝらなり、積層板内に導体層が設けられている。

[0092] 図 11は、第 4実施例に係る多層プリント配線板 10の断面図を、図 12は、図 11に示す多層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状態を示している。図 11に示すように、多層プリント配線板 10では、コア基板 30の表面及び裏面に導体回路 34、導体層 34Pが形成され、コア基板 30内に導体層 24が形成されている。導体層 34P及び導体層 24は、電源用のプレーン層として形成されている。導体層 34Pと導体層 24とは導電ポスト 26により接続されている。（この場合の導電ポストとは、スルーホール、非貫通孔などのバイァホール（含むブラインドスルーホール、ブラインドバイァホール)スルーホールもしくはバイァホール導電性材料で充填したもの意味する。）更に、該導体層 34Pの上にノィァホール 60及び導体回路 58の形成された層間榭脂絶縁層 50と、バイァホール 160及び導体回路 158の形成された層間榭脂絶縁層 150とが配置されている。該バイァホール 160及び導体回路 158の上層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、バイァホール 160及び導体回路 158にバンプ 76U、 76Dが形成されている。

[0093] 図 12中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、下側のハンダバンプ 76Dは、ドータボード 94のランド 96へ接続されて!、る。 [0094] ここで、コア基板 30上の導体回路 34、導体層 34P、 34P及びコア基板内の導体層 24が形成され、層間榭脂絶縁層 50上の導体回路 58及び層間榭脂絶縁層 150上の導体回路 158が形成されている。コア基板の導体層 34Pおよび導体層 24の厚みはコア基板の導体層の厚みは 1一 250 mの間で形成されて、コア基板上に形成された電源層としての役目を果たす導体層の厚みは、 1一 250 μ mの間で形成された。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層 34、表層である導体層 24、その双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第 4実施例においても、 3層の導体層 34P、 34P、 24の厚みを合わせることで、第 1実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。

なお、第 4実施例において、 1 < (コア基板の電源層の導体層の厚みの総和 Z層間絶縁層の導体層の厚み）≤40のものを適合例として、（コア基板の電源層の導体層の厚みの総和 Z層間絶縁層の導体層の厚み）≤1を比較例とした。（コア基板の電源層の導体層の厚みの総和 Z層間絶縁層の導体層の厚み） >40のものを参考例とした。

[0095] (第 4実施例 1)

図 11を参照して上述した第 4実施例と同様であるが以下のように設定した。

コア基板の導体層（電源層）の厚み： 15 m

中間導体層（電源層）の厚み： 20 m

コア基板の電源層の厚みの和： 50 m

層間絶縁層の導体層の厚み： 15 m

[0096] (第 4実施例 2)

第 4実施例と同様であるが、以下のように製造した。

コア基板の導体層（電源層）の厚み： 20 m

中間導体層（電源層）の厚み： 20 m

コア基板の電源層の厚みの和： 60 m

層間絶縁層の導体層の厚み： 15 m

[0097] (第 4実施例 3) 第 4実施例と同様であるが、以下のように製造した。

コア基板の導体層（電源層）の厚み： 25 m

中間導体層（電源層）の厚み： 25 m

コア基板の電源層の厚みの和： 75 μ m

層間絶縁層の導体層の厚み： 15 m

[0098] (第 4実施例 4)

第 4実施例と同様であるが、以下のように製造した。

コア基板の導体層（電源層）の厚み： 50 μ m

中間導体層（電源層）の厚み： 100 m

コア基板の電源層の厚みの和： 200 m

層間絶縁層の導体層の厚み： 10 μ m

[0099] (第 4実施例 5)

第 4実施例と同様であるが、以下のように製造した。

コア基板の導体層（電源層）の厚み： 55 m

中間導体層（電源層）の厚み： 250 m

コア基板の電源層の厚みの和： 360 m

層間絶縁層の導体層の厚み： 12 m

[0100] (第 4実施例 6)

第 4実施例と同様であるが、以下のように製造した。

コア基板の導体層（電源層）の厚み： 55 m

中間導体層（電源層）の厚み： 250 m

コア基板の電源層の厚みの和： 360 m

層間絶縁層の導体層の厚み： 9 m

[0101] [第 5実施例] 多層コア基板

図 13—図 18を参照して本発明の第 5実施例に係る多層プリント配線板について説明する。

先ず、第 5実施例に係る多層プリント配線板 10の構成について、図 17、図 18を参照して説明する。図 17は、該多層プリント配線板 10の断面図を、図 18は、図 17に示す多層プリント配線板 10に ICチップ 90を取り付け、ドータボード 94へ載置した状態を示している。図 17に示すように、多層プリント配線板 10では多層コア基板 30を用いている。多層コア基板 30の表面側に導体回路 34、導体層 34P、裏面に導体回路 34、導体層 34Eが形成されている。上側の導体層 34Pは、電源用のプレーン層として形成され、下側の導体層 34Eは、アース用のプレーン層として形成されている。更に、多層コア基板 30の内部の表面側に、内層の導体回路 16、導体層 16E、裏面に導体回路 16、導体層 16Pが形成されている。上側の導体層 16Eは、アース用のプレーン層として形成され、下側の導体層 16Pは、電源用のプレーン層として形成されている。電源用のプレーン層間の接続は、スルーホールやバイァホールにより行われる。プレーン層は、片側だけの単層であっても、 2層以上に配置したものでもよい。 2層一 4層で形成されることが望ましい。 5層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は 4層と同等程度である。特に、 2層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。また、コア基板の厚みを薄くできるため、スルーホール配線長を短く出来る。多層コア基板 30の中央には、電気的に隔絶された金属板 12が収容されている。（該金属板 12は、心材としての役目も果たしている力スル一ホールやバイァホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。）該金属板 12に、絶縁榭脂層 14を介して表面側に、内層の導体回路 16、導体層 16E、裏面に導体回路 16、導体層 16Pが、更に、絶縁榭脂層 18を介して表面側に導体回路 34、導体層 34Pが、裏面に導体回路 34、導体層 34Eが形成されている。多層コア基板 30は、スルーホール 36を介して内層及び表面側と裏面側との接続が取られている。

多層コア基板 30の表面の導体層 34P、 34Eの上には、バイァホール 60及び導体回路 58の形成された層間榭脂絶縁層 50と、バイァホール 160及び導体回路 158の形成された層間榭脂絶縁層 150とが配設されている。該バイァホール 160及び導体回路 158の上層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、バイァホール 160及び導体回路 158にバンプ 76U、 76D が形成されている。 [0103] 図 18中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、下側の外部端子 76Dは、ドータボード 94のランド 96へ接続されている。この場合における外部端子とは、 PGA、 BGA,半田バンプ等を指している。

[0104] ここで、コア基板 30表層の導体層 34P、 34Eは、厚さ 10— 60 μ mに形成され、内層の導体層 16P、 16Eは、厚さ 10— 250 mに形成され、層間榭脂絶縁層 50上の導体回路 58及び層間榭脂絶縁層 150上の導体回路 158は 5— 25 mに形成されている。

[0105] 第 5実施例の多層プリント配線板では、コア基板 30の表層の電源層（導体層） 34P 、導体層 34、内層の電源層（導体層） 16P、導体層 16Eおよび金属板 12を厚くすることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。

[0106] また、導体層 34P、 34E、導体層 16P、 16Eを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。

[0107] 更に、導体層 34P、 16Pを電源層として用いることで、 ICチップ 90への電源の供給能力が向上させることができる。そのため、該多層プリント基板上に ICチップを実装したときに、 ICチップ一基板一電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域の ICチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層 34E、 16Eをアース層として用いることで、 ICチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。コンデンサを実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しに《なる。特に、 ICチップの直下に配設させることにより、その効果 (電源不足を起しに《する）は顕著によくなる。その理由として、 ICチップの直下であれば、多層プリント配線板での配線長を短くすることができるカゝらである。

[0108] 第 5実施例では、多層コア基板 30は、内層に厚い導体層 16P、 16Eを、表面に薄い導体層 34P、 34Eを有し、内層の導体層 16P、 16Eと表面の導体層 34P、 34Eとを電源層用の導体層、アース用の導体層として用いる。即ち、内層側に厚い導体層 16P、 16Eを配置しても、導体層を覆う榭脂層が形成されている。そのために、導体層が起因となって凹凸を相殺させることで多層コア基板 30の表面を平坦にすることができる。このため、層間絶縁層 50、 150の導体層 58、 158にうねりを生じせしめないように、多層コア基板 30の表面に薄い導体層 34P、 34Eを配置しても、内層の導体層 16P、 16Eと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。導体層 16P、 34Pを電源層用の導体層として、導体層 16E、 34Eをアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。

[0109] 更に、コア基板内で導体層 34Pと導体層 16Pとの間の信号線 16 (導体層 16Eと同層）を配置することでマイクロストリップ構造を形成させることができる。同様に、導体層 16Eと導体層 34Eとの間の信号線 16 (導体層 16Pと同層）を配置することでマイクロストリップ構造を形成させることができる。マイクロストリップ構造を形成させることにより、インダクタンスも低下し、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができる。

[0110] 即ち、コア基板の内層の導体層 16P、 16Eの厚みを、層間絶縁層 50、 150上の導体層 58、 158よりも厚くする。これにより、多層コア基板 30の表面に薄い導体層 34E 、 34Pを配置しても、内層の厚い導体層 16P、 16Eと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、 1 < (コアの内層の導体層 Z層間絶縁層の導体層）≤ 40であることが望ましい。 1. 2≤ (コアの内層の導体層 Z層間絶縁層の導体層）≤ 30であることがさらに望ましい。

[0111] 多層コア基板 30は、電気的に隔絶された金属板 12の両面に、榭脂層 14を介在させて内層の導体層 16P、 16Eが、更に、当該内層の導体層 16P、 16Eの外側に榭脂層 18を介在させて表面の導体層 34P、 34Eが形成されて成る。中央部に電気的に隔絶された金属板 12を配置することで、十分な機械的強度を確保することができる。更に、金属板 12の両面に榭脂層 14を介在させて内層の導体層 16P、 16Eを、更に、当該内層の導体層 16P、 16Eの外側に榭脂層 18を介在させて表面の導体層 34P、 34Eを形成することで、金属板 12の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。

[0112] 図 19は、第 5実施例の改変例を示している。この改変例では、 ICチップ 90の直下にコンデンサ 98を配置してある。このため、 ICチップ 90とコンデンサ 98との距離が近く、 ICチップ 90へ供給する電源の電圧降下を防ぐことができる。

[0113] 引き続き、図 17に示す多層プリント配線板 10の製造方法について図 13—図 18を参照して説明する。

[0114] (1)く金属層の形成工程 >

図 13 (A)に示す厚さ 20— 400 mの間の内層金属層（金属板） 12に、表裏を貫通する開口 12aを設ける（図 13 (B) )。第 5実施例では、 20 mの金属板を用いた。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されているものを用いることができる。ここで、低熱膨張係数の 36合金や 42合金を用いるとコア基板の熱膨張係数を ICの熱膨張係数に近づけることが可能となるので、熱ストレスを低減できる。開口 12aは、パンチング、エッチング、ドリリング、レーザなどによつて穿設する。場合によっては、開口 12aを形成した金属層 12の全面に電解めつき、無電解めつき、置換めつき、スパッタによって、金属膜 13を被覆してもよい（図 13 (C) )。なお、金属板 12は、単層でも、 2層以上の複数層でもよい。また、金属膜 13は、開口 12aの角部において、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。なお、金属板 12はコア基板内に内蔵しなくてもよい。

[0115] (2) <内層絶縁層及び導体層の形成工程 >

金属層 12の全体を覆い、開口 12a内を充填するために、絶縁榭脂を用いる。形成方法としては、例えば、厚み 30— 200 m程度の Bステージ状の榭脂フィルムで金属板 12で挟んで（図 13 (D) )、さらに、その外側に 12— 275 mの銅箔を積層してから、熱圧着して硬化させ絶縁榭脂層 14及び導体層 16を形成することができる（図 13 (E) )。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。材料としては、ポリイミド榭脂、エポキシ榭脂、フエノール榭脂、 BT榭脂等の熱硬化性榭脂をガラスクロス、ァラミド不織布等の心材に含浸させたプリプレダを用いることが望ましい。それ以外にも榭脂を用いてもよい。第 5実施例では、 50 mのプリプレグを用いた。

導体層 16を形成する方法は、金属箔上に、めっきなどで形成してもよい。

(3) <内層金属層の回路形成工程 >

2層以上にしてもよい。アディティブ法により金属層を形成してもよい。

テンティング法、エッチング工程等を経て、内層金属層 16から内層導体層 16、 16 P、 16Eを形成させた（図 13 (F) )。このときの内層導体層の厚みは、 10— 250 m で形成させた。し力しながら、上述の範囲を超えてもよい。なお、第 5実施例では、内層の電源用の導体層の厚みは、 25 m厚である。この回路形成工程において、コア基板の絶縁信頼性を評価できるよう、テストパターン (コア基板の絶縁抵抗評価用パターン）として、導体幅 Z導体間の間隔 = 150 μ m/150 μ mの絶縁抵抗測定用の櫛歯パターンを形成した。この時、図 17に示すように、 ICの電源と電気的に接続している電源用スルーホール 36PTHが内層回路のグランド層 16Eを貫通する際、電源用スルーホール力延出する配線パターンを有しなくてもよい。以下、このようなスル一ホールを、ダミーランドを有しない電源用スルーホールと言う。同様に、 ICのグランドと電気的に接続しているグランド用スルーホール 36ETHも、内層回路の電源層 16 Pを貫通する際、グランド用スルーホールカも延出する配線パターンを有しなくてもよい。以下、このようなスルーホールを、ダミーランドを有しないグランド用スルーホールと言う。また、両者を合わせて単にダミーランドを有しないスルーホールという。このような構造にすることで、スルーホールピッチを狭くできる。また、スルーホールと内層回路間の間隔が狭ピッチとなるため、相互インダクタンスが減少する。ここで、ダミーランドを有しないスルーホールの場合の X3— X3部の横断面を図 38 (A)に示す。参考にダミーランドを有する場合の X3— X3部の横断面を図 38 (B)に示す。ダミーランドを有しないスルーホールとすることでスルーホールピッチやスルーホール 36PTHとグランド層 16E間の間隔が狭くなることが分かる。また、グランド層 16Eの形成領域が増すことも分かる。ここで、 35は、スルーホール 36PTHとグランド層 16Eとの絶縁を確保するためのスペースであり、 36Lはスルーホールランド（ダミーランド）である。

[0117] (4) <外層絶縁層及び導体層の形成工程 >

内層導体層 16、 16P、 16Eの全体を覆い、およびその回路間の隙間を充填するために、絶縁榭脂を用いる。形成方法としては、（3)までで形成した途中基板の両面に、例えば、厚み 30— 400 μ m程度の Βステージ状の榭脂フィルム（図 14 (A) )、厚み 10— 275 mの金属箔の順で積層した後、熱圧着してから硬化させ、コア基板の外層絶縁榭脂層 18及びコア基板最外導体層 34 aを形成させる（図 14 (B) )。場合によつては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。また、ガラスクロス、ァラミド不織布を心材とする Bステージのプリプレダを用いてもよい。第 5実施例では、 200 m厚のプリプレダを用いた。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで 2層以上にしてもよい。ァディティブ法により金属層を形成してもよヽ。

[0118] (5) <スルーホールの形成工程 >

基板の表裏を貫通する開口径 50— 400 μ mのスルーホール用通孔 36 aを形成する（図 14 (C) )。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる）。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。

[0119] スルーホールの導電性を確保するために、スルーホール用通孔 36 a内にめっき膜 22を形成し、表面を粗ィ匕した後（図 14 (D) )、充填榭脂 23を充填することが望ましい (図 14 (E) )。充填榭脂としては、電気的な絶縁されている榭脂材料、（例えば榭脂成分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行つている導電性材料 (例えば、金、銅などの金属粒子、榭脂材料、硬化剤などが含有されているもの。）のいずれかを用いることができる。充填後、仮乾燥して、基板表面の電解銅めつき膜 22上に付着した余分な充填榭脂を研磨で除去し、 150°Cで 1時間乾燥し、完全硬化した。めっきとしては、電解めつき、無電解めつき、パネルめつき（無電解めつきと電解めつき）などを用いることができる。金属としては、銅、ニッケル、コノレト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、 5— 30 mの間で形成されることが望ましい。

[0120] スルーホール用通孔 36 a内に充填する充填榭脂 23は、榭脂材料、硬化剤、粒子など力もなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、榭脂粒子などの単独もしくは複合で配合させる。粒径が 0. 1— 5 μ mのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。榭脂材料としては、エポキシ榭脂（例えば、ビスフエノール型ェポキシ榭脂、ノボラック型エポキシ榭脂など)、フエノール榭脂などの熱硬化性榭脂、感光性を有する紫外線硬化榭脂、熱可塑性榭脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、榭脂成分、硬化剤など力もなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁榭脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔 36 α内を充填することも可能である。導電性べ一ストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである

[0121] (6) <最外層の導体回路の形成工程 >

全体にめつき膜を被覆することで、スルーホール 36の直上に蓋めつき 25を形成してもよい（図 15 (A) )。その後、テンティング法、エッチング工程等を経て、外層の導体回路 34、 34Ρ、 34Εを形成する（図 15 (Β) )。これにより、多層コア基板 30を完成する。なお、第 5実施例では、多層コア基板の表面の電源用の導体層の厚みは、 15 μ m厚である。

このとき、図示されて!ヽなヽが多層コア基板の内層の導体層 16等との電気接続を、バイァホールやブラインドスルーホール、ブラインドバイァホールにより行ってもよ！、。

[0122] (7)導体回路 34を形成した多層コア基板 30を黒化処理、および、還元処理を行ヽ、導体回路 34、導体層 34P、 34Eの全表面に粗ィ匕面 34 18を形成する（図 15 (C) )。

[0123] (8)多層コア基板 30の導体回路非形成部に榭脂充填材 40の層を形成する（図 16 ( A) )。

[0124] (9)上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層 34P、 34Eの外縁部に榭脂充填材 40が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層 34P、 34Eの全表面 (スルーホールのランド表面を含む）にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、 100°Cで 1時間、 150°Cで 1時間の加熱処理を行って榭脂充填材 40を硬化した（図 16 (B) )。これにより、 4層の多層コア基板が完成した。

また、導体回路間の榭脂充填を行わなくてもよい。この場合は、層間絶縁層などの榭脂層で絶縁層の形成と導体回路間の充填を行う。

[0125] (10)上記多層コア基板 30に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路 34、導体層 34P、 34Eの表面とスルーホール 36のランド表面をエッチング等により、導体回路の全表面に粗ィ匕面 36 |8を形成した（図 16 (C) )。以降の工程は、図 3—図 7を参照して上述した第 1実施例と同様であるため説明を省略する。なお、図 3 (B)において、層間絶縁層（50)上の一部に、多層コア基板の導体厚により発生する層間絶縁層のうねりの影響を評価するために、めっき形成後の配線パターン (最小線間、線幅形成能力評価パターン)が導体幅 Z導体間の間隔 = 5Ζ5 ;ζ ΐη、 7. 5 /7. 5 /ζ πι、 10/10 ^ m, 12. 5/12. 5 m、 15/15となるようにめつきレジスト（ 54)を形成した。めっきレジストの厚みは、 10— 30 mの間を用いた。

[0126] また、第 5実施例において、 1 < (コア基板の電源用導体層の厚みの和 Z層間絶縁層の導体層の厚み）≤40のものを適合例として、（コア基板の電源用導体層の厚みの和 Z層間絶縁層の導体層の厚み）≤1を比較例とした。（コア基板の電源用導体層の厚みの和 Z層間絶縁層の導体層の厚み） > 40のものを参考例とした。

[0127] (第 5実施例 1)

図 17を参照して上述した第 5実施例と同様であるが以下のように設定した。

コア基板の内層の導体層の厚み： 50 m 表層の導体層の厚み： 20 m コア基板の導体回路の厚みの和： 100 m 層間絶縁層の導体層の厚み： 15 m

図 17ではコア基板の導体層を電源層とグランド層を交互に配置したが、第 5実施例- 1は、内層の導体層と表層の導体層で、電源層の役目を果たした。しかしながら、表層の導体層の面積は、ランド程度のものであったので、内層の導体層と比較すると面積が小さ力つたので、電源電圧を回復させる効果は相殺されてしまった。そのために、コア基板の導体層の厚みの和は、内層の 2層の導体層を足したものである。

[0128] (第 5実施例 2)

内層の導体層と表層の導体層で、電源層の役目を果たした。表層、内層の各一層ずつでのスルーホールにより、電気的な接続がなされた。

コア基板の内層の導体層の厚み： 60 μ m 外層の導体層の厚み： 20 μ m

コア基板の導体回路の厚みの和： 80 m

層間絶縁層の導体層の厚み： 15 m

内層の導体層と表層の導体層で、各 1層ずつ電源層の役目を果たした。表層の導体層の面積は、内層の導体層の面積と同じであった。電源電圧を回復させる効果を有する。そのために、コア基板の導体層の厚みの和は、内層の導体層と表層の導体層を足したものである。

[0129] (第 5実施例 3)

コア基板の内層の導体層の厚み： 150 μ m 外層の導体層の厚み： 20 μ m コア基板の導体回路の厚みの和： 150 m

層間絶縁層の導体層の厚み： 15 m

内層の導体層と表層の導体層で、電源層の役目を果たした。し力しながら、表層の導体層の面積は、ランド程度のものであったので、内層の導体層と比較すると面積が小さかったので、電源電圧を回復させる効果は相殺されてしまった。そのために、コァ基板の導体層の厚みの和は、内層 1層の導体層の厚みである。

[0130] (第 5実施例 4)

第 5実施例— 1と同様であるが、以下のように製造した。コア基板の内層の導体層（電源層）の厚み： 100 m

表層の導体層（電源層）の厚み： 20 m

コア基板の導体回路の厚みの和： 200 m

層間絶縁層の導体層の厚み： 10 μ m

コア基板の導体回路の厚みの和は、内層の層の導体層を足したものである。

[0131] (第 5実施例 5)

第 5実施例— 1と同様であるが、以下のように製造した。

コア基板の内層の導体層（電源層）の厚み： 120 m

表層の導体層（電源層）の厚み： 20 m

コア基板の導体回路の厚みの和： 240 m

層間絶縁層の導体層の厚み： 8 m

[0132] (第 5実施例 6)

第 5実施例— 2と同様であるが、以下のように製造した。

コア基板の内層の導体層（電源層）の厚み： 250 m

表層の導体層（電源層）の厚み： 50 m

コア基板の導体回路の厚みの和： 300 m

層間絶縁層の導体層の厚み： 7. 5 m

[0133] [第 6実施例]コンデンサ内蔵コア基板

図 20及び図 21を参照して第 6実施例に係る多層プリント配線板について説明する第 6実施例の多層プリント配線板では、コア基板 30にチップコンデンサ 20が内蔵されている。

[0134] 図 20は、第 6実施例に係る多層プリント配線板 10の断面図を、図 21は、図 20に示す多層プリント配線板 10に ICチップ 90を取り付けた状態を示している。図 20に示すように、多層プリント配線板 10では、コア基板 30が榭脂基板 30A及び榭脂層 30Bからなる。榭脂基板 30Aにはコンデンサ 20を収容するための開口 31aが設けられている。コンデンサ 20の電極は、榭脂層 30Bに設けられたバイァホール 33により接続が取られている。コア基板 30の上面には、導体回路 34及び電源層を形成する導体層

34Pが形成され、また、コア基板 30の両面には、バイァホール 60及び導体回路 58 が配置された層間榭脂絶縁層 50が形成されている。コア基板 30には、スルーホール 36が形成されている。層間榭脂絶縁層 50の上層にはソルダーレジスト層 70が形成されており、該ソルダーレジスト層 70の開口部 71を介して、バイァホール 60及び導体回路 58にバンプ 76U、 76Dが形成されて!、る。

[0135] 図 21中に示すように、多層プリント配線板 10の上面側のハンダバンプ 76Uは、 IC チップ 90のランド 92へ接続される。更に、チップコンデンサ 98が実装される。一方、下側のハンダバンプへの接続用の導電性接続ピン 99が取り付けられている。

[0136] ここで、導体層 34Eは、 30 μ mに形成されている。この第 6実施例においては、コア基板 30内にコンデンサ 20を内蔵するため、第 1実施例を上回る効果が得られる。

[0137] (第 6実施例 1)

図 20を参照して上述した第 6実施例と同様であるが以下のように設定した。

層間絶縁層の導体層の厚み： 15 m

[0138] (第 6実施例 2)

第 6実施例と同様であるが以下のように設定した。

層間絶縁層の導体層の厚み： 15 m

[0139] (第 6実施例 3)

層間絶縁層の導体層の厚み： 15 m

[0140] (第 6実施例 4)

第 6実施例— 1と同様であるが以下のように設定した。

コア基板の導体層（電源層）の厚み： 180 m

層間絶縁層の導体層の厚み： 6. 0 m

[0141] (比較例）

第 1実施例一第 5実施例において、（コア基板の電源用の導体層の厚みの和 Z層間絶縁層の導体層の厚み）≤1を第 1比較例一第 5比較例とした。その実例として、コァ基板の電源用の導体層の厚みの和： 15 m、層間絶縁層の導体層の厚み： 15 mに設定した。

[0142] (参考例）

第 1実施例一第 5実施例において、（コア基板の電源用の導体層の厚みの和 Z層間絶縁層の導体層の厚み） >40を第 1参考例一第 5参考例とした。その実例として、コア基板の電源用の導体層の厚みの和： 415 m、層間絶縁層の導体層の厚み： 1 0 mに設疋した。

[0143] それぞれの実施例と比較例と参考例の基板に周波数 3. 1GHzの ICチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量を測定した。このときの電圧降下の値を示した。電源電圧 1. OVのときの変動した電圧降下量の値である。 ICチップの電圧は、該電圧を測定できる回路をプリント配線板に形成し行なつた。

また、それぞれの実施例と比較例と参考例のバイアス高温高湿条件 (温度 130°C、湿度 85%、 2V印カロ）下における信頼性試験を行った。試験時間は、 100hr、 300hr 、 500hr、 lOOOhrで行い、 ICの誤動作の有無、コアの導体層のビア接続オープンの有無にっ、てそれぞれの実施例および比較例にっ、て検証をした。この結果を図 25、図 26中図表に表す。尚、電源電圧 1. 0Vのとき、変動許容範囲が ± 10%(3回目の電圧降下量)であれば、電圧の挙動が安定していることになり、 ICチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が 0. IV以内であれば、電圧降下による ICチップへの誤動作等を引き起こさないことになる。

[0144] 図 25、図 26より、適合例で作成したものは ICチップの誤動作やオープンなどなりにくい。つまり、電気接続性と信頼性が確保される。

比較例では、 ICチップの誤動作を引き起こしてしまうため、電気接続性に問題があるし、導体の厚みが薄いため、信頼性試験下で発生した応力を緩衝できず、ビア接続部での剥がれが生じてしまった。そのために、信頼性が低下してしまった。しかしながら、コア基板の電源層の厚みの和 Z層間絶縁層の導体層の厚みの比 1. 2を越えると、その効果が現れてくる。コア基板の電源層の厚みの和 Z層間絶縁層の導体層の厚み比 40を越えると (参考例）、上層の導体回路における不具合 (例えば、上層の導体回路への応力の発生やうねりによる密着性の低下を引き起こしてしまう等）のため、信頼性が低下してしまつた o

試験の結果からも、電気特性と信頼性の要因を満たすのは、 1 < (コア基板の導体層の厚みの和 Z層間絶縁層の導体層の厚み）≤40ということになる。

第 1実施例- 6— 10に関する結果が図 25, 26にないが第 1実験例- 1一 5と同じでめつに。

[0145] [第 7実施例]

図 27に第 7実施例に係る多層プリント配線板の断面図を示す。第 7実施例では、第 5実施例における図 13 (F)において、コア基板の内層導体層 16E、 16Pを形成する際に、スプレー圧、エッチング時間等のエッチング条件を変化させたり、スプレー式ェツチング装置で下面のみを使ってエッチングする等により、導体層 16E、 16Pの側面を直線状のテーパー又は R面状のテーパーとし、導体層の側面の上端と下端とを結んだ直線とコア基板との成す角度 Θ (図 27 (A)中に示す導体層 16の円 b部の拡大である図 27 (B)：直線状のテーパー、図 27 (C)： R面状のテーパー、参照）を以下の第 7実施例 1一第 7実施例 9のように調整した。なお、第 7実施例 1一第 7実施例 6のそれぞれの断面の Θ及びその形状 (直線状のテーパー又は R面状のテーパー )は、内層導体の縦断面が観察できるよう研磨し、 X 100— X 1000の顕微鏡で断面観察した実測値である。

[0146] [第 7実施例 1]

tan Θを 2に、形状を R面状のテーパーに調整した。

[0147] [第 7実施例 2]

tan Θを 2. 8に、形状を R面状のテーパーに調整した。

[0148] [第 7実施例 3]

tan Θを 3. 5に、形状を R面状のテーパーに調整した。

[0149] [第 7実施例 4]

tan Θを 53に、形状を R面状のテーパーに調整した。 [0150] [第 7実施例 5]

tan Θを 55に、形状を R面状のテーパーに調整した。

[0151] [第 7実施例 6]

tan Θを 57に、形状を R面状のテーパーに調整した。

[0152] [第 7実施例 7]

tan Θを 2. 8に、形状を直線状のテーパーに調整した。

[0153] [第 7実施例 8]

tan Θを 53に、形状を直線状のテーパーに調整した。

[0154] [第 7実施例 9]

tan Θを 57に、形状を直線状のテーパーに調整した。

[0155] そして、第 7実施例 1一第 7実施例— 6の多層プリント配線板に対して下記の条件の時間（回数)の HAST試験とヒートサイクル試験を行った。第 7実施例 7、 8、 9の多層プリント配線板に対してはヒートサイクル試験のみを行った。この結果を図 28中の図表に示す。また、横軸に tan0、縦軸に絶縁抵抗及び抵抗率変化を取ったグラフを図 29中に示す。

[0156] HAST試験の条件及び時間

条件： 85。C X 85% X 3. 3V

時間： 115hr

試験後の絶縁抵抗が 10⁷ Ω以上のものを合格とした。

[0157] ヒートサイクル試験

条件：— 55°C X 5分 125°C X 5分

回数： 1000回

試験後の抵抗率変化が ± 10%以内のものを合格とした。尚、測定は、後述する第 8実施例と同様である。

[0158] 図 28及び図 29の結果から、 Θが 2. 8く tan©く 55の関係式を満足するとき、絶縁信頼性と接続信頼性を共に満足することが分かる。

HAST試験後の第 7実施例 1の多層プリント配線板とヒートサイクル試験後の第 7 実施例— 6の多層プリント配線板を解析した。 [0159] 第 7実施例 6においては、多層コア基板の内層の導体層の側壁と絶縁樹脂との界面を起点としてクラックや、その界面で剥離が原因となって、抵抗上昇が起こっていた事が分力つた。

[0160] 第 7実施例ー1においては、多層コア基板の内層の導体層のボトムにおける導体層間（絶縁層上）にエッチング残りした銅が点在することが原因となって、絶縁抵抗の低下が起こっていた事が分力つた。 Θが 2. 8く tan Θく 55を満足すると、絶縁信頼性や接続信頼性も向上することが分かる。

[0161] また、図 28の第 7実施例— 2、 4、 6 (図 27 (C)： R面状のテーパー）と第 7実施例 7 一第 7実施例 9 (図 27 (B)：直線状のテーパー）との比較により、導体層の側面の形状は直線状のテーパーより R面状のテーパーの方が接続信頼性に優れていることが分かる。これは R面状とした方が、導体層の側面と絶縁樹脂との密着強度が増すこと、応力が分散するため、クラックや剥離がより発生し難いからと推察している。

[0162] [第 8実施例]

第 8実施例は、第 5実施例に準じ、図 13 (F)において、コア基板の内層導体層 16E 、 16Pの回路形成を以下のようにして行なった。所謂テンティング法であって、エッチング液の主成分を第 2塩化銅とし、コンベア一でエッチングゾーンに搬送されてきた基板に、該エッチング液をノズル (基板から一定距離離して上下に設置)よりスプレー噴射して行った。エッチング方法やエッチング条件を変えたり、主成分に抑制剤を添カロして、テーパーの形状や導体層の側面の角度を以下の第 8実施例— 1一第 8実施例— 30のように調整した。なお、第 8実施例 1一第 8実施例— 30のそれぞれの Θ及びその形状 (直線状のテーパー又は R面状のテーパー）は、内層導体の縦断面が観察できるよう研磨し、 X 100— X 1000の目盛り付き顕微鏡で断面観察した実測値である。尚、断面観察は、製品とは別に同条件で作成した導体層の側面形状観察用基板にて行った。測定数は 1製品を 4分割し、それぞれからランダムに 2点ずつ測定した (合計で 8データ)。

また、それぞれの実施例において、多層コア作製時の図 13 (E)において、銅箔の厚みを変えて内層導体層の厚みを変えた。

[0163] 上述した抑制剤とは、銅に吸着して銅が基板と水平方向にエッチング (サイドエッチング)されることを抑制する添加剤であり、上述した Θを大きくすることが可能となる。該抑制剤としては、ベンゾトリアゾール等があり、その濃度によりサイドエッチングを抑制する度合いを制御できる。ベンゾトリアゾールを高濃度に添加するには、界面活性剤（両性界面活性剤：アルキルジメチルァミノ酢酸べタイン及び非イオン性界面活性剤：ポリオキシエチレンアルキルエーテル)を同時に添加することで可能となり、導体層の側面がより垂直に近い形状となる。

[0164] 「第 8実施例— 1」

内層導体層の厚み：30 m

図 15 (B)の 34、 34P、 34Eの導体厚み： 20 mとした。

エッチング液への抑制剤の添カロ

抑制剤：添加無

エッチング方法

用いたノズル：フルコーンノズル（放射状にスプレー噴射するノズル）ノズルの揺動（首振り）：有り

使用したノズル：下面のみ

第 8実施例— 1では、無添加材のエッチング液を、フルコーンノズルで放射状に首振りしてスプレーしたので、導体層の側面は、 R面のテーパー状となり、 tan©は 1. 6— 2. 5であった（8データ中の最小値一最大値)。

[0165] 「第 8実施例一 2」

第 8実施例— 1において、内層導体厚みを 30 /z m力も 45 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 1. 4-2. 1 (8データ中の最小値一最大値）

[0166] 「第 8実施例— 3」

第 8実施例— 1において、内層導体厚みを 30 /z mから 60 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果テーパーの形状: R面

tan© : 1. 4-2. 1 (8データ中の最小値一最大値）

[0167] 「第 8実施例一 4」

第 8実施例— 1において、内層導体厚みを 30 /z mから 100 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan@ : l. 3-1. 9 (8データ中の最小値一最大値）

[0168] 「第 8実施例— 5」

第 8実施例— 1において、内層導体厚みを 30 mから 125 mに変更し、図 14 (A) のプリプレダの厚みを 225 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan@ : l. 3-1. 9 (8データ中の最小値一最大値）

[0169] 「第 8実施例— 6」

第 8実施例— 1において、内層導体厚みを 30 mから 150 mに変更し、図 14 (A) のプリプレダの厚みを 250 /z mとした。た。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan@ : l. 2-1. 7 (8データ中の最小値一最大値）

[0170] 「第 8実施例— 7」

内層導体層の厚み：30 m

図 15 (B)の 34、 34P、 34Eの導体厚み： 20 mとした。

エッチング液への抑制剤の添カロ

抑制剤：ベンゾトリアゾール (BTA)を 1200ppm、界面活性剤を 450ppm添カ卩したエッチング方法

用いたノズル:スリットノズル（直線状にスプレー噴射するノズル）ノズルの揺動（首振り）：無し

使用したノズル：上面のみ

第 8実施例— 7では、エッチング液に抑制剤を添加し、スリットノズルで直線状にスプレーしたので、 tan©は第 8実施例ー1一第 8実施例— 6に比して大きくなつた。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 0— 10. 8 (8データ中の最小値一最大値）

[0171] 「第 8実施例— 8」

第 8実施例— 7において、内層導体厚みを 30 /z m力も 45 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 0— 11. 0 (8データ中の最小値一最大値）

[0172] 「第 8実施例— 9」

第 8実施例— 7において、内層導体厚みを 30 /z mから 60 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 0— 11. 2 (8データ中の最小値一最大値）

[0173] 「第 8実施例— 10」

第 8実施例— 7において、内層導体厚みを 30 /z mから 100 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 2. 8— 11. 2 (8データ中の最小値一最大値）

[0174] 「第 8実施例— 11」

第 8実施例— 7において、内層導体厚みを 30 mから 125 mに変更し、図 14 (A) のプリプレダの厚みを 225 μ mとした。それ以外は同様である。導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 2. 7— 11. 0 (8データ中の最小値一最大値）

[0175] 「第 8実施例— 12」

第 8実施例— 7において、内層導体厚みを 30 mから 150 mに変更し、図 14 (A) のプリプレダの厚みを 250 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 2. 7— 11. 4 (8データ中の最小値一最大値）

[0176] 「第 8実施例— 13」

内層導体層の厚み：30 m

図 15 (B)の 34、 34P、 34Eの導体厚み： 20 mとした。

エッチング液への抑制剤の添カロ

抑制剤：ベンゾトリアゾール (BTA)を 1000ppm、界面活性剤を 450ppm添カ卩したエッチング方法

用いたノズル:スリットノズル（直線状にスプレー噴射するノズル）

ノズルの揺動（首振り）：無し

使用したノズル：下面のみ

第 8実施例— 13では、エッチング液に抑制剤を添加する量を第 8実施例— 7より少なくし、下面のみのスリットノズルでスプレーしたので、第 8実施例 7と比較すると、 tan Θは、下の値は同等でその範囲が小さくなつた。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 0-5. 3 (8データ中の最小値一最大値）

[0177] 「第 8実施例— 14」

第 8実施例— 13において、内層導体厚みを 30 /z m力も 45 /z mに変更した。それ以外は同様である。導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 1-5. 4 (8データ中の最小値一最大値）

[0178] 「第 8実施例— 15」

第 8実施例— 13において、内層導体厚みを 30 /z mから 60 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 1-5. 4 (8データ中の最小値一最大値）

[0179] 「第 8実施例— 16」

第 8実施例— 13において、内層導体厚みを 30 /z mから 100 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 2. 7-5. 5 (8データ中の最小値一最大値）

[0180] 「第 8実施例— 17」

第 8実施例— 13において、内層導体厚みを 30 mから 125 mに変更し、図 14 (A) のプリプレダの厚みを 225 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 2. 9-5. 7 (8データ中の最小値一最大値）

[0181] 「第 8実施例— 18」

第 8実施例— 13において、内層導体厚みを 30 mから 150 mに変更し、図 14 (A) のプリプレダの厚みを 250 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 2. 7-5. 7 (8データ中の最小値一最大値）

[0182] 「第 8実施例— 19」第 8実施例— 7において、下面のみのスリトノズルによりエッチングした。その結果、第 8実施例— 7に対して tan©の範囲が小さくなつた。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© :4. 2— 10. 8 (8データ中の最小値一最大値）

[0183] 「第 8実施例— 20」

第 8実施例— 19において、内層導体厚みを 30 /z m力も 45 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© :4. 0— 11. 0 (8データ中の最小値一最大値）

[0184] 「第 8実施例— 21」

第 8実施例— 19において、内層導体厚みを 30 /z mから 60 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 8— 11. 0 (8データ中の最小値一最大値）

[0185] 「第 8実施例— 22」

第 8実施例— 19において、内層導体厚みを 30 /z mから 100 /z mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 7— 11. 2 (8データ中の最小値一最大値）

[0186] 「第 8実施例— 23」

第 8実施例— 19において、内層導体厚みを 30 mから 125 mに変更し、図 14 (A) のプリプレダの厚みを 225 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面 tan© : 3. 7— 11. 4 (8データ中の最小値一最大値）

[0187] 「第 8実施例— 24」

第 8実施例— 19において、内層導体厚みを 30 mから 150 mに変更し、図 14 (A) のプリプレダの厚みを 250 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状: R面

tan© : 3. 7— 11. 3 (8データ中の最小値一最大値）

[0188] 「第 8実施例— 25」

第 8実施例— 19において、ベンゾトリアゾールの濃度を 1800ppmとした。その結果、導体層の側面形状が直線状のテーパーとなった。

導体層の側面形状と Θの測定結果

テーパーの形状:直線 tan© :4. 0— 10. 8 (8データ中の最小値一最大値）

[0189] 「第 8実施例— 26」

第 8実施例- 25において、内層導体厚みを 30 m力も 45 mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

[0190] 「第 8実施例— 27」

第 8実施例- 25において、内層導体厚みを 30 mから 60 mに変更した。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状:直線 tan© :4. 0— 11. 0 (8データ中の最小値一最大値）

[0191] 「第 8実施例— 28」

第 8実施例— 25において、内層導体厚みを 30 /z mから 100 /z mに変更した。それ以外は同様である。導体層の側面形状と Θの測定結果

テーパーの形状:直線 tan© : 3. 7— 11. 2 (8データ中の最小値一最大値）

[0192] 「第 8実施例— 29」

第 8実施例— 25において、内層導体厚みを 30 mから 125 mに変更し、図 14 (A) のプリプレダの厚みを 225 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状:直線 tan© : 3. 8— 11. 4 (8データ中の最小値一最大値）

[0193] 「第 8実施例一 30」

第 8実施例— 25において、内層導体厚みを 30 mから 150 mに変更し、図 14 (A) のプリプレダの厚みを 250 μ mとした。それ以外は同様である。

導体層の側面形状と Θの測定結果

テーパーの形状:直線 tan© : 3. 7— 11. 4 (8データ中の最小値一最大値）

[0194] (第 8比較例一 1)

第 8実施例— 1において、図 13 (E)の銅箔の厚みを 7. 5 /ζ πι、図 15 (B)の 34、 34Ρ

、 34Εの導体厚みを 7. 5 mとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路 58が等しい場合である。

[0195] (第 8比較例一 2)

第 8実施例— 7において、図 13 (E)の銅箔の厚みを 7. 5 /ζ πι、図 15 (B)の 34、 34Ρ

[0196] (第 8比較例一 3)

第 8実施 f列一 13【こお!/、て、図 13 (E)の銅箱の厚みを 7. 5 m、図 15 (B)の 34、 34

P、 34Eの導体厚みを 7. 5 mとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路 58が等しい場合である。

[0197] (第 8比較例一 4) 第 8実施 f列一 19【こお!/、て、図 13 (E)の銅箱の厚みを 7. 5 m、図 15 (B)の 34、 34 P、 34Eの導体厚みを 7. 5 mとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路 58が等しい場合である。

[0198] 第 8実施例、第 8比較例のそれぞれの多層プリント配線板のテーパーの形状と tan

Θを図 30に示す。また、第 8実施例と第 8比較例の多層プリント配線板について、以下に説明するような方法によって、搭載した ICチップに誤動作があるかどうかを確認した。

ICチップとしては、以下の No.1— 4から選ばれるいずれか 1の ICチップを各多層プリント配線板に実装し、同時スイッチングを 100回行って誤動作の有無を評価した。それぞれの多層プリント配線板及び同時スイッチング試験の結果を図 30に示す。

No.l:駆動周波数: 3.06GHz、バスクロック (FSB) : 533MHz

No.2:駆動周波数: 3.2GHz、バスクロック (FSB)： 800MHz

No.3:駆動周波数: 3.4GHz、バスクロック (FSB)： 800MHz

No.4:駆動周波数: 3.46GHz、バスクロック (FSB) : 1066MHz

[0199] また、第 7実施例と同様なヒートサイクル試験を、 ICを実装した第 8実施例 19 30の多層プリント配線板に対して 1000回、 2000回行い、接続抵抗を評価した。接続抵抗は、多層プリント配線板の裏面の測定用端子 1から ICを介して、多層プリント配線板の裏面の測定用端子 2と繋がっている閉回路の接続抵抗を測定した。（ヒートサイクル後の接続抵抗—初期値の接続抵抗) Z初期値の接続抵抗 X 100が、 ± 10%以内なら〇、それ以外は Xである）

[0200] No.lの ICチップを実装した結果より、本願発明の多層プリント配線板によれば誤動作が発生しないことがわかる。また、 No.2の ICチップを実装した第 8実施例 1と第 8 実施例 7、 13、 19、 25の比較から、コア基板の導体層の厚みが層間絶縁層上の導体回路の厚みより厚ぐ tan Θの値が 2. 7以上であれば誤動作が発生し難いことがわかる。第 8実施例- 1は、内層の導体層の導体体積が小さいため、電源層の抵抗が高くなるので、電源供給に遅延が生じて誤動作が発生したものと推察している。また、 No.3の ICチップを実装した多層プリント配線板によれば、内層導体層の厚みが 60— 100 mであれば誤動作が無いが、 tan Θの値が小さい第 8実施例— 1、 2と tan©の範囲が大きな第 8実施例一 11、 12で誤動作が発生している。第 8実施例一 11、 12で誤動作が発生したのは、多層コアを貫通する信号用スルーホールのインピーダンスが各スルーホールで差が大きくなり信号到達に差が生じたためと推察している。 No.4 の ICチップを実装した第 8実施例— 19一 24と第 8実施例— 25— 30の多層プリント配線板を比較するとテーパーの形状力面であると誤動作が発生しにくいことが分る。これは、内層導体層の側面形状が直線状となると、 R面の多層プリント配線板に比べて、信号用スルーホールが感じるインピーダンス差（図 31参照）が大きくなるため信号の反射がより多いためか、導体層側面と絶縁層との密着が影響しているものと推察している。

[0201] 第 8実施例— 14一 18、 20— 24の多層プリント配線板を高温 ·高湿（85度 · 85%)に 100時間放置し、 No.4の ICチップを実装した後、同時スイッチングを行なった。内層導体層の厚みが 60— 150 μ mの第 8実施例— 15— 18、 21— 24は誤動作が発生しなかったが、第 8実施例一 14、 20では誤動作が観察された。これは、高温'高湿試験により、導体の抵抗値が上昇したためと推察している。この結果から、 tan©が 2. 7— 5. 7または 3. 7— 11. 4であって、内層の導体厚みとしては、さらに、 60— 150 /z m が好ましい事が分る。

[0202] 「第 9実施例」

第 9実施例— 1一第 9実施例— 28と第 9比較例 1一第 9比較例 3の多層プリント配線板を上述した第 5実施例に準じて作製した。但し、それぞれの実施例、比較例において、コア基板の導体層の厚み、コア基板の導体層の層数、ダミーランドを有しないスルーホール数、ダミーランドを有しない領域、層間絶縁層上の導体層の厚みを変えた。内層の導体層の厚みを変更する場合は、図 13 (E)において、銅箔の厚みを変更した。コア基板の表裏の導体層の厚みを変える場合は、図 14 (B)における銅箔の厚み、図 14 (D)、図 15 (A)におけるめっき厚みを変更した。コア基板の導体層の層数を変更する場合は、図 14 (B)の工程後に、回路形成、回路表面の粗化、プリプレグと銅箔の積層を所定回数繰り返すことで行った。ダミーランドを有しな、スルーホール数ゃダミーランドを有しない領域を変更する場合は、図 13 (F)の回路形成 (テンテイング法）時おいて、銅箔をエッチングするためのエッチングレジスト形成時の露光マスクを変更することで行った。層間絶縁層上の導体層の厚みを変更する場合は、図 3

(C)において、めっき厚みを変更することで行った。

以下に、各実施例と比較例のコアの層数、電源用導体層の厚み、層間絶縁層上の導体層の厚み、ダミーランドを有しないスルーホール数、その領域等を示す。

[0203] (第 9実施例— 1)

4層コア基板の内層の電源用導体層の厚み： 25 m

4層コア基板表層の電源用導体層の厚み： 15 /X m

コア基板の電源用の導体層の厚みの和： 40 m

層間絶縁層上の導体層の厚み： 20 μ πι

[0204] (第 9実施例 2)

4層コア基板の内層の電源用導体層の厚み： 15 m

4層コア基板表層の電源用導体層の厚み： 9 m

コア基板の電源用の導体層の厚みの和： 24 μ m

層間絶縁層上の導体層の厚み： 20 μ πι

[0205] (第 9実施例 3)

4層コア基板の内層の電源用導体層の厚み: 45 m

4層コア基板表層の電源用導体層の厚み： 15 m

コア基板の電源用の導体層の厚みの和： 60 m

層間絶縁層上の導体層の厚み： 20 μ πι

[0206] (第 9実施例 4)

4層コア基板の内層の電源用導体層の厚み： 60 m

4層コア基板表層の電源用導体層の厚み： 15 m

コア基板の電源用の導体層の厚みの和： 75 μ m

層間絶縁層上の導体層の厚み： 20 μ m

[0207] (第 9実施例 5)

14層コア基板の各内層の電源用導体層の厚み： 100 μ m 14層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 615 m 層間絶縁層上の導体層の厚み： 20 /z m

[0208] (第 9実施例 6)

18層コア基板の各内層の電源用導体層の厚み： 100 μ m 18層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 815 m 層間絶縁層上の導体層の厚み： 20 /z m

[0209] (第 9実施例 7)

4層コア基板の内層の電源用導体層の厚み： 15 m 4層コア基板表層の電源用導体層の厚み: 45 m コア基板の電源用の導体層の厚みの和： 60 m 層間絶縁層上の導体層の厚み： 20 /z m

[0210] (第 9実施例 8)

4層コア基板の内層の電源用導体層の厚み： 15 m 4層コア基板表層の電源用導体層の厚み： 60 m コア基板の電源用の導体層の厚みの和： 75 m 層間絶縁層上の導体層の厚み： 20 /z m

[0211] (第 9実施例 9)

4層コア基板の内層の電源用導体層の厚み： 50 m 4層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 65 m 層間絶縁層上の導体層の厚み： 20 /z m

[0212] (第 9実施例 10)

4層コア基板の内層の電源用導体層の厚み： 150 m 4層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 165 μ m 層間絶縁層上の導体層の厚み： 20 /z m 尚、上述した第 5実施例の (4)く外層絶縁層及び導体層の形成〉工程において、 300 μ m厚のプリプレダを用いた。

[0213] (第 9実施例 11)

4層コア基板の内層の電源用導体層の厚み： 175 μ m

4層コア基板表層の電源用導体層の厚み： 15 m

コア基板の電源用の導体層の厚みの和： 190 m

層間絶縁層上の導体層の厚み： 20 /z m

尚、上述した第 5実施例の (4)く外層絶縁層及び導体層の形成〉工程において、 300 μ m厚のプリプレダを用いた。

[0214] (第 9実施例 12)

4層コア基板の内層の電源用導体層の厚み： 200 m

4層コア基板表層の電源用導体層の厚み： 15 m

コア基板の電源用の導体層の厚みの和： 215 μ m

層間絶縁層上の導体層の厚み： 20 /z m

[0215] (第 9実施例 13)

第 9実施例— 3にお、て、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0216] (第 9実施例 14)

第 9実施例— 3におヽて、 IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程〉中で示したダミーランドを有しな、スルーホールとした。

[0217] (第 9実施例 15)

第 9実施例— 9にお、て、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0218] (第 9実施例 16)

第 9実施例— 9にお、て、 IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程〉中で示したダミ一ランドを有しな、スルーホールとした。

[0219] (第 9実施例 17)

第 9実施例 4にお、て、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0220] (第 9実施例 18)

第 9実施例— 4におヽて、 IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程〉中で示したダミーランドを有しな、スルーホールとした。

[0221] (第 9実施例 19)

第 9実施例— 10において、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0222] (第 9実施例 20)

第 9実施例— 10において、 IC直下部の全電源用スルーホールと全グランド用スル一ホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しな、スルーホールとした。

[0223] (第 9実施例 21)

第 9実施例 11にお、て、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0224] (第 9実施例 22)

第 9実施例 11におヽて、 IC直下部の全電源用スルーホールと全グランド用スル一ホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しな、スルーホールとした。

[0225] (第 9実施例 23)

第 9実施例— 12において、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0226] (第 9実施例 24)

第 9実施例— 12において、 IC直下部の全電源用スルーホールと全グランド用スル一ホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しな、スルーホールとした。

[0227] (第 9実施例 25)

第 9実施例— 7にお、て、電源用スルーホールとグランド用スルーホールの一部を、上述した第 5実施例の（5) <内層金属層の回路形成工程 >中で示したダミーランドを有しないスルーホールとした。その領域は IC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して 50%、ダミーランドを有しな、グランド用スルーホール数は、全グランド用スルーホールに対して 50%とした。

[0228] (第 9実施例 26)

第 9実施例— 7におヽて、 IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第 5実施例の（5) <内層金属層の回路形成工程〉中で示したダミーランドを有しな、スルーホールとした。

[0229] (第 9実施例 27)

6層コア基板の各内層の電源用導体層の厚み： 32. 5 m

6層コア基板表層の電源用導体層の厚み： 15 m

コア基板の電源用の導体層の厚みの和： 80 m

層間絶縁層上の導体層の厚み： 20 /z m

[0230] (第 9実施例 28)

4層コア基板の内層の電源用導体層の厚み： 125 μ m

4層コア基板表層の電源用導体層の厚み： 15 m

コア基板の電源用の導体層の厚みの和： 140 m

層間絶縁層上の導体層の厚み： 20 /z m

[0231] (第 9比較例 1)

4層コア基板の内層の電源用導体層の厚み： 10 μ m

4層コア基板表層の電源用導体層の厚み： 10 m

コア基板の電源用の導体層の厚みの和： 20 m

層間絶縁層上の導体層の厚み： 20 /z m

[0232] (第 9比較例 2)

18層コア基板の各内層の電源用導体層の厚み： 100 μ m

18層コア基板表層の電源用導体層の厚み: 40 m

コア基板の電源用の導体層の厚みの和： 840 m

層間絶縁層上の導体層の厚み： 20 /z m

[0233] (第 9比較例 3)

22層コア基板の各内層の電源用導体層の厚み： 100 μ m

22層コア基板表層の電源用導体層の厚み： 15 m コア基板の電源用の導体層の厚みの和： 1015 μ m

層間絶縁層上の導体層の厚み： 20 /z m

[0234] 尚、第 9実施例、第 9比較例の多層プリント配線板において、ダミーランドに関する記述がな、ものは、全てのスルーホールがダミーランドを有して!/、る。

第 9実施例 - 1一第 9実施例 - 12、第 9実施例 - 27、 28と第 9比較例 - 1一第 9比較例— 3の多層プリント配線板に周波数 3. 1GHzの ICチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量 (複数発生する電圧降下のうち 3回目に相当する降下量)を測定した。なお、 ICにおいて ICの電圧を直接測定することは出来ないので、プリント配線板上に測定可能な回路を形成して、 ICの電圧を測定した。このときの電圧降下量の値、図 32,図 33に示した。電源電圧 1. OVのときの変動した電圧降下量の値である。

また、第 9実施例 - 1一第 9実施例 - 12、第 9実施例 - 28と第 9比較例 - 1一第 9比較例— 3のプリント配線板に、 HAST試験（85°C、湿度 85%、 3, 3V印カロ）を行った。なお、被評価パターンは、コア基板に形成した絶縁抵抗評価用テストパターンである。その結果を図 32に示す。試験時間は、 115hrで、合格は、 115時間後の絶縁抵抗値が 10⁷ Ω以上であり、それを下回ると不良である。

また、第 9実施例 3、 4、 7、 8は、プリント配線板作成中において、最小線間、線幅形成能力評価パターン (第 5実施例の（10)工程参照)の評価を行った。この結果を、形成能力として図 34中に示す。図中で〇はショートなし、 Xは隣り合う配線でショートがあったことを表している。

[0235] 様々な α 1Z α 2に対して、電圧降下量と HAST後の絶縁抵抗の結果を図 32、図 33に示す。 HAST試験後の結果は、合格が〇、不良は Xで記載した。また、様々な a l/ a 2に対しての電圧降下量をグラフ化したものを図 35に示す。

[0236] 図 32、図 33の結果において、電源電圧 1. OVのとき、変動許容範囲が ± 10%(3 回目の電圧降下量)であれば、電圧の挙動が安定していることになり、 ICチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が 0. IV以内であれば、電圧降下による ICチップへの誤動作等を引き起こさないことになる。従って、 0. 09V 以下であれば、安定性が増すことになる。それ故に、（多層コア基板の電源用の導体層の厚みの和 Z層間絶縁層上の導体層の厚み）の比が l. 0を越えるのが良いのである。さらに、 1. 2≤ (多層コア基板の電源用の導体層の厚みの和 Z層間絶縁層上の導体層の厚み）≤ 40の範囲であれば、変動許容範囲内である。

[0237] し力しながら、その値が 8. 25を越えると上昇し始め、 40を越えると、電圧降下量が 0. IVを越えてしまう。これは、多層コア基板の導体層が厚くなつたり、内層の層数が増えるたりして、スルーホール長が長くなり ICへの電源供給に時間を要するようになるためと推察している。

[0238] しかしながら、（多層コア基板の電源用の導体層の厚みの和 Z層間絶縁層上の導体層の厚み）が上述の範囲であっても、 1層のみの導体層を厚くした第 9実施例—11 , 12は、コア基板の絶縁信頼性がその他の実施例よりも劣っていて不良であった（図 32参照）。このことから、 1層のみを厚くするのではなぐコアを多層化して電源用の導体層の厚みの和を上述の範囲にすることで、高周波の ICを搭載しても誤動作が発生せず、絶縁信頼性に優れたプリント配線板とすることができることがわかる。

[0239] なお、第 9実施例- 11, 12のコア基板の絶縁性評価用テストパターンを解析したところ、線間の間隔が狭くなつていた。これが原因で絶縁抵抗は規格を下回ったと推察している。また、図 34の第 9実施例— 3、 4と第 9実施例— 7、 8の比較により多層コア基板の表裏の導体層の厚みが内層の導体層の厚みより薄い方がよいこともわかる。これは、表裏に厚い導体層を形成すると、その影響で層間剤力^ねつてしまうため、層間絶縁層上に微細な配線を形成できないからである。

[0240] 第 9実施例 1一 12、 27、 28、第 9比較例 1一 3にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載した ICチップに誤動作があるかどうかを確認した。

ICチップとしては、以下の No.1— 3から選ばれるいずれか 1の ICチップを各多層プリント配線板に実装し、同時スイッチングを 100回行って誤動作の有無を評価した。それらの結果を図 33に示す。

No. l :駆動周波数: 3.06GHz、バスクロック (FSB) : 533MHz

No.2:駆動周波数: 3.2GHz、バスクロック (FSB)： 800MHz

No.3:駆動周波数: 3.46GHz、バスクロック (FSB) : 1066MHz [0241] No.lの ICチップを実装した結果より、 a l/ a 2の比率が 1. 0を越え、 40以内であれば、 ICに誤動作が観察されないことが分かる。これは、電源層の導体抵抗が低いため、 ICへの電源供給が瞬時に行われているからと推察している。 No.2の ICチップを実装した結果より、 ICの駆動周波数がより高速になると、より短時間に ICへ電源供給する必要があるので、より好適な範囲が存在することがわかる。多層コアにおける内層の導体層が厚い第 9実施例 11、 12や内層の層数が多い第 9実施例- 5, 6において誤動作が発生した理由としては、コア基板が厚くなることによる電源供給に時間を要する以外に、信号が信号用スルーホール (ICの信号回路と電気的に接続して V、るスルーホール)を伝達する際に劣化して、る可能性もあると推察して、る。信号用スルーホール力 S4層コアを貫通する場合、該スルーホールは、上から絶縁層（図 1 8における表層の電源層と内層のグランド層の間の絶縁層）、グランド層、絶縁層（図 18における内層のグランド層と内層の電源層の間の絶縁層）、電源層、絶縁層（図 1 8における内層の電源層と裏面のグランド層の間の絶縁層）を貫通する。信号配線は、周囲のグランドや電源の有無などによりインピーダンスが変化するため、例えば、表層の電源層とグランド層の間の絶縁層とグランド層との界面を境にしてインピーダンスの値が異なる。そのため、その界面において信号の反射が起こる。同様なことが他の界面でも起こる。このようなインピーダンスの変化量は、信号用スルーホールとグランド層、電源層との距離が近いほど、グランド層、電源層の厚みが厚いほど、界面の数が多いほど大きくなるから第 9実施例ー5、 6、 11、 12では誤動作が発生したと推察している。また、第 9実施例— 1, 2においては、電源層の厚みの和が少ないためと推察している。

[0242] また、 No.3の ICを実装した結果より、さらに ICが高速化すると、 a l/ a 2が 3— 7である 4層コアにすることが効果的であることがわかる。これは、短時間での電源供給と信号劣化の防止を同時に達成できるからと推察している。また、第 9実施例一 3, 4と第 9実施例一 7, 8の比較から、電気的にも内層に厚い導体層を配設することが有利である事が分る。これは、内層に厚い導体層を有するため、電源用スルーホールと内層のグランド層間及びグランド用スルーホールと内層の電源層間における相互作用によりインダクタンスが小さくなるためと推察している。 [0243] 第 9実施例— 13— 26にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載した ICチップに誤動作があるかどうかを確認した。

ICチップとしては、以下の No.1— 3から選ばれるいずれか 1の ICチップを各多層プリント配線板に実装し、同時スイッチングを 100回行って誤動作の有無を評価した。それらの結果を図 36に示す。図中で用いて!/、る THはスルーホールの略である。

No.l:駆動周波数: 3.06GHz、バスクロック (FSB) : 533MHz

No.2:駆動周波数: 3.2GHz、バスクロック (FSB)： 800MHz

No.3:駆動周波数: 3.46GHz、バスクロック (FSB) : 1066MHz

第 9実施例— 10と第 9実施例— 19, 20を比較すると、ダミーランドを有しないスルーホールとすることで ICの誤動作が発生し難くなつていることが分かる。これは、ダミーランドを有しない分、電位が逆のスルーホールと内層の導体層が近接したため、相互インダクタンスが減少したためと推察している。あるいは、電気は導体の表面を流れやすいため、ダミーランドがない分、電気の流れにおける配線長が短くなつたためと推察している。

[0244] 第 9実施例- 3, 4、 13、 14、 17、 18、 28のプリント配線板を、高温 ·高湿（85度 · 85 %)環境下に 100時間放置した。その後、それぞれのプリント配線板に上述した No.3 の ICチップを実装し、同時スイッチングを行ない誤動作の有無を確認した。第 9実施例- 3以外は誤動作しな力つた。高温 ·高湿試験により、導体層の抵抗が大きくなつたため、第 9実施例— 3では、誤動作が発生したと推察している。その他の実施例も同様に、抵抗は上昇するが、第 9実施例— 3に対して、その他は導体層の厚みが厚い、もしくは、ダミーランドを有しないスルーホールとなっているため、第 9実施例一 3よりィンダクタンスが低いから誤動作が発生しな力つたと推察している。従って、内層の導体層の厚みは、さら〖こ、 60 m— 125 m力 S好ましいと思われる。以上より、多層コアとすると、内層の導体厚みとダミーランドを有しないスルーホールとすことは相互に影響し合って、ると推察できる。

[0245] (第 10実施例）

第 8実施例— 14一 18、 20— 24の多層プリント配線板において、図 13 (F)の工程で、 IC直下の電源用スルーホールとグランド用スルーホールを、ダミーランドを有しないスルーホールとした。その数は、両者とも全電源用スルーホール、全グランド用スル一ホールに対して、 50、 100%の 2水準作製した。それらを第 10実施例— 1一 20とした。第 10実施例- 1一 20のプリント配線板を、高温 ·高湿（85度 · 85%)に 100時間放置した。その後、第 8実施例の評価試験で用いた Νο.4の ICチップを実装し、同時スイッチングを行なった。その結果を図 37に示す。この結果より、スルーホールを、ダミーランドを有しないスルーホールとし、導体層の側壁をテーパにすることで、さらに結果が良好となることが分る。

[0246] 尚、実施例 7— 10の内層のグランド層の導体厚みは、内層の電源層の導体厚みと同じであり、コア基板の裏面のグランド層の導体厚みは、表面の電源層の導体厚みと同じである。このため、グランド層の導体厚みの和も電源層と同様厚いため、ノイズを低減できるので誤動作が発生しにく、。

図面の簡単な説明

[0247] [図 1]本発明の第 1実施例の多層プリント配線板を製造方法を示す工程図である。

[図 2]第 1実施例の多層プリント配線板を製造方法を示す工程図である。

[図 3]第 1実施例の多層プリント配線板を製造方法を示す工程図である。

[図 4]第 1実施例の多層プリント配線板を製造方法を示す工程図である。

[図 5]第 1実施例の多層プリント配線板を製造方法を示す工程図である。

[図 6]第 1実施例に係る多層プリント配線板の断面図である。

[図 7]第 1実施例に係る多層プリント配線板に ICチップを載置した状態を示す断面図である。

[図 8]図 8 (A)は第 1実施例の改変例に係る多層プリント配線板の断面図であり、図 8 (Β)、図 8 (C)は、円 bで囲んだ導体層を拡大して示す説明図である。

[図 9]第 3実施例に係る多層プリント配線板の断面図である。

[図 10]第 3実施例に係る多層プリント配線板に ICチップを載置した状態を示す断面図である。

[図 11]第 4実施例に係る多層プリント配線板の断面図である。

[図 12]第 4実施例に係る多層プリント配線板に ICチップを載置した状態を示す断面図である。圆 13]本発明の第 5実施例の多層プリント配線板を製造方法を示す工程図である。圆 14]第 5実施例の多層プリント配線板を製造方法を示す工程図である。

圆 15]第 5実施例の多層プリント配線板を製造方法を示す工程図である。

圆 16]第 5実施例の多層プリント配線板を製造方法を示す工程図である。

[図 17]第 5実施例に係る多層プリント配線板の断面図である。

圆 18]第 5実施例に係る多層プリント配線板に ICチップを載置した状態を示す断面図である。

圆 19]第 5実施例の変形例に係る多層プリント配線板に ICチップを載置した状態を示す断面図である。

[図 20]第 6実施例に係る多層プリント配線板の断面図である。

圆 21]第 6実施例に係る多層プリント配線板に ICチップを載置した状態を示す断面図である。

[図 22]ICチップの動作中における電圧変化を示したグラフである。

[図 23]ICチップの動作中における電圧変化を示したグラフである。

[図 24]ICチップの動作中における電圧変化を示したグラフである。

[図 25]実施例の試験結果を示す図表である。

圆 26]実施例と比較例との試験結果を示す図表である。

[図 27]図 27 (A)は、第 7実施例に係る多層プリント配線板の断面図であり、図 27 (B) 、図 27 (C)は、円 bで囲んだ導体層を拡大して示す説明図である。

[図 28]第 7実施例の試験結果を示す図表である。

[図 30]第 8実施例の試験結果を示す図表である。

[図 31]多層コアを貫通する信号用スルーホールの模式図である。

圆 32]第 9実施例の試験結果を示す図表である。

圆 33]第 9実施例の試験結果を示す図表である。

[図 34]第 9実施例の試験結果を示す図表である。

[図 35] a l/ a 2に対する電圧降下量を示すグラフである。 [図 36]第 9実施例の試験結果を示す図表である。

[図 37]第 10実施例の試験結果を示す図表である。

[図 38]図 38 (A)は、多層コア基板の内層の横断面であって、ダミーランドを有しない場合を示し、図 38 (B)は、多層コア基板の内層の横断面であって、ダミーランドを有する場合を示している。

符号の説明

12 金属層（金属板）

14 榭脂層

16 導体回路

16P 導体層

16E 導体層

18 榭脂層

30 基板

32 銅箔

34 導体回路

34P 導体層

34E 導体層

36 スノレーホ一ノレ

40 榭脂充填層

50 層間榭脂絶縁層

58 導体回路

60 バイァホール

70 ソノレダーレジスト層

71 開口

76U、 76D 半田ノンプ

90 ICチップ

94 ドータボード

98 チップコンデンサ /vD/ O nsoosooifcId £899/-osooiAV 99

Claims

請求の範囲

[1] コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを介して電気的な接続の行われる多層プリント配線板にぉ、て、

前記コア基板上の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚ぐ前記コア基板上の導体層の側面はテーパー状になっており、該導体層の側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度を Θとしたとき、

前記 Θが、 2. 8 < tan Θ < 55の関係式を満足することを特徴とする多層プリント配板。

[2] 前記コア基板上の導体層の厚みをひ 1、層間絶縁層上の導体層の厚みをひ 2に対して、 a 2く a l≤40 a 2であることを特徴とする請求項 1に記載の多層プリント配線板

[3] 前記《1は、 l . S o^ ^ a l ^ O o; 2であることを特徴とする請求項 1に記載の多層プリント配線板。

[4] 前記コア基板の表面及び裏面の導体層は、それぞれ電源層用の導体層又はアース用の導体層である請求項 1一請求項 3のいずれか 1に記載の多層プリント配線板。

[5] コンデンサが表面に実装されていることを特徴とする請求項 1一請求項 4のいずれか

1に記載の多層プリント配線板。

[6] コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを介して電気的な接続の行われる多層プリント配線板にぉ、て、

前記コア基板が、表裏に導体層と内層に厚、導体層を有する 3層以上の多層コア基板であって、

前記コア基板の内層の導体層と表裏の導体層の内、少なくとも 1層力電源層用の導体層又はアース用の導体層であることを特徴とする多層プリント配線板。

[7] コア基板上に、層間絶縁層と導体層が形成されて、バイァホールを介して電気的な接続の行われる多層プリント配線板にぉ、て、

前記コア基板の内層の導体層の内、少なくとも 1層は、電源層用の導体層又はァース用の導体層であり、表裏の内の少なくとも 1層の導体層は信号線力もなることを特徴とする多層プリント配線板。

[8] 前記コア基板の内層の導体層の厚みは、層間絶縁層上の導体層よりも厚いことを特徴とする請求項 6または 7に記載の多層プリント配線板。

[9] 前記コア基板の内層の導体層は、 2層以上である請求項 6—請求項 8のいずれか 1 に記載の多層プリント配線板。

[10] 前記コア基板は、電気的に隔絶された金属板の両面に、榭脂層を介在させて前記内層の導体層が、更に、当該内層の導体層の外側に榭脂層を介在させて前記表裏の導体層が形成されて成ることを特徴とする請求項 6—請求項 9のいずれか 1に記載の多層プリント配線板。

[11] 前記コア基板は、内層に厚みの厚い導体層、表層に厚みの薄い導体層を備えることを特徴とする請求項 6— 10のいずれ力 1に記載の多層プリント配線板。

[12] 前記コア基板の内層の各導体層が、電源用の導体層又はアース用の導体層のいずれかである請求項 6—請求項 11の、ずれか 1に記載の多層プリント配線板。

[13] 前記コア基板の表面の導体層は電源用の導体層又はアース用の導体層であり、裏面の導体層は電源用の導体層又はアース用の導体層である請求項 6、請求項 8— 請求項 12の、ずれか 1に記載の多層プリント配線板。

[14] 前記電源用の導体層と前記アース用の導体層とが交互に配置されて、る請求項 6— 請求項 13の、ずれか 1に記載の多層プリント配線板。

[15] 前記コア基板の内層の導体層の側面、または Zおよび、表面の導体層の側面はテ一パー状になっており、該導体層の側面の上端と下端とを結んだ直性とコア基板の水平面とがなす角度を Θとしたとき、

前記 Θが、 2. 8<tan0 < 55の関係式を満足することを特徴とする請求項 6—請求項 14の、ずれか 1に記載の多層プリント配線板。

[16] 前記コア基板の表層の電源用の導体層の厚みと内層の電源用の導体層の厚みを合わせた厚みを α ΐ、層間絶縁層上の導体層の厚みを α 2に対して、 α 2< a l≤40 α 2であることを特徴とする請求項 6—請求項 15のいずれか 1に記載の多層プリント酉己板。

[17] 前記コア基板の表層のアース用の導体層の厚みと内層のアース用の導体層の厚みを合わせた厚みを α 1、層間絶縁層上の導体層の厚みを α 2に対して、ひ 2< ひ 1≤ 40 a 2であることを特徴とする請求項 6—請求項 15のいずれか 1に記載の多層プリン卜酉己板 o

[18] 前記コア基板の表層の電源用の導体層の厚みと内層の電源用の導体層の厚みを合わせた厚みを α ΐ、層間絶縁層上の導体層の厚みを α 2に対して、 α 2< a l≤40 α 2であり、

前記コア基板の表層のアース用の導体層の厚みと内層のアース用の導体層の厚みを合わせた厚みを a 3、層間絶縁層上の導体層の厚みを a 2に対して、 α 2< α 3 ≤40 a 2であることを特徴とする請求項 6—請求項 15のいずれか 1に記載の多層プリント配線板。