AT505888A2 - Aufbau und verfahren zum ausbilden eines trench-fet mit abgeschirmtem gate, wobei die abschirm- und die gate-elektrode miteinander verbunden sind - Google Patents

Aufbau und verfahren zum ausbilden eines trench-fet mit abgeschirmtem gate, wobei die abschirm- und die gate-elektrode miteinander verbunden sind Download PDF

Info

Publication number
AT505888A2
AT505888A2 AT0928507A AT92852007A AT505888A2 AT 505888 A2 AT505888 A2 AT 505888A2 AT 0928507 A AT0928507 A AT 0928507A AT 92852007 A AT92852007 A AT 92852007A AT 505888 A2 AT505888 A2 AT 505888A2
Authority
AT
Austria
Prior art keywords
trench
region
electrode
gate electrode
gate
Prior art date
Application number
AT0928507A
Other languages
English (en)
Original Assignee
Fairchild Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor filed Critical Fairchild Semiconductor
Publication of AT505888A2 publication Critical patent/AT505888A2/de

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/837—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs
    • H10D84/839—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising vertical IGFETs comprising VDMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

·· t ···· ·· »· · ···· · « ··· ·· · · · ·· ···· • 9 9 ·· · t ····· • « ······· ·
AUFBAU UND VERFAHREN ZUM AUSBILDEN EINES TRENCH-FET MIT ABGESCHIRMTEM GATE, WOBEI PIE ABSCHIRM- UND DIE GATEELEKTRODE MITEINANDER VERBUNDEN SIND
5 HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen Halbleiter-Feldeffekt-Leistungstransistoren (Halbleiter-Leistungs-FETs) und insbesondere Trench-FETs mit abgeschirmtem Gate, wobei ihre Abschirm- und Gate-Elektroden miteinander 10 verbunden sind.
Trench-FETs mit abgeschirmtem Gate sind gegenüber herkömmlichen FETs darin vorteilhaft, dass die Abschirmelektrode die Gate-Drain-Kapazität (Cgd) reduziert und die Durchbruchspannung des Transistors verbessert. Fig. 1 ist eine vereinfachte 15 Querschnittsansicht eines herkömmlichen Trench-MOSFET mit abgeschirmtem Gate. Eine n-leitende Epitaxieschicht 102 erstreckt sich über einem n+-Sübstrat 100. N+-Source-Gebiete 108 und p+-Heavy-Body-Gebiete 106 sind in einem p-leitenden Body-Gebiet 104 ausgebildet, das wiederum in der Epitaxieschicht 102 ausgebildet ist. Ein Trench bzw. Graben 110 erstreckt sich durch das Body-Gebiet 104 und endet in 20 dem Driftgebiet. Der Graben 110 umfasst eine Abschirmelektrode 114 unter einer Gate-Elektrode 122. Die Gate-Elektrode 122 ist von ihren benachbarten Siliziumgebieten durch ein Gate-Dielektrikum 120 isoliert, und die Abschirmelektrode 114 ist von ihren benachbarten Siliziumgebieten durch ein Abschirmdielektrikum 112 isoliert, das dicker ist als das Gate-Dielektrikum 120. 25
Die Gate- und die Abschirmelektrode sind voneinander durch eine Dielektrikumschicht 116 isoliert, die auch als Inter-Elektrodendielektrikum oder IED bezeichnet ist. Die IED-Schicht 116 muss eine ausreichende Qualität und Dicke aufweisen, um die Potentialdifferenz zu tragen, die zwischen der Abschirmelektrode 114 und der Gate-30 Elektrode 122 vorhanden sein kann. Ferner stehen mit den Verfahren zum Ausbilden der IED-Schicht vornehmlich Grenzflächenladungsfallen und Dielektrikumladungsfallen in der IED-Schicht 116 oder an der Grenzfläche zwischen der Abschirmelektrode 114 und der IED-Schicht 116 in Verbindung.
Das IED wird typischerweise durch verschiedene Verarbeitungsverfahren ausgebildet. Ein Sicherstellen eines hochwertigen IED, das ausreichend stabil und zuverlässig genug ist, um die erforderlichen elektrischen Eigenschaften bereitzustellen, fuhrt jedoch zu komplizierten Prozessen zum Ausbilden des Trench-FET mit abgeschirmtem Gate. 5 Dementsprechend besteht ein Bedarf an einem Aufbau und einem Verfahren zum Ausbilden eines Trench-FET mit abgeschirmtem Gate, die die Notwendigkeit eines hochwertigen IED beseitigen, während elektrische Eigenschaften wie beispielsweise Ein-Widerstand aufrechterhalten oder verbessert werden.
10 KURZZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einer Ausführungsform der Erfindung umfasst ein Feldeffekttransistor mehrere Gräben, die sich in ein Halbleitergebiet erstrecken. Jeder Graben umfasst eine Gate-Elektrode und eine Abschirmelektrode mit einem Inter-Elektrodendielektrikum 15 dazwischen, wobei die Abschirmelektrode und die Gate-Elektrode elektrisch miteinander verbunden sind.
Gemäß einer Ausfuhrungsform befindet sich die Abschirmelektrode in einem unteren Abschnitt jedes Grabens und ist sie von dem Halbleitergebiet durch ein 20 Abschirmdielektrikum isoliert. Über jeder Abschirmelektrode erstreckt sich ein Inter-Elektrodendielektrikum. Die Gate-Elektrode befindet sich in einem oberen Abschnitt jedes Grabens über dem Inter-Elektrodendielektrikum und ist von dem Halbleitergebiet durch ein Gate-Dielektrikum isoliert. 25 Gemäß einer anderen Ausführungsform umfasst das Halbleitergebiet ein Driftgebiet eines ersten Leitfähigkeitstyps, ein Body-Gebiet eines zweiten Leitfähigkeitstyps, das sich über dem Driftgebiet erstreckt, und Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu dem Graben. 30 Gemäß einer anderen Ausfuhrungsform umfasst das Halbleitergebiet ferner ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich die Gräben durch das Body-Gebiet erstrecken und in dem Driftgebiet enden.
Gemäß einer anderen Ausfuhrungsform erstrecken sich die Gräben durch das Body-Gebiet und das Driftgebiet und enden in dem Substrat.
Gemäß einer anderen Ausfuhrungsform umfasst der Feldeffekttransistor ferner ein 5 aktives Gebiet, in dem die Gräben ausgebildet sind, und ein nicht aktives Gebiet. Die Abschirmelektrode und die Gate-Elektrode erstrecken sich aus jedem Graben und in das nicht aktive Gebiet, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind. 10 Gemäß einer anderen Ausfuhrungsform ist die elektrische Verbindung zwischen der Abschirmelektrode und der Gate-Elektrode durch regelmäßige Kontaktöffirangen hergestellt, die in einem Gate-Kanal-Gebiet des nicht aktiven Gebiets ausgebildet sind.
Gemäß noch einer anderen Ausfuhrungsform ist die Abschirmelektrode durch eine 15 weitere Verbindung durch die Inter-Dielektrikumschicht in jedem Graben elektrisch mit der Gate-Elektrode verbunden.
Gemäß einer anderen Ausfuhrungsform umfasst das nicht aktive Gebiet ein Abschlussgebiet, das sich entlang einem Umfang eines Chips erstreckt, der den FET 20 unterbringt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus jedem Graben und in das Abschlussgebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind. 25 Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt ausgebildet. Es werden mehrere Gräben ausgebildet, die sich in ein Halbleitergebiet erstrecken. Es wird eine Abschirmelektrode in einem unteren Abschnitt jedes Grabens ausgebildet. Es wird eine Gate-Elektrode in einem oberen Abschnitt jedes Grabens über der Abschirmelektrode ausgebildet. Es wird eine Gate-30 Verbindungsschicht ausgebildet, die die Abschirmelektrode und die Gate-Elektrode elektrisch verbindet. ·«♦· ♦♦ • · ·· • · * ι : *· · • · ·· ·· Α· # • · ♦ · «r····
Gemäß einer Ausfuhrungsform wird vor dem Ausbilden der Abschirmelektrode eine Abschirmdielektrikumschicht ausgebildet, die jeweils untere Seitenwände und eine Unterseite auskleidet. Vor dem Ausbilden der Gate-Elektrode wird eine Dielektrikumschicht ausgebildet, die obere Grabenseitenwände und eine Fläche der 5 Abschirmelektrode auskleidet.
Gemäß einer anderen Ausfuhrungsform werden die Abschirmelektrode und die Gate-Elektrode derart ausgebildet, dass sich sowohl die Abschirmelektrode als auch die Gate-Elektrode aus dem Graben und über einem Mesagebiet erstrecken. In dem Abschnitt der 10 Gate-Elektrode, der sich über dem Mesagebiet erstreckt, werden mehrere Kontaktöffhungen ausgebildet, um Oberflächenbereiche der Abschiimelektrode durch die Kontaktöffhungen freizulegen. Die Verbindungsschicht wird ausgebildet, um die Kontaktöffhungen zu füllen, um auf diese Weise die Abschirm- und die Gate-Elektrode elektrisch miteinander zu verbinden. 15
Gemäß einer anderen Ausfuhrungsform befindet sich das Mesagebiet in einem nicht aktiven Gebiet eines Chips, der den FET unterbringt.
Gemäß einer anderen Ausfuhrungsform wird die Dielektrikumschicht durch Oxidation 20 von Silizium ausgebildet.
Gemäß einer anderen Ausfuhrungsform werden vor dem Ausbilden der Gate-Elektrode eine oder mehrere Öffnungen in einem Abschnitt der Dielektrikumschicht ausgebildet, der sich über der Abschirmelektrode erstreckt, so dass die Gate-Elektrode beim 25 Ausbilden der Gate-Elektrode in dem Graben durch die eine oder die mehreren Öffnungen elektrisch mit der Abschirmelektrode in Kontakt tritt.
KURZBESCHREIBUNG DER ZEICHNUNGEN 30 Fig. 1 ist eine Querschnittsansicht eines herkömmlichen Trench-MOSFET mit abgeschirmtem Gate;
·· • ι « • · • I #··· 0· ·· · • · ♦ ♦ · • · ·· ·· » ·
• I • · · ·
Fig. 2A - 2H
Fig. 3 sind vereinfachte Querschnittsansichten bei verschiedenen Schritten eines Prozesses zum Ausbilden eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung; und ist eine isometrische Ansicht eines Abschnitts eines Gate-Kanals in einem Trench-FET mit abgeschirmtem Gate gemäß einer Ausfuhrungsform der Erfindung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Fig. 2A - 2H sind vereinfachte Querschnittsansichten bei verschiedenen Schritten eines Prozesses zum Ausbilden eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung. In Fig. 2A - 2H zeigen die linken Querschnittsansichten die Sequenz von Schritten, die zur Ausbildung des Trench-FET-Aufbaus mit abgeschirmtem Gate in dem aktiven Gebiet führen, und zeigen die rechten Querschnittsansichten entsprechende Ansichten eines Übergangsgebiets von einem aktiven Gebiet zu einem nicht aktiven Gebiet (von rechts nach links). Bei dieser Offenbarung stellt ein "aktives Gebiet" Bereiche eines Chips dar, die die aktiven Zellen unterbringen, und stellt ein "nicht aktives Gebiet" Bereiche des Chips dar, die keine aktiven Zellen umfassen. Das nicht aktive Gebiet umfasst das Abschlussgebiet, das sich entlang dem Umfang des Chips erstreckt, und die Gate-Kanäle, die sich entlang dem Umfang oder der Mitte des Chips oder entlang sowohl dem Umfang als auch der Mitte des Chips erstrecken.
In Fig. 2A wird unter Verwendung von herkömmlichen Techniken ein Graben 210 in einem Halbleitergebiet 202 ausgebildet, und dann wird ein Abschirmdielektrikum 212 (das z.B. Oxid umfasst) ausgebildet, wobei es die Grabenseitenwände und eine Unterseite auskleidet und sich benachbart zu dem Graben über Mesagebiete erstreckt. Die rechte Querschnittsansicht in jeder dar Fig. 2A - 2H verläuft durch die Mitte des Grabens in der linken Querschnittsansicht entlang einer Sicht, die zu der linken Querschnittsansicht senkrecht ist. Somit zeigt die rechte Querschnittsansicht den Graben der linken Querschnittsansicht am Rand des aktiven Gebiets endend. Die
·· ♦ ···· ·· ♦· · • · ·· ♦ · · * t • · « » *·· ·· /f t • « | · · · · ·(#···
Querschnittsansichten sind auch nicht maßstabsgetreu, und insbesondere kann es den Anschein haben, dass die physikalischen Abmessungen (z.B. Dicke) der gleichen Schichten oder Gebiete in den rechten und linken Querschnittsansichten nicht gleich sind. Beispielsweise erscheint das Abschirmdielektrikum 212 in Fig. 2A in der rechten 5 Querschnittsansicht dünner als in der linken.
Wie es in der rechten Querschnittsansicht von Fig. 2A gezeigt ist, erstreckt sich das Abschirmdielektrikum 212 entlang der Unterseite des Grabens 210 und erstreckt sich am Rand des aktiven Gebiets nach oben und aus dem Graben 210 und über das 10 Siliziumgebiet 202. Bei einer Ausführungsform umfasst das Halbleitergebiet 202 eine n-leitende Epitaxieschicht (nicht gezeigt), die über einem stark dotierten n-leitenden Substrat (nicht gezeigt) ausgebildet ist, und erstreckt sich der Graben 202 in die Epitaxieschicht und endet in dieser. Bei einer anderen Abwandlung erstreckt sich der Graben 202 durch die Epitaxieschicht und endet in dem Substrat. 15
In Fig. 2B ist eine Abschirmelektrode 214 entlang eines unteren Abschnitts des Grabens 210 ausgebildet und wird in dem nicht aktiven Gebiet des Chips wie folgt elektrisch zugänglich gemacht. Unter Verwendung von bekannten Techniken wird zuerst ein leitendes Material (das z.B. dotiertes oder nicht dotiertes Polysilizium umfasst) 20 ausgebildet, das den Graben füllt und sich über die Mesagebiete erstreckt, und es wird nachfolgend tief in den Graben 210 vertieft, um die Abschiimelektrode 214 auszubilden. Während des Vertiefens des leitenden Materials wird eine Maske 211 verwendet, um 25 Abschnitte des leitenden Materials zu schützen, die sich in dem nicht aktiven Gebiet des Chips erstrecken. Demzufolge ist die Abschirmelektrode 214 in dem Graben 210 dicker als über den Mesaflächen in dem nicht aktiven Gebiet des Chips, wie es in der rechten Querschnittsansicht in Fig. 2B gezeigt ist. Ferner wird die Maske 211 derart angewandt, dass sich die Abschirmelektrode am Rand des aktiven Gebiets aus dem Graben 210 und 30 über der Mesafläche des nicht aktiven Gebiets erstreckt. Die Abschirmelektrode 214 in dem Graben 210 wird somit für eine elektrische Konnektivität in dem nicht aktiven Gebiet des Chips verfügbar gemacht.
·· ft fftftft ·· ·· · ··«· ·· ··· i · t · ··· ·· 7 · % f i · · · « ♦»·*»
In Fig. 2C wird das Abschinndielektrikum 212 unter Verwendung von bekannten Verfahren entlang Grabenseitenwänden und über Mesaflächen in dem aktiven Gebiet vollständig entfernt, wie es durch die rechte Querschnittsansicht gezeigt ist. Das Abschirmdielektrikum wird somit unter die Oberfläche der Abschirmelektrode 214 5 vertieft. Bei einer Ausfuhrungsform wird die Abschirmelektrode 214 derart vertieft, dass ihre Oberfläche mit der der Abschirmdielektrikumschicht 212 koplanar ist. Dies liefert eine planare Fläche für die nachfolgende Ausbildung einer Gate/Inter-Elektrodendielektrikumschicht. 10 In Fig. 2D wird unter Verwendung von herkömmlichen Techniken eine Gate-Dielektrikumschicht 216 ausgebildet, die sich entlang oberen Grabenseitenwänden erstreckt. Bei einer Ausiuhrungsform wird das Gate-Dielektrikum 216 unter Verwendung einer herkömmlichen Oxidation von Silizium ausgebildet. Dieser Prozess führt auch zu einer Oxidation der Abschirmelektrode 214, wodurch über der Gate-15 Elektrode 214 eine Mer-Elektrodendielektrikumschicht (IED-Schicht) ausgebildet wird. Wie es in der rechten Querschnittsansicht gezeigt ist, erstreckt sich die Dielektrikumschicht 216 entlang allen freigelegten Flächen der Abschirmelektrode 214 in dem aktiven und dem nicht aktiven Gebiet. Wie es nachstehend weiter erläutert wird, werden die weiteren Prozessschritte, die typischerweise zum Ausbilden eines 20 hochwertigen IED erforderlich sind, beseitigt.
In Fig. 2E wird eine vertiefte Gate-Elektrode 222 im Graben 210 ausgebildet und in dem nicht aktiven Gebiet elektrisch zugänglich gemacht wie folgt. Unter Verwendung von herkömmlichen Techniken wird eine zweite leitende Schicht (die z.B. dotiertes 25 Polysilizium umfasst) ausgebildet, die den Graben 210 füllt und sich über den Mesaflächen in dem aktiven und dem nicht aktiven Gebiet des Chips erstreckt. Dann wird die zweite leitende Schicht in den (haben 210 vertieft, um die Gate-Elektrode 222 auszubilden. 30 Während des Vertiefens der zweiten leitenden Schicht wird eine Maske 219 verwendet, um Abschnitte des zweiten leitenden Materials zu schützen, die sich in dem nicht aktiven Gebiet des Chips erstrecken. Demzufolge ist die Gate-Elektrode 222 in dem Graben 210 dicker als über den Mesaflächen in dem nicht aktiven Gebiet des Chips, wie
·· • •Φ ·· · • • · • • · · · • • • **· ♦· rf · • • • • · · ·&··
es in der rechten Querschnittsansicht in Fig. 2B gezeigt ist. Ferner wird die Maske 219 derart angewandt, dass sich die vertiefte Gate-Elektrode 222 am Rand des aktiven Gebiets aus dem Graben 210 und über der Mesafläche des nicht aktiven Gebiets erstreckt. Die Gate-Elektrode 222 in dem Graben 210 wird somit für eine elektrische 5 Konnektivität in dem nicht aktiven Gebiet des Chips verfügbar gemacht. Es sei angemerkt, dass sich die Maske 219 in dem nicht aktiven Gebiet nicht über der gesamten Abschirmelektrode 214 erstreckt. Wie es zu sehen sein wird, vereinfacht dies das Kontaktieren von sowohl der Gate-Elektrode als auch der Abschirmelektrode durch die gleiche Kontaktöffhung. 10
In Fig. 2E werden p-leitende Body-Gebiete 204 in dem Halbleitergebiet 202 unter Verwendung von herkömmlichen Body-hnplantations- und Eintreibetechniken ausgebildet. Dann werden unter Verwendung von herkömmlichen Source-hnplantationstechniken stark dotierte n-leitende Source-Gebiete 208 in den Body-15 Gebieten 216 benachbart zu dem Graben 210 ausgebildet.
In Fig. 2F wird unter Verwendung von bekannten Techniken eine Dielektrikumschicht 224, wie beispielsweise BPSG, über dem Aufbau ausgebildet. In Fig. 2G wird die Dielektrikumschicht 224 strukturiert und geätzt, um Source/Body-Kontaktöf&ungen in 20 dem aktiven Gebiet auszubilden, worauf ein Dielektrikumfluss folgt. Wie es in dem linken Querschnitt gezeigt ist, wird eine Dielektrikumkuppel 225 ausgebildet, die sich vollständig über der Gate-Elektrode 222 und teilweise über den Source-Gebieten 208 erstreckt. Darm werden unter Verwendung von herkömmlichen Implantationstechniken in den freigelegten Halbleitergebieten 202 p-leitende Heavy-Body-Gebiete 206 25 ausgebildet. Der gleiche Maskierungs/Ätz-Prozess wie der zum Ausbilden von Kontaktöflnungen in dem aktiven Gebiet wird verwendet, um in der Dielektrikumschicht 224 in dem nicht aktiven Gebiet eine Kontaktöffhung 221 auszubilden, um ein Flächengebiet und eine Seitenwand der Gate-Elektrode 222 und ein Flächengebiet der Abschirmelektrode 214 freizulegen, wie es in der rechten 30 Querschnittsansicht gezeigt ist.
In Fig. 2H wird eine Verbindungsschicht (die z.B. Metall umfasst) über dem Aufbau ausgebildet und dann strukturiert, um eine Source/Body-Verbindung 226A und eine
·· · ···· »« Μ · ·«»· I · * · · « · · * ··· ·· r# · • * · · · · · c&···
Gate-Verbindung 226B auszubilden. Wie es in der linken Querschnittsansicht gezeigt ist, steht die Source/Body-Verbindung 226A mit den Source-Gebieten 208 und den Heavy-Body-Gebieten 106 in Kontakt, ist jedoch von der Gate-Elektrode 222 durch die Dielektrikumkuppel 224 isoliert. Wie es in der rechten Querschnittsansicht gezeigt ist, 5 steht das Gate-Metall 226B sowohl mit der Abschirmelektrode 214 als auch mit der Gate-Elektrode 222 über die Kontaktöffiiung 221 in Kontakt, wodurch die beiden Elektroden miteinander kurzgeschlossen werden.
Somit ist, im Gegensatz zu herkömmlichen FETs mit abgeschirmtem Gate, bei denen 10 die Abschirmelektrode entweder schwimmt (d.h. elektrisch nicht vorgespannt ist) oder mit dem Source-Potential (z.B. Massepotential) vorgespannt ist, die Abschiimelektrode bei der in Fig. 2H gezeigten FET-Ausfuhrungsform mit dem gleichen Potential wie die Gate-Elektrode verbunden und vorgespannt. Bei herkömmlichen FETs, bei denen die Abschiimelektrode schwimmt oder mit dem Massepotential verbunden ist, ist 15 typischerweise ein hochwertiges IED erforderlich, um die Potentialdifferenz zwischen der Abschirm- und der Gate-Elektrode zu unterstützen. Das elektrische Verbinden der Abschinn- und der Gate-Elektrode beseitigt jedoch die Notwendigkeit eines hochwertigen IED. Die Abschirmelektrode dient, obwohl sie mit dem Gate-Potential vorgespannt ist, immer noch als Ladungsausgleichsstruktur, was die Reduzierung des 20 Ein-Widerstands bei der gleichen Durchbruchspannung ermöglicht. Somit wird ein niedriger Ein-Widerstand bei der gleichen Durchbruchspannung erhalten, während die dem Ausbilden eines hochwertigen IED zugehörigen Prozessschritte beseitigt werden. Theoretisch würde solch ein Aufbau nicht einmal ein IED benötigen, das IED wird jedoch während der Ausbildung des Gate-Dielektrikum natürlich ausgebildet. Somit 25 wird ein Hochleistungstransistor unter Verwendung eines einfachen Herstellungsprozesses ausgebildet.
Der elektrische Kontakt zwischen den Gate- und Abschirmelektroden kann in jedem nicht aktiven Gebiet ausgebildet werden, wie beispielsweise in den Abschluss- oder 30 Randgebieten des Chips oder in der Mitte des Chips, wo sich die Gate-Kanäle erstrecken, wie es in Fig. 3 gezeigt ist. Fig. 3 ist eine isometrische Ansicht eines Abschnitts eines Gate-Kanals in einem Trench-FET mit abgeschirmtem Gate gemäß einer Ausfuhrungsform der Erfindung. Die oberen Schichten (z.B. eine Gate-
···· ·· • ·
Verbinduiigsschicht 326B und eine Dielektrikumschicht 324) sind abgelöst, um die darunter liegenden Strukturen freizulegen. Wie es gezeigt ist, enden an jeder Seite des Gate-Kanal-Gebiets 340 Gräben 310, die sich parallel in dem aktiven Gebiet 341 erstrecken. 5
Das Gate-Kanal-Gebiet 340 ist um Linie 3-3 strukturell symmetrisch, wobei jede Hälfte der in Fig. 2H gezeigten strukturell ähnlich ist. Ein Abschirmdielektrikum 312 erstreckt sich aus den Reihen der Gräben 310 und auf die Mesafläche in dem Gate-Kanal-Gebiet 340. Ähnlich erstrecken sich eine Abschirmelektrode 314, ein Inter-10 Elektrodendielektrikum 316 und eine Gate-Elektrode 322 jeweils aus den Reihen der Gräben 310 und auf die Mesafläche in dem Gate-Kanal-Gebiet 340. Gebiete 311 stellen die Mesas zwischen benachbarten Gräben in dem aktiven Gebiet 341 dar.
Kontaktöffnungen 321 legen Oberflächenbereiche der Abschirmelektrode 314 frei, 15 womit die Gate-Verbindungsschicht 326B (die z.B. Metall umfasst), einen elektrischen Kontakt herstellt. Ferner stellt die Gate-Verbindungsschicht 326B einen elektrischen Kontakt mit Oberflächenbereichen 332 der Gate-Elektroden 322 her, die durch die Dielektrikumschicht 324 freigelegt sind. Es ist wünschenswert, den Gate-Widerstand zu minimieren, um die Verzögerung beim Vorspannen der einzelnen Gate-Elektroden in 20 den Gräben zu minimieren. Aus den gleichen Gründen ist es wünschenswert, die Verzögerung beim Vorspannen der einzelnen Abschirmelektroden in den Gräben zu minimieren. Dementsprechend können die Häufigkeit und Form der Kontaktöffnungen 321 in dem Gate-Kanal-Gebiet 340 optimiert werden, um den Widerstand und somit die Verzögerung von der Gate-Anschlussfläche zu jeder der Gate- und Abschirmelektroden 25 zu minimieren. Die Verzögerung beim Vorspannen der Abschirm- und Gate-Elektroden kann ferner reduziert werden, indem die Kontakte zwischen Gate-Elektrode und Abschirmelektrode in sowohl den Gate-Kanal-Gebieten als auch den Abschluss- oder Randgebieten des Chips ausgebildet werden. 30 Die Abschirm- und Gate-Elektroden können gemäß anderen Ausführungsformen der Erfindung auf andere Arten elektrisch verbunden werden. Beispielsweise kann das IED in jedem Gräben an bestimmten Stellen vor dem Ausbilden der Gate-Elektrode über dem IED geätzt werden. Bei dieser Ausführungsform wären Kontaktöffnungen wie sie
• I * • · · • t t · • · ·· · »Ml ·· «· · • · ·· » fl ·«· II» · ··· Ml · f • « · · · · · «.«.··♦ in Fig. 2H und 3 gezeigt sind, nicht notwendig, und ein Gate-Verbindungskontakt mit der Gate-Elektrode in jedem Graben wäre durch Kurzschlüsse in dem IED auch mit der entsprechenden Abschirmelektrode gekoppelt. Gemäß den anderen AusfÜhrungsformen können Kontakte zwischen Gate- und Abschirmelektrode durch Öffnungen in dem IED 5 und durch Kontaktöfihungen, die in den nicht aktiven Gebieten ausgebildet weiden, wie beispielsweise den Abschluss- und Gale-Kanal-Gebieten, ausgebildet werden. Die Beseitigung der Notwendigkeit, ein hochwertiges IED auszubilden, führt zu einem vereinfachten und besser steuerbaren Prozess zum Ausbilden von Trench-MOSFETs mit abgeschirmtem Gate mit verbessertem Drain-Source-Ein-Widerstand Roson- 10
Die Prinzipien der Erfindung können auf beüebige FET-Aufbauten mit abgeschirmtem Gate angewandt werden, wie beispielsweise jene, die in Fig. 3A, 3B, 4A, 4C, 6-8, 9A-9C, 11,12,15,16,24 und 26A-26C der Patentanmeldung Nr. 11/026,276 mit dem Titel "Power Semiconductor Devices and Methods of Manufacture" gezeigt sind, deren 15 Offenbarungsgehalt hierin durch Bezugnahme vollständig mit einbezogen ist. Während das Obige eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung liefert, sind viele Alternativen, Abwandlungen und Äquivalente möglich. Fachleute werden erkennen, dass die gleichen Techniken auf 20 andere Typen von Super-Junction-Aufbauten sowie breiter auf andere Arten von Vorrichtungen, die laterale Vorrichtungen umfassen, zutreffen können. Beispielsweise können die Prinzipien der Erfindung, während die Ausführungsformen der Erfindung in dem Kontext von n-Kanal-MOSFETs beschrieben sind, auf p-Kanal-MOSFETs angewandt werden, indem lediglich der Leitfähigkeitstyp der verschiedenen Gebiete 25 umgekehrt wird. Daher sollte die obige Beschreibung nicht als Einschränkung des Schutzumfangs der Erfindung betrachtet werden, der durch die beigefügten Ansprüche definiert ist.

Claims (15)

  1. 5 • · ···· ·· ·· ♦ • · · · · • ··· ·« 1 0) 9 • · · · «·>·· P43573
    1. 10 15 2. 20 3. 25 Patentansprüche Feldeffekttransistor (FET), umfassend: einen Graben, der sich in ein Halbleitergebiet erstreckt; eine Abschinnelektrode in einem unteren Abschnitt des Grabens, wobei die Abschinnelektrode von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert ist; ein Inter-Elektrodendielektrikum (IED) über der Abschinnelektrode; und eine Gate-Elektrode in einem oberen Abschnitt des Grabens über dem IED, wobei die Gate-Elektrode von dem Halbleitergebiet durch ein Gate-Dielektrikum isoliert ist, wobei die Abschinnelektrode elektrisch mit der Gate-Elektrode verbunden ist. FET nach Anspruch 1, wobei das Halbleitergebiet umfasst: ein Driftgebiet eines ersten Leitfahigkeitstyps; ein Body-Gebiet eines zweiten Leitfahigkeitstyps, das sich über dem Driftgebiet erstreckt; und Source-Gebiete vom ersten Leitfahigkeitstyp in dem Body-Gebiet benachbart zu dem Graben. FET nach Anspruch 2, wobei die Gate-Elektrode in dem Graben unter eine Oberfläche des Halbleitergebiets vertieft ist, wobei der FET ferner umfasst: eine Verbindungsschicht, die mit den Source- und Body-Gebieten in Kontakt steht; ein Dielektrikummaterial über der Gate-Elektrode zum Isolieren der Gate-Elektrode und der Verbindungsschicht voneinander. FET nach Anspruch 2, ferner umfassend ein Substrat vom ersten Leitfahigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet erstreckt und in dem Driftgebiet endet. 30 4.
    ja:. ·«·· ·· # · • ··· ·· • 9 ♦ ·
  2. 5. FET nach Anspruch 2, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet und das Driftgebiet erstreckt und in dem Substrat endet. 5
  3. 6. FET nach Anspruch 1, ferner umfassend ein aktives Gebiet, in dem der Graben ausgebildet ist, und ein nicht aktives Gebiet, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das nicht aktive Gebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine 10 Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
  4. 7. FET nach Anspruch 6, wobei die elektrische Verbindung zwischen der Abschirm- und der Gate-Elektrode durch regelmäßige Kontaktöffiiungen hergestellt ist, die in einem Gate-Kanal-Gebiet des nicht aktiven Gebiets 15 ausgebildet sind.
  5. 8. FET nach Anspruch 6, wobei die Abschirmelektrode durch eine weitere Verbindung durch das 1ED in dem Graben elektrisch mit der Gate-Elektrode verbunden ist. 20
  6. 9. FET nach Anspruch 1, wobei die Gate-Elektrode durch mindestens eine Öffnung in dem IED in dem Graben elektrisch mit der Abschirmelektrode verbunden ist.
  7. 10. FET nach Anspruch 1, ferner umfassend ein aktives Gebiet, in dem der Graben 25 ausgebildet ist, und ein nicht aktives Gebiet, das ein Abschlussgebiet umfasst, das sich entlang einem Umfang eines Chips erstreckt, der den FET unterbringt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das Abschlussgebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden 30 sind.
    ·· • · • · • t • ···· ·· ♦· ·· · « · • · #·· ·♦ • 9 · · « • · JJL ·♦ FET nach Anspruch 10, wobei die elektrische Verbindung zwischen der Abschirm- und der Gate-Elektrode durch eine oder mehrere Kontaktöffiiungen in dem Abschlussgebiet hergestellt ist. Feldeffekttransistor (FET) in einem Halbleiter-Chip, umfassend: ein aktives Gebiet, das aktive Zellen unterbringt; ein nicht aktives Gebiet mit nicht aktiven Zellen darin; ein Driftgebiet eines ersten Leitfähigkeitstyps; ein Body-Gebiet eines zweiten Leitfähigkeitstyps über dem Driftgebiet; und mehrere Gräben, die sich durch das Body-Gebiet und in das Driftgebiet erstrecken, wobei jeder Graben eine Abschirmelektrode und eine Gate-Elektrode umfasst, wobei die Abschirmelektrode unter der Gate-Elektrode angeordnet ist; wobei sich die Abschirmelektrode und die Gate-Elektrode aus jedem Graben und in das nicht aktive Gebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch eine Gate-Verbindungsschicht elektrisch miteinander verbunden sind. FET nach Anspruch 12, wobei das Halbleitergebiet umfasst: Source-Gebiete vom ersten Leitfahigkeitstyp in dem Body-Gebiet benachbart zu dem Graben; und Heavy-Body-Gebiete vom zweiten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu den Source-Gebieten. FET nach Ansprach 13, wobei die Gate-Elektrode in dem Graben unter eine Oberfläche der Source-Gebiete vertieft ist, wobei der FET ferner umfasst: eine Verbindungsschicht, die mit den Source-Gebieten und den Heavy-Body-Gebieten in Kontakt steht; und ein Dielektrikummaterial über der Gate-Elektrode zum Isolieren der Gate-Elektrode und der Verbindungsschicht voneinander. ·· % ···» ·· ·· • ·· • • • • • • ··· ·· • • • • · • js:.
  8. 15. FET nach Ansprach 12, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet erstreckt und in dem Driftgebiet endet.
  9. 16. FET nach Anspruch 12, ferner umfassend ein Substrat vom ersten Leitfähigkeitstyp, wobei sich das Driftgebiet über dem Substrat erstreckt, wobei sich der Graben durch das Body-Gebiet und das Driftgebiet erstreckt und in dem Substrat endet.
  10. 17. FET nach Anspruch 12, ferner umfassend ein Inter-Elektrodendielektrikum zwischen der Abschirmelektrode und der Gate-Elektrode in jedem Graben, wobei die Abschirmelektrode durch eine weitere Verbindung durch das Inter-Elektrodendielektrikum elektrisch mit der Gate-Elektrode verbunden ist.
  11. 18. FET nach Anspruch 12, wobei das nicht aktive Gebiet ein Gate-Kanal-Gebiet umfasst, das sich durch einen mittleren Abschnitt des Chips erstreckt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Graben und in das Gate-Kanal-Gebiet erstrecken, wobei die Abschirmelektrode und die Gate-Elektrode durch die Gate-Verbindungsschicht elektrisch miteinander verbunden sind. 20
  12. 19. FET nach Anspruch 12, wobei das nicht aktive Gebiet ein Abschlussgebiet umfasst, das sich entlang einem Umfang des Chips erstreckt, wobei sich die Abschirmelektrode und die Gate-Elektrode aus dem Gräben und in das Abschlussgebiet erstrecken, wobei die Abschirmelektrode und die Gate- 25 Elektrode durch die Gate-Verbindungsschicht elektrisch miteinander verbunden sind.
  13. 20. Feldeffekttransistor (FET), umfassend mehrere Gräben, die sich in ein Halbleitergebiet erstrecken, wobei jeder Gräben eine Gate-Elektrode und eine 30 Abschirmelektrode mit einem Inter-Elektrodendielektrikum dazwischen aufweist, wobei die Abschirmelektrode und die Gate-Elektrode elektrisch miteinander verbunden sind.
    Verfahren zum Ausbilden eines Feldeffekttransistors (FET), das umfasst, dass ein Graben in einem Halbleitergebiet ausgebildet wird; eine Abschirmdielektrikumschicht ausgebildet wird, die untere Seitenwände und eine Unterseite des Grabens auskleidet; eine Abschirmelektrode in einem unteren Abschnitt des Grabens ausgebildet wird; eine Dielektrikumschicht entlang oberen Grabenseitenwänden und über der Abschirmelektrode ausgebildet wird; eine Gate-Elektrode in dem Graben über der Abschirmelektrode ausgebildet wird; und eine Verbindungsschicht ausgebildet wird, die die Gate-Elektrode und die Abschirmelektrode verbindet. Verfahren nach Anspruch 21, wobei die Abschinnelektrode und die Gate-Elektrode derart ausgebildet werden, dass sich sowohl die Abschirmelektrode als auch die Gate-Elektrode aus dem Graben und über einem Mesagebiet erstrecken, wobei das Verfahren ferner umfasst, dass mehrere Kontaktöffnungen in der Gate-Elektrode ausgebildet werden, um Oberflächenbereiche der Abschirmelektrode durch die Kontaktöffnungen freizulegen, wobei die Verbindungsschicht die Kontaktöf&ungen füllt, wodurch die Abschirm- und die Gate-Elektrode elektrisch miteinander verbunden werden. Verfahren nach Anspruch 22, wobei sich das Mesagebiet in einem nicht aktiven Gebiet eines Chips befindet, der den FET unterbringt. Verfahren nach Anspruch 21, wobei die Dielektrikumschicht durch Oxidation von Silizium ausgebildet wird. Verfahren nach Anspruch 21, wobei das Halbleitergebiet eine Epitaxieschicht vom ersten Leitfahigkeitstyp über einem Substrat vom ersten Leitfähigkeitstyp umfasst, wobei das Verfahren ferner umfasst, dass ein Body-Gebiet eines zweiten Leitfahigkeitstyps in der Epitaxieschicht ausgebildet wird; ♦ ♦ • · * · • ♦ ···· ·· ·♦ ♦ • I · · · • ι·* ·· 147* • · ♦ « +U*»·· Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu dem Graben ausgebildet werden; und Heavy-Body-Gebiete vom zweiten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu den Source-Gebieten ausgebildet werden. 5
  14. 26. Verfahren nach Anspruch 21, das ferner umfasst, dass vor dem Ausbilden der Gate-Elektrode eine oder mehrere Öffnungen in einem Abschnitt der Dielektrikumschicht, der sich über der Abschirmelektrode erstreckt, ausgebildet werden, so dass die Gate-Elektrode beim Ausbilden der Gate-Elektrode in dem 10 Graben durch die eine oder die mehreren Öfihungen elektrisch mit der Abschirmelektrode in Kontakt tritt.
  15. 27. Verfahren zum Ausbilden eines Feldeffekttransistors (FET) in einem Halbleiter-Chip, der ein aktives Gebiet und ein nicht aktives Gebiet umfasst, wobei das 15 Verfahren umfasst, dass mehrere Gräben in dem aktiven Gebiet des Chips ausgebildet werden, wobei sich die mehreren Gräben in ein Halbleitergebiet erstrecken; eine erste Polysiliziumschicht ausgebildet wird, die jeden Graben füllt und sich über einem Mesagebiet in dem nicht aktiven Gebiet des Chips erstreckt; 20 die erste Polysiliziumschicht in jeden Graben vertieft wird, um eine Abschirmelektrode in einem unteren Abschnitt jedes Grabens auszubilden, wobei die Abschirmelektrode in jedem Graben eine Kontinuität mit jenen Abschnitten der ersten Polysiliziumschicht aufrechterhält, die sich in das Mesagebiet erstrecken; 25 eine Dielektrikumschicht durch Oxidation von Silizium ausgebildet wird, so dass die Dielektrikumschicht folgendes auskleidet: (i) freigelegte obere Seitenwände jedes Grabens, (ii) eine obere Fläche jeder Abschirmelektrode und (iii) einen Oberflächenbereich der ersten Polysiliziumschicht in dem Mesagebiet; 30 eine zweite Polysiliziumschicht ausgebildet wird, die jeden Graben füllt und sich über der Dielektrikumschicht in dem Mesagebiet erstreckt; die zweite Polysiliziumschicht in jeden Graben vertieft wird, um in einem oberen Abschnitt jedes Grabens eine Gate-Elektrode auszubilden, wobei
    die Gate-Elektrode in jedem Graben eine Kontinuität mit jenen Abschnitten der zweiten Polysiliziumschicht aufrechterhält, die sich in das Mesagebiet erstrecken; eine oder mehrere Kontaktöffnungen in jenen Abschnitten der zweiten Polysiliziumschicht und der Dielektrikumschicht ausgebildet werden, die sich in das Mesagebiet erstrecken, um einen Oberflächenbereich der ersten Polysiliziumschicht durch die Kontaktöffnungen freizulegen; und eine Gate-Verbindungsschicht ausgebildet wird, die die eine oder die mehreren Kontaktöfinungen füllt, um auf diese Weise die erste und die zweite Polysiliziumschicht elektrisch miteinander in Kontakt zu bringen. Verfahren nach Anspruch 27, das ferner umfasst, dass vor dem Ausbilden der ersten Polysiliziumschicht eine Abschirmdielektrikumschicht ausgebildet wird, die Seitenwände und eine Unterseite jedes Grabens auskleidet und sich über dem Mesagebiet erstreckt; und nach dem Vertiefen der ersten Polysiliziumschicht in jeden Graben die Abschirmdielektrikumschicht in jedem Graben vertieft wird, um obere Seitenwände jedes Grabens freizulegen. Verfahren nach Ansprach 27, wobei das Halbleitergebiet eine Epitaxieschicht eines ersten Leitfähigkeitstyps über einem Substrat vom ersten Leitfähigkeitstyp umfasst, wobei das Verfahren ferner umfasst, dass ein Body-Gebiet eines zweiten Leitfähigkeitstyps in der Epitaxieschicht ausgebildet wird; Source-Gebiete vom ersten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu jedem Graben ausgebildet werden; und Heavy-Body-Gebiete vom zweiten Leitfähigkeitstyp in dem Body-Gebiet benachbart zu den Source-Gebieten ausgebildet werden. Verfahren zum Ausbilden eines Feldeffekttransistors (FET), das umfasst, dass mehrere Gräben ausgebildet werden, die sich in ein Halbleitergebiet erstrecken; ·· • · • · • « 3ΑΙ, • ···· ·· ·· ·· · · · • · ··· ·· • · I Φ t eine Abschinnelektrode in einem unteren Abschnitt jedes Grabens ausgebildet wird; eine Gate-Elektrode in einem oberen Abschnitt jedes Grabens über der Abschirmelektrode ausgebildet wird; und 5 eine Gate-Verbindungsschicht ausgebildet wird, die die Abschirmelektrode und die Gate-Elektrode elektrisch verbindet.
AT0928507A 2006-06-19 2007-05-21 Aufbau und verfahren zum ausbilden eines trench-fet mit abgeschirmtem gate, wobei die abschirm- und die gate-elektrode miteinander verbunden sind AT505888A2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/471,279 US7319256B1 (en) 2006-06-19 2006-06-19 Shielded gate trench FET with the shield and gate electrodes being connected together
PCT/US2007/069329 WO2007149666A2 (en) 2006-06-19 2007-05-21 Structure and method for forming a shielded gate trench fet with the shield and gate electrodes being connected together

Publications (1)

Publication Number Publication Date
AT505888A2 true AT505888A2 (de) 2009-04-15

Family

ID=38834205

Family Applications (1)

Application Number Title Priority Date Filing Date
AT0928507A AT505888A2 (de) 2006-06-19 2007-05-21 Aufbau und verfahren zum ausbilden eines trench-fet mit abgeschirmtem gate, wobei die abschirm- und die gate-elektrode miteinander verbunden sind

Country Status (9)

Country Link
US (4) US7319256B1 (de)
JP (1) JP5363978B2 (de)
KR (1) KR101437701B1 (de)
CN (2) CN101908562B (de)
AT (1) AT505888A2 (de)
DE (1) DE112007001454T5 (de)
MY (1) MY147032A (de)
TW (1) TWI443824B (de)
WO (1) WO2007149666A2 (de)

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
AT504290A2 (de) 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
TWI400757B (zh) * 2005-06-29 2013-07-01 快捷半導體公司 形成遮蔽閘極場效應電晶體之方法
US8618601B2 (en) * 2009-08-14 2013-12-31 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET with increased source-metal contact
US8193580B2 (en) 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7718545B1 (en) * 2006-10-30 2010-05-18 Hewlett-Packard Development Company, L.P. Fabrication process
US20080150013A1 (en) * 2006-12-22 2008-06-26 Alpha & Omega Semiconductor, Ltd Split gate formation with high density plasma (HDP) oxide layer as inter-polysilicon insulation layer
DE102006062011B4 (de) * 2006-12-29 2008-12-18 Infineon Technologies Ag Feldeffekttransistor und ein Verfahren zur Herstellung eines Feldeffekttransistors
US8058687B2 (en) * 2007-01-30 2011-11-15 Alpha & Omega Semiconductor, Ltd. Split gate with different gate materials and work functions to reduce gate resistance of ultra high density MOSFET
JP5298432B2 (ja) * 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
JP5183959B2 (ja) * 2007-04-23 2013-04-17 新日本無線株式会社 Ｍｏｓｆｅｔ型半導体装置の製造方法
JP5138274B2 (ja) * 2007-05-25 2013-02-06 三菱電機株式会社 半導体装置
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
KR100940643B1 (ko) * 2007-12-24 2010-02-05 주식회사 동부하이텍 반도체 소자의 제조방법
JP2009188294A (ja) * 2008-02-08 2009-08-20 Nec Electronics Corp パワーｍｏｓｆｅｔ
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US7936009B2 (en) 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
EP2308095A1 (de) * 2008-07-25 2011-04-13 Nxp B.V. Graben-gate-halbleiterbauelement
US7893488B2 (en) * 2008-08-20 2011-02-22 Alpha & Omega Semiconductor, Inc. Charged balanced devices with shielded gate trench
US8044459B2 (en) 2008-11-10 2011-10-25 Infineon Technologies Austria Ag Semiconductor device with trench field plate including first and second semiconductor materials
US8552535B2 (en) 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8362548B2 (en) * 2008-11-14 2013-01-29 Semiconductor Components Industries, Llc Contact structure for semiconductor device having trench shield electrode and method
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8664713B2 (en) * 2008-12-31 2014-03-04 Stmicroelectronics S.R.L. Integrated power device on a semiconductor substrate having an improved trench gate structure
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US7952141B2 (en) * 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
WO2011019378A1 (en) * 2009-08-14 2011-02-17 Alpha And Omega Semiconductor Incorporated Shielded gate trench mosfet device and fabrication
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
TWI380448B (en) * 2009-09-16 2012-12-21 Anpec Electronics Corp Overlapping trench gate semiconductor device and manufacturing method thereof
US8105903B2 (en) * 2009-09-21 2012-01-31 Force Mos Technology Co., Ltd. Method for making a trench MOSFET with shallow trench structures
US20110084332A1 (en) * 2009-10-08 2011-04-14 Vishay General Semiconductor, Llc. Trench termination structure
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US8072028B2 (en) 2009-10-26 2011-12-06 Infineon Technologies Austria Ag Method and device including transistor component having a field electrode
US8138605B2 (en) * 2009-10-26 2012-03-20 Alpha & Omega Semiconductor, Inc. Multiple layer barrier metal for device component formed in contact trench
KR101102658B1 (ko) * 2009-11-27 2012-01-04 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
US8129778B2 (en) * 2009-12-02 2012-03-06 Fairchild Semiconductor Corporation Semiconductor devices and methods for making the same
US9577089B2 (en) 2010-03-02 2017-02-21 Vishay-Siliconix Structures and methods of fabricating dual gate devices
JP6008377B2 (ja) * 2010-03-03 2016-10-19 ルネサスエレクトロニクス株式会社 Ｐチャネル型パワーｍｏｓｆｅｔ
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
JP2011199109A (ja) * 2010-03-23 2011-10-06 Renesas Electronics Corp パワーｍｏｓｆｅｔ
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
DE102010034116B3 (de) * 2010-08-12 2012-01-12 Infineon Technologies Austria Ag Verfahren zum Erzeugen einer Isolationsschicht zwischen zwei Elektroden
US8476676B2 (en) 2011-01-20 2013-07-02 Alpha And Omega Semiconductor Incorporated Trench poly ESD formation for trench MOS and SGT
US8610205B2 (en) * 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
US9570404B2 (en) 2011-04-28 2017-02-14 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
WO2012158977A2 (en) 2011-05-18 2012-11-22 Vishay-Siliconix Semiconductor device
US8829603B2 (en) 2011-08-18 2014-09-09 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET package
US9054133B2 (en) 2011-09-21 2015-06-09 Globalfoundries Singapore Pte. Ltd. High voltage trench transistor
US8492226B2 (en) * 2011-09-21 2013-07-23 Globalfoundries Singapore Pte. Ltd. Trench transistor
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) * 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9159786B2 (en) 2012-02-20 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Dual gate lateral MOSFET
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
KR101893615B1 (ko) * 2012-06-15 2018-08-31 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
CN103035714A (zh) * 2012-06-21 2013-04-10 上海华虹Nec电子有限公司 超级结mosfet的元胞结构
ITTO20120742A1 (it) 2012-08-24 2014-02-25 St Microelectronics Srl Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore
TWI529900B (zh) * 2012-08-26 2016-04-11 萬國半導體股份有限公司 在sgt mosfet 中靈活調節crss 以平滑波形避免直流-直流器件中電磁干擾
JP2014063771A (ja) * 2012-09-19 2014-04-10 Toshiba Corp 半導体装置
US9099419B2 (en) 2012-10-09 2015-08-04 Infineon Technologies Ag Test method and test arrangement
US9184284B2 (en) 2012-12-31 2015-11-10 Infineon Technologies Ag Method for operating field-effect transistor, field-effect transistor and circuit configuration
US9142655B2 (en) 2013-03-12 2015-09-22 Infineon Technologies Ag Semiconductor device
JP6170812B2 (ja) * 2013-03-19 2017-07-26 株式会社東芝 半導体装置の製造方法
US9202910B2 (en) 2013-04-30 2015-12-01 Infineon Technologies Austria Ag Lateral power semiconductor device and method for manufacturing a lateral power semiconductor device
US9570553B2 (en) * 2013-08-19 2017-02-14 Infineon Technologies Austria Ag Semiconductor chip with integrated series resistances
KR20150030799A (ko) 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR101790818B1 (ko) * 2013-10-28 2017-10-27 매그나칩 반도체 유한회사 반도체 소자
US10395970B2 (en) * 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
US20150263139A1 (en) * 2014-03-12 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor device
US9595587B2 (en) 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN115483211A (zh) 2014-08-19 2022-12-16 维西埃-硅化物公司 电子电路
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
JP2016181618A (ja) 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
DE102015108440B3 (de) * 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
US9515178B1 (en) 2015-09-10 2016-12-06 Freescale Semiconductor, Inc. Shielded trench semiconductor devices and related fabrication methods
KR101788415B1 (ko) * 2015-12-30 2017-10-20 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US20200295179A1 (en) * 2016-01-14 2020-09-17 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US9653410B1 (en) 2016-03-15 2017-05-16 Nxp Usa, Inc. Transistor with shield structure, packaged device, and method of manufacture
US9991378B2 (en) * 2016-06-20 2018-06-05 Sinopower Semiconductor, Inc. Trench power semiconductor device
CN107527800B (zh) * 2016-06-22 2021-05-11 无锡华润上华科技有限公司 沟槽栅极结构及其制造方法
CN107871665B (zh) * 2016-09-28 2020-04-10 台湾半导体股份有限公司 利用氧化层与氮化层依序包覆电极部的场效应晶体管及其制造方法
US10211333B2 (en) * 2017-04-26 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable SGT structure with improved FOM
TWI663725B (zh) 2017-04-26 2019-06-21 國立清華大學 溝槽式閘極功率金氧半場效電晶體之結構
TWI639232B (zh) * 2017-06-30 2018-10-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN109216450B (zh) * 2017-06-30 2021-11-30 帅群微电子股份有限公司 沟槽式功率半导体元件的制造方法
US10658351B2 (en) 2017-08-22 2020-05-19 Semiconductor Components Industries, Llc Electronic device including a transistor having structures with different characteristics
US10153357B1 (en) 2017-08-28 2018-12-11 Nxp Usa, Inc. Superjunction power semiconductor device and method for forming
US10304933B1 (en) 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
US10593619B1 (en) 2018-08-28 2020-03-17 Nsp Usa, Inc. Transistor shield structure, packaged device, and method of manufacture
JP7139232B2 (ja) * 2018-12-07 2022-09-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10784373B1 (en) 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
DE102019008556A1 (de) 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US10811502B1 (en) 2019-05-30 2020-10-20 Nxp Usa, Inc. Method of manufacture of super-junction power semiconductor device
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN111403341B (zh) * 2020-03-28 2023-03-28 电子科技大学 降低窄控制栅结构栅电阻的金属布线方法
KR102444384B1 (ko) 2021-03-16 2022-09-19 주식회사 키파운드리 트렌치 파워 mosfet 및 그 제조방법
KR102500888B1 (ko) 2021-05-31 2023-02-17 주식회사 키파운드리 분할 게이트 전력 모스펫 및 제조 방법
CN113990933B (zh) * 2021-10-28 2023-05-26 电子科技大学 一种半导体纵向器件及制备方法
TWI817343B (zh) * 2022-01-28 2023-10-01 新唐科技股份有限公司 溝槽閘極式半導體裝置及其形成方法
US12482706B2 (en) * 2022-07-12 2025-11-25 Vanguard International Semiconductor Corporation Semiconductor structure that includes self-aligned contact plugs and methods for manufacturing the same
JP7748346B2 (ja) * 2022-09-16 2025-10-02 株式会社東芝 半導体装置

Family Cites Families (370)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404295A (en) 1964-11-30 1968-10-01 Motorola Inc High frequency and voltage transistor with added region for punch-through protection
US3412297A (en) 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3497777A (en) 1967-06-13 1970-02-24 Stanislas Teszner Multichannel field-effect semi-conductor device
US3564356A (en) 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US3660697A (en) 1970-02-16 1972-05-02 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
US4003072A (en) 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US4011105A (en) 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
US4337474A (en) 1978-08-31 1982-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4638344A (en) 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
JPS5658267A (en) 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
US4338616A (en) 1980-02-19 1982-07-06 Xerox Corporation Self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain
US4345265A (en) 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4868624A (en) 1980-05-09 1989-09-19 Regents Of The University Of Minnesota Channel collector transistor
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4326332A (en) 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
DE3070786D1 (en) 1980-11-12 1985-07-25 Ibm Deutschland Electrically switchable read-only memory
US4324038A (en) 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4969028A (en) 1980-12-02 1990-11-06 General Electric Company Gate enhanced rectifier
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPH0612828B2 (ja) 1983-06-30 1994-02-16 株式会社東芝 半導体装置
JPS6016420A (ja) 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
US4639761A (en) 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
US4568958A (en) 1984-01-03 1986-02-04 General Electric Company Inversion-mode insulated-gate gallium arsenide field-effect transistors
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US4673962A (en) 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JPS6269562U (de) 1985-10-19 1987-05-01
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US5034785A (en) 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4716126A (en) 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US5607511A (en) 1992-02-21 1997-03-04 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US4746630A (en) 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2577330B2 (ja) 1986-12-11 1997-01-29 新技術事業団 両面ゲ−ト静電誘導サイリスタの製造方法
JPS63171856A (ja) 1987-01-09 1988-07-15 Hitachi Ltd 耐熱鋼
US5105243A (en) 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4821095A (en) 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
WO1988007636A1 (fr) 1987-03-25 1988-10-06 Kabushiki Kaisha Komatsu Seisakusho Dispositif de commande de la pression d'un embrayage hydraulique
US4745079A (en) 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US4801986A (en) 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US4823176A (en) 1987-04-03 1989-04-18 General Electric Company Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area
US4799990A (en) 1987-04-30 1989-01-24 Ibm Corporation Method of self-aligning a trench isolation structure to an implanted well region
JPH0620102B2 (ja) 1987-05-20 1994-03-16 株式会社東芝 半導体装置及びその製造方法
JPS63186475U (de) 1987-05-22 1988-11-30
JP2570742B2 (ja) 1987-05-27 1997-01-16 ソニー株式会社 半導体装置
JP2724146B2 (ja) 1987-05-29 1998-03-09 日産自動車株式会社 縦形ｍｏｓｆｅｔ
JPS6422051U (de) 1987-07-30 1989-02-03
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
JP2647884B2 (ja) 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
EP0332822A1 (de) 1988-02-22 1989-09-20 Asea Brown Boveri Ag Feldeffektgesteuertes, bipolares Leistungshalbleiter-Bauelement sowie Verfahren zu seiner Herstellung
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
KR0173111B1 (ko) 1988-06-02 1999-02-01 야마무라 가쯔미 트렌치 게이트 mos fet
JPH0783118B2 (ja) 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
US4961100A (en) 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
JPH0216763A (ja) 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5268311A (en) 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
EP0450082B1 (de) 1989-08-31 2004-04-28 Denso Corporation Bipolarer transistor mit isolierter steuerelektrode
US4982260A (en) 1989-10-02 1991-01-01 General Electric Company Power rectifier with trenches
US5248894A (en) 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5134448A (en) 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5023196A (en) 1990-01-29 1991-06-11 Motorola Inc. Method for forming a MOSFET with substrate source contact
US5242845A (en) 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5126807A (en) * 1990-06-13 1992-06-30 Kabushiki Kaisha Toshiba Vertical MOS transistor and its production method
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5079608A (en) 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
DE69125794T2 (de) 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5065273A (en) 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
US5684320A (en) 1991-01-09 1997-11-04 Fujitsu Limited Semiconductor device having transistor pair
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP2825004B2 (ja) 1991-02-08 1998-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 側壁電荷結合撮像素子及びその製造方法
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2603886B2 (ja) 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
KR940006702B1 (ko) 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
US5298761A (en) 1991-06-17 1994-03-29 Nikon Corporation Method and apparatus for exposure process
JP2570022B2 (ja) 1991-09-20 1997-01-08 株式会社日立製作所 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5300452A (en) 1991-12-18 1994-04-05 U.S. Philips Corporation Method of manufacturing an optoelectronic semiconductor device
US5366914A (en) 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
JP3103655B2 (ja) 1992-02-07 2000-10-30 新電元工業株式会社 半導体装置
US5315142A (en) 1992-03-23 1994-05-24 International Business Machines Corporation High performance trench EEPROM cell
JP2904635B2 (ja) 1992-03-30 1999-06-14 株式会社東芝 半導体装置およびその製造方法
US5554862A (en) 1992-03-31 1996-09-10 Kabushiki Kaisha Toshiba Power semiconductor device
JPH06196723A (ja) 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5640034A (en) 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5281548A (en) 1992-07-28 1994-01-25 Micron Technology, Inc. Plug-based floating gate memory
US5294824A (en) 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
GB9216599D0 (en) 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
US5300447A (en) 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
JPH06163907A (ja) 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
US5275965A (en) 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
DE4300806C1 (de) 1993-01-14 1993-12-23 Siemens Ag Verfahren zur Herstellung von vertikalen MOS-Transistoren
US5418376A (en) 1993-03-02 1995-05-23 Toyo Denki Seizo Kabushiki Kaisha Static induction semiconductor device with a distributed main electrode structure and static induction semiconductor device with a static induction main electrode shorted structure
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
KR960012585B1 (en) 1993-06-25 1996-09-23 Samsung Electronics Co Ltd Transistor structure and the method for manufacturing the same
US5371396A (en) 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5365102A (en) 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
BE1007283A3 (nl) 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
US5429977A (en) 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
US5449925A (en) 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
DE4417150C2 (de) 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5454435A (en) 1994-05-25 1995-10-03 Reinhardt; Lisa Device for facilitating insertion of a beach umbrella in sand
US5405794A (en) 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
KR0134555B1 (ko) 1994-07-27 1998-04-27 김은영 고주파용 유전체 재료
US5424231A (en) 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5583368A (en) 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
DE69525003T2 (de) 1994-08-15 2003-10-09 Siliconix Inc., Santa Clara Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5581100A (en) 1994-08-30 1996-12-03 International Rectifier Corporation Trench depletion MOSFET
US5583065A (en) 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US5674766A (en) 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
US5670803A (en) 1995-02-08 1997-09-23 International Business Machines Corporation Three-dimensional SRAM trench structure and fabrication method therefor
JP3325736B2 (ja) 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE69602114T2 (de) 1995-02-10 1999-08-19 Siliconix Inc. Graben-Feldeffekttransistor mit PN-Verarmungsschicht-Barriere
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US5595927A (en) 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
US5592005A (en) 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5554552A (en) 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JPH08306914A (ja) 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US5648670A (en) 1995-06-07 1997-07-15 Sgs-Thomson Microelectronics, Inc. Trench MOS-gated device with a minimum number of masks
US5629543A (en) 1995-08-21 1997-05-13 Siliconix Incorporated Trenched DMOS transistor with buried layer for reduced on-resistance and ruggedness
US5689128A (en) 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
FR2738394B1 (fr) 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US5879971A (en) 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5705409A (en) 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5616945A (en) 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US5973367A (en) 1995-10-13 1999-10-26 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US5949124A (en) 1995-10-31 1999-09-07 Motorola, Inc. Edge termination structure
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
KR0159075B1 (ko) 1995-11-11 1998-12-01 김광호 트렌치 dmos장치 및 그의 제조방법
US5721148A (en) 1995-12-07 1998-02-24 Fuji Electric Co. Method for manufacturing MOS type semiconductor device
US5780343A (en) 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US6097063A (en) 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
WO1997029518A1 (de) 1996-02-05 1997-08-14 Siemens Aktiengesellschaft Durch feldeffekt steuerbares halbleiterbauelement
US6084268A (en) 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
US5821583A (en) 1996-03-06 1998-10-13 Siliconix Incorporated Trenched DMOS transistor with lightly doped tub
US5814858A (en) 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
EP0798785B1 (de) 1996-03-29 2003-12-03 STMicroelectronics S.r.l. Hochspannungsfester MOS-Transistor und Verfahren zur Herstellung
US5895951A (en) 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5770878A (en) 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US5767004A (en) 1996-04-22 1998-06-16 Chartered Semiconductor Manufacturing, Ltd. Method for forming a low impurity diffusion polysilicon layer
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
WO1998004004A1 (en) 1996-07-19 1998-01-29 Siliconix Incorporated High density trench dmos transistor with trench bottom implant
US5808340A (en) 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
DE19638438A1 (de) 1996-09-19 1998-04-02 Siemens Ag Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
JP2891205B2 (ja) 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
US5972741A (en) 1996-10-31 1999-10-26 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
KR100233832B1 (ko) 1996-12-14 1999-12-01 정선종 반도체 소자의 트랜지스터 및 그 제조방법
US6011298A (en) 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
JPH10256550A (ja) 1997-01-09 1998-09-25 Toshiba Corp 半導体装置
KR100218260B1 (ko) 1997-01-14 1999-09-01 김덕중 트랜치 게이트형 모스트랜지스터의 제조방법
SE9700141D0 (sv) 1997-01-20 1997-01-20 Abb Research Ltd A schottky diode of SiC and a method for production thereof
JP3938964B2 (ja) 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US6057558A (en) 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
KR100225409B1 (ko) 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US6163052A (en) 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US5879994A (en) 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US5972332A (en) 1997-04-16 1999-10-26 The Regents Of The University Of Michigan Wound treatment with keratinocytes on a solid support enclosed in a porous material
US6281547B1 (en) 1997-05-08 2001-08-28 Megamos Corporation Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask
JPH113936A (ja) 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
JP3618517B2 (ja) 1997-06-18 2005-02-09 三菱電機株式会社 半導体装置およびその製造方法
US6037628A (en) 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
US6096608A (en) 1997-06-30 2000-08-01 Siliconix Incorporated Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench
US6110799A (en) 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
US5907776A (en) 1997-07-11 1999-05-25 Magepower Semiconductor Corp. Method of forming a semiconductor structure having reduced threshold voltage and high punch-through tolerance
DE19731495C2 (de) 1997-07-22 1999-05-20 Siemens Ag Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung
US6239463B1 (en) 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
JP3502531B2 (ja) 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19740195C2 (de) 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
DE19743342C2 (de) 1997-09-30 2002-02-28 Infineon Technologies Ag Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung
US5776813A (en) 1997-10-06 1998-07-07 Industrial Technology Research Institute Process to manufacture a vertical gate-enhanced bipolar transistor
KR100249505B1 (ko) 1997-10-28 2000-03-15 정선종 수평형 이중 확산 전력 소자의 제조 방법
US6337499B1 (en) 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5943581A (en) 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6005271A (en) 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
GB9723468D0 (en) 1997-11-07 1998-01-07 Zetex Plc Method of semiconductor device fabrication
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6426260B1 (en) 1997-12-02 2002-07-30 Magepower Semiconductor Corp. Switching speed improvement in DMO by implanting lightly doped region under gate
JPH11204782A (ja) 1998-01-08 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
EP1050908B1 (de) 1998-01-22 2016-01-20 Mitsubishi Denki Kabushiki Kaisha Bipolare halbleiteranordnung mit isolierter gateelektrode
US5900663A (en) 1998-02-07 1999-05-04 Xemod, Inc. Quasi-mesh gate structure for lateral RF MOS devices
US5949104A (en) 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
GB9826291D0 (en) 1998-12-02 1999-01-20 Koninkl Philips Electronics Nv Field-effect semi-conductor devices
DE19808348C1 (de) 1998-02-27 1999-06-24 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5897343A (en) 1998-03-30 1999-04-27 Motorola, Inc. Method of making a power switching trench MOSFET having aligned source regions
JP2002503401A (ja) 1998-04-08 2002-01-29 シーメンス アクチエンゲゼルシヤフト プレーナ構造用の高耐圧コーナー部シール体
US5945724A (en) 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
US6137152A (en) 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US6150697A (en) 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
US6303969B1 (en) 1998-05-01 2001-10-16 Allen Tan Schottky diode with dielectric trench
US6048772A (en) 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
US6063678A (en) 1998-05-04 2000-05-16 Xemod, Inc. Fabrication of lateral RF MOS devices with enhanced RF properties
DE19820223C1 (de) 1998-05-06 1999-11-04 Siemens Ag Verfahren zum Herstellen einer Epitaxieschicht mit lateral veränderlicher Dotierung
US6104054A (en) 1998-05-13 2000-08-15 Texas Instruments Incorporated Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies
US6015727A (en) 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
US6064088A (en) 1998-06-15 2000-05-16 Xemod, Inc. RF power MOSFET device with extended linear region of transconductance characteristic at low drain current
DE19828191C1 (de) 1998-06-24 1999-07-29 Siemens Ag Lateral-Hochspannungstransistor
KR100372103B1 (ko) 1998-06-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의소자분리방법
US6156611A (en) 1998-07-20 2000-12-05 Motorola, Inc. Method of fabricating vertical FET with sidewall gate electrode
WO2000005767A1 (fr) 1998-07-23 2000-02-03 Mitsubishi Denki Kabushiki Kaisha Dispositif semiconducteur et son procede de fabrication
JP4253374B2 (ja) 1998-07-24 2009-04-08 千住金属工業株式会社 プリント基板のはんだ付け方法および噴流はんだ槽
JP3988262B2 (ja) 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
DE19839970C2 (de) 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
DE19841754A1 (de) 1998-09-11 2000-03-30 Siemens Ag Schalttransistor mit reduzierten Schaltverlusten
JP3382163B2 (ja) 1998-10-07 2003-03-04 株式会社東芝 電力用半導体装置
US7462910B1 (en) 1998-10-14 2008-12-09 International Rectifier Corporation P-channel trench MOSFET structure
DE19848828C2 (de) 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
US6545316B1 (en) 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6194741B1 (en) 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP3951522B2 (ja) 1998-11-11 2007-08-01 富士電機デバイステクノロジー株式会社 超接合半導体素子
JP3799888B2 (ja) 1998-11-12 2006-07-19 富士電機デバイステクノロジー株式会社 超接合半導体素子およびその製造方法
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP2000156978A (ja) 1998-11-17 2000-06-06 Fuji Electric Co Ltd ソフトスイッチング回路
US6156606A (en) 1998-11-17 2000-12-05 Siemens Aktiengesellschaft Method of forming a trench capacitor using a rutile dielectric material
US6084264A (en) 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
DE19854915C2 (de) 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
GB9826041D0 (en) 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US6452230B1 (en) 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
US6222229B1 (en) 1999-02-18 2001-04-24 Cree, Inc. Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability
FR2790100B1 (fr) 1999-02-24 2001-04-13 Commissariat Energie Atomique Detecteur bidimensionnel de rayonnements ionisants et procede de fabrication de ce detecteur
US6351018B1 (en) 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6204097B1 (en) 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
JP3751463B2 (ja) 1999-03-23 2006-03-01 株式会社東芝 高耐圧半導体素子
DE19913375B4 (de) 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
JP3417336B2 (ja) 1999-03-25 2003-06-16 関西日本電気株式会社 絶縁ゲート型半導体装置およびその製造方法
US6316806B1 (en) 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US6188105B1 (en) 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
TW425701B (en) 1999-04-27 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method of stack-type capacitor
WO2000068997A1 (en) 1999-05-06 2000-11-16 C.P. Clare Corporation Mosfet with field reducing trenches in body region
WO2000068998A1 (en) 1999-05-06 2000-11-16 C.P. Clare Corporation High voltage mosfet structures
US6313482B1 (en) 1999-05-17 2001-11-06 North Carolina State University Silicon carbide power devices having trench-based silicon carbide charge coupling regions therein
US6433385B1 (en) 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6198127B1 (en) 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6291298B1 (en) 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
EP1058318B1 (de) 1999-06-03 2008-04-16 STMicroelectronics S.r.l. Leistungshalbleiteranordnung mit einer Randabschlussstruktur mit einem Spannungsteiler
CN1171318C (zh) 1999-06-03 2004-10-13 通用半导体公司 具有低导通电阻的高压功率金属氧化物半导体场效应晶体管
EP1190447B1 (de) 1999-06-25 2009-09-16 Infineon Technologies AG Trench-mos-transistor
JP3851744B2 (ja) 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
GB9916370D0 (en) 1999-07-14 1999-09-15 Koninkl Philips Electronics Nv Manufacture of semiconductor devices and material
GB9916520D0 (en) 1999-07-15 1999-09-15 Koninkl Philips Electronics Nv Manufacture of semiconductor devices and material
GB9917099D0 (en) 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP3971062B2 (ja) 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
TW411553B (en) 1999-08-04 2000-11-11 Mosel Vitelic Inc Method for forming curved oxide on bottom of trench
JP4774580B2 (ja) 1999-08-23 2011-09-14 富士電機株式会社 超接合半導体素子
US6077733A (en) 1999-09-03 2000-06-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned T-shaped gate through dual damascene
US6566804B1 (en) 1999-09-07 2003-05-20 Motorola, Inc. Field emission device and method of operation
US6228727B1 (en) 1999-09-27 2001-05-08 Chartered Semiconductor Manufacturing, Ltd. Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
GB9922764D0 (en) 1999-09-28 1999-11-24 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
US6222233B1 (en) 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US6271552B1 (en) 1999-10-04 2001-08-07 Xemod, Inc Lateral RF MOS device with improved breakdown voltage
US6103619A (en) 1999-10-08 2000-08-15 United Microelectronics Corp. Method of forming a dual damascene structure on a semiconductor wafer
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
GB9929613D0 (en) 1999-12-15 2000-02-09 Koninkl Philips Electronics Nv Manufacture of semiconductor material and devices using that material
US20030235936A1 (en) 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6285060B1 (en) 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6346469B1 (en) 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
JP2001192174A (ja) 2000-01-12 2001-07-17 Occ Corp 誘導巻取り装置
GB0002235D0 (en) 2000-02-02 2000-03-22 Koninkl Philips Electronics Nv Trenched schottky rectifiers
JP4765012B2 (ja) 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
US6376878B1 (en) 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
GB0003184D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv A semiconductor device and a method of fabricating material for a semiconductor device
GB0003185D0 (en) 2000-02-12 2000-04-05 Koninkl Philips Electronics Nv An insulated gate field effect device
US6271100B1 (en) 2000-02-24 2001-08-07 International Business Machines Corporation Chemically enhanced anneal for removing trench stress resulting in improved bipolar yield
JP2001244461A (ja) 2000-02-28 2001-09-07 Toyota Central Res & Dev Lab Inc 縦型半導体装置
AU5172001A (en) 2000-03-17 2001-10-03 Gen Semiconductor Inc Trench dmos transistor having a double gate structure
JP3636345B2 (ja) 2000-03-17 2005-04-06 富士電機デバイステクノロジー株式会社 半導体素子および半導体素子の製造方法
TW439176B (en) 2000-03-17 2001-06-07 United Microelectronics Corp Manufacturing method of capacitors
GB0006957D0 (en) 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv A semiconductor device
US6376315B1 (en) 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
US6580123B2 (en) 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP4534303B2 (ja) 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
JP4240752B2 (ja) 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
US6509240B2 (en) 2000-05-15 2003-01-21 International Rectifier Corporation Angle implant process for cellular deep trench sidewall doping
DE10026924A1 (de) 2000-05-30 2001-12-20 Infineon Technologies Ag Kompensationsbauelement
US6479352B2 (en) 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6627949B2 (en) 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
US6635534B2 (en) 2000-06-05 2003-10-21 Fairchild Semiconductor Corporation Method of manufacturing a trench MOSFET using selective growth epitaxy
EP1170803A3 (de) 2000-06-08 2002-10-09 Siliconix Incorporated MOSFET mit Graben-Gateelektrode und Verfahren zu dessen Herstellung
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP4984345B2 (ja) 2000-06-21 2012-07-25 富士電機株式会社 半導体装置
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6555895B1 (en) 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
US6921939B2 (en) 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
JP2002043571A (ja) 2000-07-28 2002-02-08 Nec Kansai Ltd 半導体装置
DE10038177A1 (de) 2000-08-04 2002-02-21 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterschaltelement mit zwei Steuerelektroden
US6472708B1 (en) 2000-08-31 2002-10-29 General Semiconductor, Inc. Trench MOSFET with structure having low gate charge
FR2816113A1 (fr) 2000-10-31 2002-05-03 St Microelectronics Sa Procede de realisation d'une zone dopee dans du carbure de silicium et application a une diode schottky
EP1205980A1 (de) 2000-11-07 2002-05-15 Infineon Technologies AG Verfahren zur Herstellung eines Feldeffekttransistors in einem Halbleiter-Substrat
US6362112B1 (en) 2000-11-08 2002-03-26 Fabtech, Inc. Single step etched moat
US6649975B2 (en) 2000-11-16 2003-11-18 Silicon Semiconductor Corporation Vertical power devices having trench-based electrodes therein
US6573128B1 (en) 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
WO2002067333A1 (fr) 2001-02-21 2002-08-29 Mitsubishi Denki Kabushiki Kaisha Dispositif semi-conducteur et procede de fabrication correspondant
US6683346B2 (en) 2001-03-09 2004-01-27 Fairchild Semiconductor Corporation Ultra dense trench-gated power-device with the reduced drain-source feedback capacitance and Miller charge
KR100393201B1 (ko) 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
JP2003015448A (ja) 2001-04-24 2003-01-17 Canon Inc 画像形成装置及び画像形成方法
US6892098B2 (en) 2001-04-26 2005-05-10 Biocontrol Medical Ltd. Nerve stimulation for treating spasticity, tremor, muscle weakness, and other motor disorders
DE10127885B4 (de) 2001-06-08 2009-09-24 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
JP3312905B2 (ja) 2001-06-25 2002-08-12 株式会社リコー 画像形成装置
US7033876B2 (en) 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US6524900B2 (en) 2001-07-25 2003-02-25 Abb Research, Ltd Method concerning a junction barrier Schottky diode, such a diode and use thereof
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6762127B2 (en) 2001-08-23 2004-07-13 Yves Pierre Boiteux Etch process for dielectric materials comprising oxidized organo silane materials
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US6444574B1 (en) 2001-09-06 2002-09-03 Powerchip Semiconductor Corp. Method for forming stepped contact hole for semiconductor devices
US6465304B1 (en) 2001-10-04 2002-10-15 General Semiconductor, Inc. Method for fabricating a power semiconductor device having a floating island voltage sustaining layer
US6657254B2 (en) 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
US7091573B2 (en) * 2002-03-19 2006-08-15 Infineon Technologies Ag Power transistor
DE10212144B4 (de) 2002-03-19 2005-10-06 Infineon Technologies Ag Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
TWI248136B (en) 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
DE10214151B4 (de) 2002-03-28 2007-04-05 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
TW573344B (en) 2002-05-24 2004-01-21 Nanya Technology Corp Separated gate flash memory and its manufacturing method
GB0212564D0 (en) * 2002-05-31 2002-07-10 Koninkl Philips Electronics Nv Trench-gate semiconductor device
US6878994B2 (en) 2002-08-22 2005-04-12 International Rectifier Corporation MOSgated device with accumulated channel region and Schottky contact
DE10259373B4 (de) 2002-12-18 2012-03-22 Infineon Technologies Ag Überstromfeste Schottkydiode mit niedrigem Sperrstrom
DE10324754B4 (de) 2003-05-30 2018-11-08 Infineon Technologies Ag Halbleiterbauelement
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US6951112B2 (en) 2004-02-10 2005-10-04 General Electric Company Methods and apparatus for assembling gas turbine engines
US7087959B2 (en) * 2004-08-18 2006-08-08 Agere Systems Inc. Metal-oxide-semiconductor device having an enhanced shielding structure
DE102004057235B4 (de) 2004-11-26 2007-12-27 Infineon Technologies Ag Vertikaler Trenchtransistor und Verfahren zu dessen Herstellung
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2006127914A2 (en) * 2005-05-26 2006-11-30 Fairchild Semiconductor Corporation Trench-gate field effect transistors and methods of forming the same
AT504290A2 (de) * 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together

Also Published As

Publication number Publication date
JP5363978B2 (ja) 2013-12-11
WO2007149666A3 (en) 2008-07-24
KR20090018638A (ko) 2009-02-20
TWI443824B (zh) 2014-07-01
US7859047B2 (en) 2010-12-28
US20090057754A1 (en) 2009-03-05
CN101908562B (zh) 2012-08-29
MY147032A (en) 2012-10-15
TW200810113A (en) 2008-02-16
US7473603B2 (en) 2009-01-06
US20080064168A1 (en) 2008-03-13
US20070290257A1 (en) 2007-12-20
KR101437701B1 (ko) 2014-09-03
JP2009542002A (ja) 2009-11-26
CN101473443A (zh) 2009-07-01
US20110204436A1 (en) 2011-08-25
WO2007149666A2 (en) 2007-12-27
CN101473443B (zh) 2010-09-01
DE112007001454T5 (de) 2009-04-30
CN101908562A (zh) 2010-12-08
US7319256B1 (en) 2008-01-15

Similar Documents

Publication Publication Date Title
DE112007001454T5 (de) Aufbau und Verfahren zum Ausbilden eines Trench-Fet mit abgeschirmtem Gate, wobei die Abschirm- und die Gate-Elektrode miteinander verbunden sind
DE19611045C1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE102013110180B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
EP1051756B1 (de) Mos-feldeffekttransistor mit hilfselektrode
AT505498A2 (de) Selbstjustierende graben-mosfet-struktur und herstellungsverfahren
DE10220810B4 (de) Halbleiterbauteil
AT504289A2 (de) Trench-gate-feldeffekttransistoren und verfahren zum bilden derselben
DE102015212564A1 (de) Halbleitervorrichtung mit isoliertem Gate, aufweisend eine Schirmungselektrode und Verfahren
DE102013204252B4 (de) Halbleiterbauelement
DE102009025601A1 (de) Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
DE10153315B4 (de) Halbleiterbauelement
DE112006000832T5 (de) Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
DE102016101676B3 (de) Elektrische schaltung, die eine halbleitervorrichtung mit einem ersten transistor und einem zweiten transistor und eine steuerschaltung enthält
DE112008002269T5 (de) Verfahren und Aufbau für einen Trench-Fet mit abgeschirmtem Gate
AT502860A2 (de) Leistungshalbleiterbauelement mit einem oberseitigen drain unter verwendung eines sinker-trenches
DE102015121497B4 (de) Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben
EP0833386A1 (de) Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
DE112006001516T5 (de) Feldeffekttransistor mit Ladungsgleichgewicht
AT505582A2 (de) Leistungsvorrichtung mit verbessertem randabschluss
DE112008002677T5 (de) FET hoher Dichte mit integriertem Schottky
DE10296457T5 (de) Leistungshalbleitervorrichtung mit einer Grabengateelektrode und Verfahren zum Herstellen derselben
DE102018118875B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
AT505176A2 (de) Grabenfeldplattenabschluss für leistungsvorrichtungen
DE102004041622A1 (de) Halbleiterbauteil

Legal Events

Date Code Title Description
REJ Rejection

Effective date: 20160515