CZ225697A3 - Organický nosič čipu pro čip s drátovými spoji - Google Patents

Organický nosič čipu pro čip s drátovými spoji Download PDF

Info

Publication number
CZ225697A3
CZ225697A3 CZ972256A CZ225697A CZ225697A3 CZ 225697 A3 CZ225697 A3 CZ 225697A3 CZ 972256 A CZ972256 A CZ 972256A CZ 225697 A CZ225697 A CZ 225697A CZ 225697 A3 CZ225697 A3 CZ 225697A3
Authority
CZ
Czechia
Prior art keywords
layer
chip
chip carrier
electrically conductive
cavity
Prior art date
Application number
CZ972256A
Other languages
English (en)
Other versions
CZ286385B6 (cs
Inventor
Ashwinkumar Chinuprasad Bhatt
Subahu Dhirubhai Desai
Thomas Patrick Duffy
Jeffrey Alan Knight
Original Assignee
International Business Machines Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corporation filed Critical International Business Machines Corporation
Publication of CZ225697A3 publication Critical patent/CZ225697A3/cs
Publication of CZ286385B6 publication Critical patent/CZ286385B6/cs

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203Cooling of mounted components
    • H05K1/021Components thermally connected to metal substrates or heat-sinks by insert mounting
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00Arrangements for thermal protection or thermal control
    • H10W40/20Arrangements for cooling
    • H10W40/22Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • H10W40/226Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area
    • H10W40/228Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area the projecting parts being wire-shaped or pin-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/685Shapes or dispositions thereof comprising multiple insulating layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/69Insulating materials thereof
    • H10W70/695Organic materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09127PCB or component having an integral separable or breakable part
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09981Metallised walls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/049Wire bonding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0058Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H05K3/0061Laminating printed circuit boards onto other substrates, e.g. metallic substrates onto a metallic substrate, e.g. a heat sink
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68Shapes or dispositions thereof
    • H10W70/682Shapes or dispositions thereof comprising holes having chips therein
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/551Materials of bond wires
    • H10W72/552Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Led Device Packages (AREA)
  • Resistance Heating (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Die Bonding (AREA)

Description

Oblast techniky
Vynález se týká organického nosiče čipu pro čipy s drátovými spoji.
Dosavadní stav techniky
Přístroje s polovodičovými integrovanými obvody (označované také jako polovodičové čipy nebo prostě čipy) se typicky elektronicky spojuji uložením jednoho nebo více čipů na podkladu nosiče čipu z keramiky, například z oxidu hlinitého a s použitím drátových spojů pro elektrické spojení vstupních/výstupních dotyků na každém čipu k odpovídajícím dotykům (a tudíž k odpovídajícím obvodům vstupního větvení) na keramickém podkladu nosiče čipu. Výsledný keramický nosič čipu se potom namontuje na kartu tištěných obvodů nebo na desku tištěných obvodů a spojí se elektricky přes obvody na této desce nebo kartě s jinými takovými keramickými nosiči čipu a/nebo s jinými elektronickými složkami uloženými na deskách či kartách.
Ačkoliv výše popsané spojovací schéma je jistě užitečné, použití keramických podkladů nosičů čipů způsobuje určitá omezení a nevýhody. Tak například, jak je známo, rychlost přenosu elektrického signálu dráty na dielektrické vrstvě nebo mezi dvěma dielektrickými vrstvami je úměrná převrácené hodnotě odmocniny z dielektrické konstanty dielektrické vrstvy nebo vrstev. Naneštěstí jsou dielektrické konstanty keramických materiálů poměrně vysoké, například dielektrická konstanta oxidu hlinitého je asi 9, což má za následek, že keramický nosič čipu způsobuje poměrně nízkou a v některých případech nepřípustně nízkou rychlost přenosu signálu.
Použití keramického podkladu nosiče čipu vede také k určitému omezení vstupních/výstupních signálů. Tak například jednovrstvový keramický podklad nosiče čipu obsahuje jednu vrstvu obvodů výstupního větvení na horním povrchu jediné keΪ) .TJ<
>
-z.
O
C3
O czx o“ i «—41
-2.ramické vrstvy probíhající k dotykům kolem vnějšího obvodu jediné keramické vrstvy. (Rámec vodičů mající vnitřní vodiče připojené k těmto obvodovým dotykům je typicky použit pro elektrické spojení takového keramického nosiče čipu k desce nebo kartě tištěných obvodů.) Nicméně tak jak se zvětšuje počet vstupů/výstupů čipu je nutné zvýšit počet drátů výstupních větvení a příslušným způsobem snížit vzdálenosti mezi dráty výstupních větvení až k hodnotě kde nastávají nežádoucí přenosy signálů mezi přilehlými dráty výstupního větvení. Kromě toho bylo velmi nesnadné či nemožné tvarovat odpovídající velký počet dotyků kolem vnějšího obvodu keramické vrstvy. Jednovrstvé keramické podklady čipů tudíž jsou s konečnou platností omezeny co do jejich schopnosti spolupracovat s čipy s vysokými vstupními/výstupními rychlostmi.
Úsilí o přizpůsobení čipů majících poměrně velký počet vstupů/výstupů vedlo k použití vícevrstvého keramického podkladu čipu používajících tak zvaných řad kuličkové mříže místo rámců vodičů. Tyto typy keramických podkladů nosičů čipů se liší od jednovrstvých keramických podkladů nosičů čipů v tom, že obsahují dvě nebo více vrstev obvodů výstupního větvení na dvou nebo více keramických vrstvách. Významné je, že tyto vrstvy obvodů výstupních větvení jsou elektricky propojeny mechanicky vrtanými průchozími otvory, které jsou plátovány a/nebo vyplněny elektricky vodivým materiálem. Přídavně určitý počet takových otvorů probíhá z vrstev obvodů výstupního větvení k ploškám na dnech podkladů nosičů čipů, na kterých jsou uloženy kuličky pájky (vytvořené v mřížových sloupcích, z čehož pochází výraz sloupec mříže kuliček). Tyto kuličky pájky mají být mechanicky a elektricky spojeny s příslušnými pájení schopnými dotyky na kartě nebo desce tištěných obvodů. Naneštěstí mechanicky vrtané otvory elektricky propojující vrstvy obvodů výstupního větvení mají poměrně velké průměry, což vyžaduje mezery mezi dráty výstupního větvení o značné velikosti. Tyto poměrně velké vzdálenosti mezi dráty výstupního větvení omezují počet vstupů/výstupů
-3čipu, který může být uspořádán s takovým keramickým podkladem nosiče čipu.
Jiné snahy o spojování čipů majících poměrně velký počet vstupů/výstupů vedly k použití složených dutin ve vícevrstvých keramických podkladech. (Zde používaný výraz dutina značí prohloubení v podkladu nikoliv otvor procházející celou tlouštkou podkladu.) Při použití takových spojpvacích uspořádání je čip uložen plochou nahoru na dnu složené dutiny. Drátové spoje probíhají ze vstupních/výstuphích dotyků na horním povrchu čipu, aby byly v dotyku s dotyky na každém vystaveném horním povrchu různých vrstev vícevrstvého keramického podkladu tvořících různé vrstvy složené dutiny. Ačkoliv toto uspořádání umožňuje uložení poměrně velkého počtu vstupů/výstupů čipu, má za následek poměrně dlouhé drátové spoje probíhající z čipu do horních vrstev složené dutiny. Následkem toho doba letu příslušných elektrických signálů je nepřípustně prodloužena.
Keramické podklady nosičů čipů jsou také omezeny pokud jde o jejich schopnost rozptylovat teplo. Tak například v případě vícevrstvého keramického nosiče čipu majícího čip umístěný u dna složené dutiny je rozptyl tepla typicky dosažen uspořádáním tepelné jímky přímo pod dutinou. To však předpokládá, že teplo vyvinuté čipem musí nutně být vedeno přes keramickou vrstvu u dna dutiny před tím, než dosáhne tepelné jímky. Následkem toho je velikost rozptylu tepla omezena.
Publikace IBM T.D.B. 28(7), str.2918-2919 popisuje uspořádání pro výrobu světlem tvarovaného nosiče čipu vysoké hustoty, které používá plastický materiál dodávaný společností E.I.du Pont de Nemours a Co. a označený jako světlem tvarovaný plast Alpha. Tento materiál umožňuje fotografické tvarování cest mezi množstvím vrstev dielektrika, které jsou propojeny použitím standardní metalizace a foťoleptacích technik. Ve srovnání s vícevrstvými keramickými spojeními a s pokovenými keramickými strukturami s polyimidem jsou vý- 3ahody světlem tvarovaných nosičů čipu následující. Organické, keramické nebo kovové podklady mohou být použity a spojení je vytvořeno pro účinné chlazení vysokých tepelných zatížení. Toto uspořádání může používat součástek s uspořádanými vývody, povrchově montovaných součástek, přístrojů s volnými přívody nebo zvláštní návrhy s jedním vícenásobným čipem. Také mohou kovové podklady působit jako mechanický kryt i jako tepelná jímka pro taková použití jako jsou napájecí obvody.
Patentový spis Spojených států amerických US-A-5355283 popisuje řadu mříží kuliček se spojovacími cestami. Řada mříží kuliček je tvořena montáží a elektrickým spojením jednoho nebo několika elektronických přístrojů k podkladu, ve kterém jsou vytvarovány cesty pro propojení elektricky vodivých drah vytvořených v povrchu podkladu pro kuličkové dotyky pájky vytvořené na jednom protilehlém povrchu podkladu. Tyto cesty jsou tvarovány mechanickým nebo laserovým vrtáním. Kuličky pájky jsou vytvořeny na každém dotyku a připojeny roztavením například na desku tištěných obvodů. Elektronické součástky mohou obsahovat jeden nebo více čipů integrovaných obvodů, jakož i pasivních součástek. Elektronické součástky jsou připojeny k podkladu použitím připojení dráty, spojení lícních čipů. Zapouzdřovací materiál je použit pro zapouzdření elektronických přístrojů.
Publikace PATENT ABSTRACTS OF JAPAN 14 (225), (E-927) popisuje podklad pro montáž elektronických součástek. Účelem tohoto podkladu je zlepšit rozptyl tepla a odolnost proti vlhku a zjednodušit strukturu pokrytím ploch obvodové desky po obou stranách průchozího otvoru vrstvami kovového filmu v dotyku s tepelně vodivou směsí pryskyřic. Průchozí otvory jsou otevřeny v polohách pro umístění nějaké elektronické součástky na obvodové desce. Některé průchozí otvory jsou otevřeny u jiných míst. Potom se otvory naplní směsí vodivé pryskyřice a vypálí se. Potom se otvory plátují kovem pro vytvoření plátovací vrstvy. V případě plátování kovem jsou vrstvy kovového filmu vytvořeny tak, že rovnoměrně pokrývají
-3bhorní i spodní stranu otvorů. To znamená, že tvarování Vrstvy otvorů a tvarování vrstvy kovového filmu se provádí stejným procesem plátování kovu. Potom se složka přilepí k vrstvě kovového filmu na desce lepidlem ze stříbrné pasty a spojí se spojovací dráty a do otvorů se vloží vodivé čepy.
Pracovníci ve vývoji nosičů čipů se pokusili vytvořit, leč bez úspěchu, nosiče čipů, které: (1) vytvářejí poměrně vysoké rychlosti přenosu elektrických signálů, (-2) spojují čipy s poměrně vysokými počty vstupů/výstupů při vyloučení potřeby mechanického vrtání otvorů k propojení různých vrstev obvodů výstupního větvení, (3) vyvíjejí poměrně krátkou ‘'dobu letu a (4) vyvíjejí poměrně vysoký stupeň rozptylu tepla.
W^TNÍ OCELÁŘ
ECKa A PARTNEŘI /Hálkova 2
-0 tíO Praha 2
-4Podstata vynálezu
Vynález vytváří nosič čipu, který: (1) vytváří poměrně vysokou rychlost přenosu elektrického signálu, (2) vytváří čipy s poměrně vysokým počtem vstupů/výstupů při vyloučení potřeby mechanického vrtání otvorů pro propojení různých vrstev obvodů výstupního větvení, (3) vylučuje použití poměrně dlouhých drátových spojů a tím dosahuje poměrně krátké doby letu a (4) dosahuje poměrně vysoké hodnoty rozptylu tepla.
Je významné, že nosič čipu podle vynálezu používá organických dielektrických materiálů jako jsou formulace epoxid/sklo prodávané pod značkou FR4 a DriClad místo keramických dielektrických materiálů. Tyto organické materiály mají poměrně malou dielektrickou konstantu, například dielektrická konstanta materiálu FR4 je 4,0. Následkem toho nosič čipu podle vynálezu vyvíjí poměrně vysokou rychlost přenosu elektrických signálů.
Nosič čipu podle vynálezu používá také světlem zobrazitelnou dielektrickou vrstvu, která slouží jako filmová redistribuční vrstva. To znamená, že tato zvláštní organická dielektrická vrstva je citlivá na světlo a je snadno selektivně exponována světlem přes masku a vyvolána stejně jako fotoodpor pro vytvoření průchozích otvorů (které jsou zde označovány jako světelné cesty, aby byly odlišeny od mechanicky vrtaných průchozích otvorů) ve světlem zobrazitelné dielektrické vrstvě. Je významné, že tyto světelné cesty se snadno vytvářejí, aby měly průměry, které jsou mnohem menší než průměry průchozích otvorů vytvářených použitím obvyklých mechanických vrtacích technik. Tak například průměr obvykle vyvrtaného průchozího otvoru je typicky menší než 0,3 mm, zatímco průměr světelné cesty může být malý, například 0,050 mm. Následkem toho když se taková světlem zobrazitelná dielektrická vrstva (nebo vrstvy) vytvoří v nosiči čipu podle vynálezu, je umožněno propojovat dvě (nebo více) vrstvy obvodů výstupního větvení bez omezení vzdáleností mezi dráty výstupního věetvení
-5na stejný stupeň jako když se použije mechanicky vyvrtaných průchozích otvorů. Následkem toho nosič čipu podle vynálezu umožňuje použít čipy mající větší počet vstupů/výstupů než bylo možné s obvyklými keramickými nosiči čipů.
V jednom provedení vynálezu jsou tepelné průchozí otvory uspořádány pod jednoduchou dutinou probíhající ke dnu nosiče čipu pro odvádění tepla vyvíjeného čipem do ovzduší.
V jiném provedení je vytvořena tepelná jímka přímo pod tepelnými průchozími otvory pro další zlepšení rozptylu tepla.
V jiném dalším provedení vynálezu nosič čipu obsahuje kovovou, například měděnou vrstvu, která působí jako tepelná jímka a hloubka jednoduché dutiny zasahuje do kovové vrstvy. To má za následek přímý fyzický dotyk mezi čipem v dutině a tepelnou jímkou, čímž se opět zvýší rozptyl tepla.
V dalším provedení má nosič čipu podle vynálezu alespoň dvě organické vrstvy se zemnící rovinou sevřenou mezi nimi. Jednoduchá dutina sdružená s tímto provedením má hloubku, která probíhá alespoň k zemnící rovině. Je významné, že toto provedení obsahuje také ponejvíce spojitý kovový prsten, který obklopuje boční stěny dutiny a probíhá svisle k hornímu povrchu nosiče čipu. Přítomnost tohoto kovového prstenu je výhodná, protože umožňuje snadný elektrický dotyk se zemnící rovinou, přičemž je vyloučena potřeba mechanicky vrtaných průchozích otvorů probíhajících k zemnící rovině. Následkem toho jsou vzdálenosti mezi dráty výstupních větvení značně zmenšeny.
Přehled obrázků na výkresech prvním provedením druhým provedením třetím provedením
. výkresech, kde obr.1 je řez
podle vynálezu, obr.2 je řez
podle vynálezu, obr.3 je řez
podle vynálezu, obr.4 je řez
podle vynálezu, obr.5 je řez
pátým provedením nosiče čipu podle vynálezu a obr.6 je půdorys podkladu znázorňující způsob použitý pro výrobu pátého
-6provedení nosiče čipu podle vynálezu.
Příklady provedení vynálezu
Vynález vytváří nosič čipu pro čipy s drátovými spoji, který: (1) vyvíjí poměrně vysokou rychlost přenosu elektrického signálu (2) snadno se přizpůsobuje poměrně vysokým vstupním/výstupním čipům, (3) vylučuje potřebu dlouhých drátových spojů, čímž dosahuje poměrně krátké doby letu pro elektrické signály přenášené přes drátové spoje a (4) dosahuje poměrně vysoké míry rozptylu tepla.
Jak je poznamenáno výše, nosič čipu podle vynálezu dosahuje poměrně vysokých rychlostí elektrickho přenosu, protože používá organické materiály jako formulace epoxid/sklo prodávané pod značkou FR4 a DriClad místo keramických maateriálů. Nosič čipu podle vynálezu se tak snadno přizpůsobí poměrně vysokým vstupním/výstupním čipům protože používá alespoň jednu organickou světlem zobrazitelnou dielektrickou vrstvu, ve které byly vytvořeny světelné cesty jako filmová redistribuční vrstva pro elektrické propojení dvou (nebo více) vrstav obvodů výstupního větvení. Nosič čipu podle vynálezu vylučuje poměrně dlouhé drátové spoje a tedy dosahuje poměrně krátké doby letu pro přenos elektrických signálů přenášených přes drátové spoje protože používá jednoduchou dutinu pro uložení čipu spíše než složenou dutinu. Některá provedení nosiče čipu podle vynálezu dále také používají například tepelné cesty nebo vrstvy kovového materiálu přímo pod čipem pro zlepšení přestupu tepla.
První provedení nosiče 10 čipu podle vynálezu znázorněné v obr.l obsahuje podklad 20 mající protilehlé povrchy 30
3- 40.· Tento podklad 20 také obsahuje několik, například tři laminované organické dielektrické vrstvy 50.,60. a 70 sestávající například z formulace epoxid/sklo prodávané pod značkou FR4 a DriClad. Ačkoliv není v obr.l jasně znázorněna, organická dielektrická vrstva 50 slouží k nesení vrstvy 80 obvodů výstupního větvení, například z mědi. Mezi organickými die-Ίlektrickými vrstvami 50 a 60 je sevřena vrstva 90 z elektricky vodivého materiálu, například z mědi, která slouží jako napájecí rovina. Mezi organickými dielektrickými vrstvami 60 a 70 je sevřena druhá vrstva 100 z elektricky vodivého materiálu, například z mědi, která slouží jako zemnicí rovina.
Tlouštka každé organické dielektrické vrstvy 50.60 a 70 je rovna od 50,8 pm do 508 pm. Tlouštky menší než 50,8 pm jsou nežádoucí, protože příslušné organické dielektrické vrstvy jsou nepřípustně křehké, nespolehlivé a obtížně se s nimi zachází. Tlouštky větší než 508 pm jsou nežádoucí, protože takové dielektrické vrstvy jsou obecně nežádoucí a je obtížné vrtat průchozí otvory do takových tlustých vrstev.
Tlouštka každé z vrstev 80 (obvody výstupnho větvení), 90 (napájecí rovina) a 100 (zemnicí rovina) z elektricky vodivých materiálů je v rozsahu od 3,18 pm do 63,5 pm. Tlouštky menší než 3,18 pm nejsou žádoucí, protože odpovídající elektricky vodivé vrstvy se občas jeví jako neschopné odolávat výkyvům teplot, kterým je nosič čipu náhodně vystaven. Tlouštky větší než 63,5 pm nejsou žádoucí, protože vytváření takových tlustých vrstev vyžaduje nepřípustně dlouhou dobu při použití obvyklé plátovací technologie a s ohledem na potíže spojené s řízením šířky linek podstatně vzrostou.
Jak je znázorněno v obr.l, podložka 20 nosiče čipu obsahuje rovněž organickou světlem zobrazitelnou dielektrickou vrstvu 110, která leží nad vrstvou 80 obvodů výstupního včet vení. Užitečné složení vrstvy 110 obsahuje například světlem zobrazitelnou kationicky polymerizovatelnou látku na bázi epoxidu popsanou v patentovém spise Spojených států amerických číslo 5,026,624. Tento zvláštní materiál obsahuje systém epoxidové pryskyřice sestávající v podstatě z 10% až 80% hmotnostních polyolové pryskyřice, která je produktem kondenzace epichlorohydrinu a bisphenolu A majícího molekulární hmotnost od 40000 do 130000, z 20% až 90% hmotnostních epoxidizované oktafunkční bisphenol A formaldehyd-novolakové pryskyřice mající molekulární hmotnost od 4000 do 10000 a když se
-8žádá zpoždění plamenů, tedy od 35% do 50% hmotnostních epoxidizovaného glycidyletheru tetrabromobisphenolu A majícího bod měknutí od 60°C do 110°C a o molekulární hmotnosti od 600 do 2500. K tomuto systému pryskyřic se přidá od 0.1 do 15 dílů hmotnostních na 100 dílů hmotnostních pryskyřice kationického fotoiniciátoru schopného inicializovat polymerizaci uvedeného epoxidizovaného systému pryskyřic vystavením aktinickému záření, přičemž tento systém je dále vyznačen tím, že má pohltivost světla v rozsahu vlnových délek od 330 do 700 nra menší než 0.1 pro film o tlouštce 0,05 mm. Případně může být přidán fotosenzitizátor jako je perylen a jeho deriváty nebo antracen a jeho deriváty.
Organická světlem zobrazitelná dielektrická vrstva 110 se snadno ukládá použitím obvyklé ukládací technologie jako je pásové ukládání a válcové ukládání. Tlouštka světlem zobrazitelné dielektrické vrstvy 110 je v rozahu od 0,050mm do 0,5 mm. Tlouštky menší než 0,05 mm nejsou žádoucí, protože je obtížné tvarovat takto tenké vrstvy a přitom dosáhnout žádoucí zobrazení světlem a dielektrické vlastnosti. Tlouštky větší než 0,5 mm nejsou žádoucí, protože je obtížné vytvářet malé světelné cesty v takových tlustých vrstvách.
Použitím obvyklých fotolitografických technik se světlem zobrazitelná dielektrická vrstva 110 snadno selektivně exponuje světlem přes masku a potom se vyvolá pro vytvoření světelných cest 120 ve vrstvě 110. jak je znázorněno v obr.1. (Je třeba poznamenat, že exponované oblasti jsou podrobeny zesítění a tudíž jsou méně rozpustné než neexponované oblasti ve vztahu k vývojce.) Tyto světelné cesty 120 se potom snadno plátují elektricky vodivým materiálem, jako je měď, použitím obvyklých plátovacích technik.
Ačkoliv není v obr.1 jasně znázorněna, světlem zobrazitelná dielektrická vrstva 110 nese vrstvu 130 obvodů výstupního větvení, například z mědi, která obsahuje dotyky. Jak by mělo být zřejmé, plátované světelné cesty 120 ve světlem zobrazitelné dielektrické vrstvě 110 slouží elektrickému propo-9jení vrstev 130 a 80 obvodů výstupního větvení. Je významné, jak bylo uvedeno výše, že průměry světelných cest jsou menší než průměry mechanicky vyvrtaných průchozích otvorů. Následkem toho vzdálenosti mezi dráty výstupního větvení mohou být menší než bylo možné dříve.
Jak je znázorněno v obr.l, podklad 20 nosiče čipu obsahuje jednoduchou dutinu 140 mající hloubku, která je rovna pouze tlouštce světlem zobrazitelné dielektrické vrstvy 110. Dráty spojený čip 150 je umístěn plochou nahoru ve dnu dutiny s drátovými spoji 160 vybíhajícími z dotyků na čipu 150 k dotykům vrstvy 130 obvodů výstupního větvení.
Jak je znázorněno v obr.l, podklad 20 nosiče čipu přednostně obsahuje (mechanicky vyvrtané) otvory 170 tepelné cesty, které jsou umístěny přímo v blízkosti čipu 150 a procházejí tlouštkou organických vrstev 80,90. a 100. Tyto otvory 170 tepelné cesty slouží k odvádění tepla vyvíjeného čipem 150 do ovzduší a tudíž slouží ke zlepšení rozptylu tepla. (Je třeba poznamenat, že tyto otvory tepelné cesty jsou přednostně vyplněny epoxidovou pastou se stříbrnou výplní pro umožnění přenosu tepla. Dále je třeba poznamenat, že v konečných krocích výroby se na povrch 40 nosiče 10 čipu nanese pájecí maskovací materiál a tudíž tento pájecí maskovací materiál překrývá epoxidovou pastu se stříbrnou náplní.)
Průměry otvorů 170 tepelné cesty jsou od 0,15 mm do 0, 3 mm. Průměry menší než 0,15 mm nejsou žádoucí, protože u takto malých otvorů by byl přenos tepla nepřípustně nízký. Průměry větší než 0,30 mm nejsou žádoucí, protože vrstva materiálu ... ve styku s epoxidovou pastou naplněnou stříbrem v odpovídajících otvorech tepelné cesty mají sklon k praskání a nad nimi ležící čip má sklon k oddělení od podkladu nosiče čipu.
Jak je znázorněno v obr.l, podklad 20 nosiče čipu dále obsahuje množství mechanicky vyvrtaných plátovaných průchozích otvorů 180. Každý takový průchozí otvor 180 končí na povrchu 40, kde je obklopen elektricky vodivou ploškou 190 nap-10říklad z mědi, připojenou k povrchu 40. K povrchu 40 je dále připojena řada elektricky vodivých dotyků 200. jakož i (neznázorněných) linek elektrických obvodů například z mědi, které spojují dotyky 200 s plátovanými průchozími otvory 180. Na ploškách 190 a na dotycích 200 jsou uloženy kuličky 210 pájky, z nichž každá má složení obsahující například 67% olova a 33% cínu. Jak by mělo být zřejmé, tyto kuličky pájky mají být připojeny k pájení způsobilým dotykům na PCB nebo PCC.
V obr.2 je znázorněno druhé provedení nosiče 10 čipu, které je odlišné od prvního provedení v tom, že hloubka jednoduché dutiny 140 prochází také například organickými vrstvami 80 a 90. Navíc je k povrchu 40 připojena tepelná jímka 220 v podstatě svisle vyřízená s čipem 150 a s otvory 170 tepelné cesty. Kromě toho jsou k ploškám a dotykům na povrchu 30 připojeny kuličky 210 pájky.
V obr.3 je znázorněno třetí provedení nosiče 10 čipu, které se liší od prvního a druhého provedení v tom, že podklad 20 nosiče čipu obsahuje poměrně tlustou světlem zobrazitelnou dielektrickou vrstvu 110 přilehlou bezprostředně k povrchu 30, a vrstvu 230 kovového materiálu, například mědi, bezprostředně přilehlou k povrchu 40. Vrstva 230 zde částečně působí jako výztuha a je přednostně elektricky uzemněna. Na druhé straně, jak bylo uvedeno výše, světlem zobrazitelná dielektrická vrstva 110 nese vrstvu 130 obvodů výstupního věet vení obsahující dotyky. Navíc světlem zobrazitelná dielektrická vrstva 110 obsahuje světelné cesty 120 procházející tlouštkou vrstvy 110 k elektricky uzemněné kovové vrstvě 230. Kromě toho jsou k některým dotykům vrstvy 130 obvodů výstupního větvení připojeny kuličky 210 pájky.
Jak je znázorněno v obr. 3, třetí provedení nosiče 10 čipu obsahuje jednoduchou dutinu 140. která probíhá tlouštkou světlem zobrazitelné dielektrické vrstvy 110 k vrstvě 230 kovového materiálu. Čip 150 typu spojeného dráty je usazen ve dnu dutiny 140 a je tudíž je v přímém fyzickém dotyku s kovovou vrstvou 230. Následkem toho je rozptyl tepla zvýšen, pro-11tože kovová vrstva 230 působí rovněž jako tepelná jímka.
V tomto třetím provedení nosiče 10 čipu je tlouštka světlem zobrazitelné dielektrické vrstvy 110 od 0,05 mm do 0, 5 mm. Tlouštky mimo tento rozsah nejsou žádoucí z důvodů uvedených výše.
Tlouštka kovové vrstvy 230 je od 0,1 mm do 0,,5 mm. Tlouštky menší než 0,1 mm nejsou přípustné, protože odpovídající kovové vrstvy mají nepřípustně nízkou tuhost. Tlouštky větší než 0,5 mm nejsou žádoucí, protože součinitel tepelné roztažnosti příslušné kovové vrstvy převažuje nad součinitelem tepelné roztažnosti odpovídajícího podkladu nosiče čipu, takže následkem rozdílných součinitelů tepelné roztažnosti podkladu nosiče čipu a odpovídajícího čipu může způsobit prasknutí čipu.
Obr.4 znázorňuje čtvrté provedení nosiče 10 čipu, které se liší od třetího provedení v tom, že světlem zobrazitelná dielektrická vrstva 110 je poměrně tenká a kovová vrstva 230 je poměrně tlustá. Navíc hloubka jednoduché dutiny .140 probíhá přes plnou tlouštku světlem zobrazitelné vrstvy 110 a částečně přes tlouštku kovové vrstvy 230.
Ve čtvrtém provedení nosiče 10 čipu je tlouštka světlem zobrazitelné dielektrické vrstvy 110 v rozahu od 0,05 mm do 0,5 mm. Tlouštka mimo tento rozsah není žádoucí z důvodů uvedených výše.
Tlouštka (celá) kovové vrstvy 230 je opět v rozsahu od 0,1 mm do 0,5 mm. Tlouštky mimo tento rozsah nejsou žádoucí z výše uvedených důvodů.
Tlouštka (dílčí) kovové vrstvy 230 bezprostředně pod dutinou 140 by měla být alespoň 0,1 mm. Tlouštky menší než
0,1 mm nejsou žádoucí, protože odpovídající kov-ové vrstvy mají nepřípustně nízkou tuhost.
V obr.5 je znázorněno páté provedení nosiče 10 čipu podobné prvnímu a druhému provedení v tom, že podklad 20 nosiče čipu obsahuje několik, například tři laminované organické dielektrické vrstvy 50,60 a 70 sestávající například z formula-12ce epoxid/sklo prodávané pod značkou DriClad. Jako v předchozích případech organická dielektrická vrstva 50 nese vrstvu 80 obvodů výstupního xětvení obsahující dotyky. Mezi organickými dielektrickými vrstvami 50 a 60 je sevřena vrstva 90 elektricky vodivého materiálu, například mědi, která slouží v tomto provedení jako zemnící rovina. Mezi organickými dielektrickými vrstvami 60 a 70 je sevřena vrstva 100 elektricky vodivého materiálu, například mědi, která slouží jako napájecí rovina. Budiž poznamenáno, že zemnicí rovina sahá bočně k bočním stěnám dutiny 140. zatímco napájecí rovina nikoliv.
Tlouštka organických dielektrických vrstev 50.60 a 70 je podobná tlouštkám uvedeným výše. Také tlouštka elektricky vodivé vrstvy 80 (obvodů výstupního větvení), 90 (zemnicí rovina) a 100 (napájecí rovina) jsou podobné vrstvám uvedeným výše.
Páté provedení nosiče 10 čipu je také podobn třetímu a čtvrtému provedení v tom, že podklad 20 nosiče čipu také obsahuje kovovou vrstvu 230. která je přednostně uzemněna. Tlouštka kovové vrstvy 230 je podobná tlouštce kovové vrstvy 230 ve třetím provedení.
Jak je znázorněno v obr.5, páté provedení nosiče 10 čipu obsahuje také jednoduchou dutinu 140 mající hloubku, která probíhá přes tlouštku organických dielektrických vrstev 50. 60 a 70 ke kovové vrstvě 230. Čip 150 je usazen na dnu dutiny 140 a je tudíž v přímém fyzickém dotyku s kovovou vrstvou 230. Následkem toho je rozptyl tepla zlepšen, jako dříve, neboř kovová vrstva 230 působí jako tepelná jímka.
Páté provedení nosiče 10 čipu se významně liší od jiných provedení v tom, že obsahuje ponejvíce spojitou vrstvu 240 elektricky vodivého materiálu, například mědi, která je připojena k a obklopuje boční stěny dutiny 140. Tato vrstva 240 probíhá svisle ze dna dutiny 140 k vrcholu dutiny 140 a probíhá bočně na horním povrchu organické dielektrické vrstvy 50, přilehle k vrstvě 80 obvodů výstupního větvení. Protože zemní rovina 90 probíhá bočně k bočním stěnám dutiny
-13140. vrstva 240 je v přímém fyzickém a elektrickém, dotyku se zemnici rovinou a je tudíž elektricky uzemněna.
Přítomnost vrstvy 240 je výhodná, protože potřeba množství mechanicky vrtaných průchozích otvorů procházejících přes tlouštku organické dielektrické vrstvy 50 v zemnící rovině 90 je zmenšeno. Tudíž, jestliže některé dotyky čipu mají být elektricky uzemněny, drátové spoje z těchto dotyků čipu jsou prodlouženy k částem vrstvy 240 na povrchu organické dielektrické vrstvy 50., spíše než k ploškám obklopujícím mechanicky vyvrtané průchozí otvory probíhající k zemnící rovině 90. Protože se žádá poměrně malé množství takových mechanicky vrtaných průchozích otvorů v pátém provedení, vzdálenosti mezi dráty výstupních větvení mohou být s výhodou zmenšeny.
Je třeba uvést, že páté provedení nosiče 10 čipu obsahuje mechanicky vyvrtané plátované průchozí otvory 180. které procházejí tlouštkami organických dielektrických vrstev 5_0 a 60 k napájecí rovině 100. Kromě toho páté provedení obsahuje také prsten 250 z kovu, například z mědi, který obklopuje dutinu 140 a fyzicky a elektricky spojuje plátovaný průchozí otvor 180, který probíhá k napájecí rovině 100. Prsten 250 je výhodný, protože odstraňuje potřebu přídavných průchozích otvorů, které procházejí k napájecí rovině. Je tudíž dosažen elektrický dotyk k napájecí rovině 100 pouze elektrickým dotykem s prstenem 250.
Způsob vytvoření vrstvy 240 a prstenu 250 je znázorněn v obr.6. Jak je znázorněno v obr.6, když se vytváří dutina 140. jsou mechanicky vyříznuty dvě pravoúhlé štěrbiny 260 a 270 přes tlouštku organických dielektrických vrstev 50,60 a 70. Šířky těchto štěrbin jsou v rozmezí od 0,63 mm do
2,5 mm. Vnější povrchy těchto štěrbin vymezují boční stěny dutiny 140. Potom se uloží , vrstva fotoodporu 280 na povrch organické dielektrické vrstvy 50.. Tato vrstva fotoodporu 280 se potom exponuje a vyvolá, aby se odstranil fotoodpor pokrývající celou organickou dielektrickou vrstvu 50 s výjimkou štěrbin 260 a 270 oblasti 241 na povrchu organické dielekt-14rické vrstvy 50., která má být pokryta vrstvou 240 a oblasti 251. která má být pokryta prstenem 250. (Je třeba uvést, že vrstva fotoodporu je nesena vrstvami organického dielektrického materiálu obklopenými štěrbinami 260 a 270.) Štěrbiny 260 a 270. oblast 214. která má být pokryta vrstvou 240, jakož i oblast, která má být pokryta prstenem 250. se potom pokoví použitím obvyklé usazovací a kovy plátující techniky. Potom se provedou mechanické řezy středními čarami štěrbin 260 a 270 a tyto řezy se potom rozšíří, aby spojovaly tyto střední čáry a vyříznutý materiál se odstraní. To má za následek vytvoření dutiny 140. ponechávaje kov probíhající ponejvíce spojitě (s výjimkou rohů dutiny ke kterým štěrbiny původně neprobíhaly) kolem bočních stěn dutiny 140.
Vynález byl znázorněn a popsán na základě přednostních provedení, je však zřejmé, že jsou možné rozličné změny ve tvaru a detailech, aniž by se vybočilo z rámce myšlenky vynálezu.
JUDr. gsOALENSIC žkáí
SPOLEČNÁ ADVOMtfNÍ KANCELÁŘ VŠETEČKA / PARTNEŘI
Hálkova 2 120 00 Praha 2

Claims (7)

  1. PATENTOVÉ NÁROKY
    1. Nosič (10) čipu, obsahující podklad (24) nosiče čipu, který má první povrch (30) , druhý povrch (40) protilehlý k prvnímu povrchu (30), alespoň první (110) a druhou )50,60,70) vrstvu z organického materiálu, uvedená první vrstva (110) umístěná bezprostředně přilehle k prvnímu povrchu (30) nese první vrstvu (130) elektricky vodivého materiálu obsahující dotyky, druhou vrstvu (80) elektricky vodivého materiálu sevřenou mezi uvedenou první (110) a druhou (50,60,4 70) vrstvou organického materiálu, uvedený podklad (24) nosiče čipu také obsahuje vrstvu (230) kovového materiálu, která je bezprostředně přilehlá k uvedenému druhému povrchu )40), vrstvu (100) elektricky vodivého materiálu sevřenou mezi uvedenými druhými vrstvami (60,70), kednoduchou dutinu (140) mající hloubku probíhající od uvedeného prvního povrchu (30) k uvedenému druhému povrchu (40), poúovodičový čip (150) umístěný plochou nahoru v uvedené dutině (140), kterýžto čip (150) obsahuje ču ipové dotyky a drátové spoje probíhající z uvedených čipových dotyků k dotykům na uvedené první vrstvě (110) organického materiálu a kovový prstenec (250) obklopující dutinu (140) a elektricky se dotýkající uvedené vrstvy (100) elektricky vodivého materiálu.
  2. 2. Nosič čipu podle nároku 1, dále obsahující vrstvu (90) sevřenou mezi uvedenými druhými vrstvami (50,60).
    Ό ! XJ<
    Ό
    Ců.
    σ>
    <·/> >>
    o ' ° O' < rc o
    :· cm
    2 rc '· o · n<
    Ζ-Ζ-Γ2 λ
    -153. Nosič čipu podle nároku 2, dále obsahující oblast elektricky vodivého materiálu (240), která je v elektrickém dotyku s uvedenou vrstvou (90) elektricky vodivého materiálu, alespoň částečně obklopující boční stěny uvedené dutiny (140) a probíhající k a na uvedeném prvním povrchu (30), drátový spoj také probíhá z uvedeného čipu (150) k částíi uvedené oblasti na uvedeném prvním povrchu (30).
  3. 4. Nosič čipu podle nároku 3, ve kterém uvedená oblast elektricky vodivého materiálu (240) je v podstatě kolmá na uvedený kovový prstenec (250) obklopující uvedenou dutinu (140)
  4. 5. Nosič čipu podle některého z předchozích nároků, ve kterém uvedená první vrstva (110) organického materiálu je zobrazitelná světlem.
  5. 6. Nosič čipu podle některéého z předešlých nároků, dále ob§ sáhující množství světelných cest obsahujících elektricky vodivý materiál, probíhajúcích přes tlouštku uvedené první vrstvy (110) organického materiálu.
  6. 7. Nosič čipu podle některého z předchozích nároků, ve kterém uvedená první vrstva (130) elektricky vodivého materiálu obsahuje množství elektricky vodivých dotyků a/nebo plošek (190,200), a ve kterém uvedený nosič (10) čipu dále obsahuje kuličky (210) pájky připojené k uvedeným dotykům a/nebo ploškám (190,200).
  7. 8. Nosič čipu podle některéhozpředchozích nároků, ve kterém uvedená vrstva (100) elektricky vodivého marteriálu je napájecí rovina. ·
CZ19972256A 1995-02-15 1996-01-17 Organický nosič čipu pro čip s drátovými spoji CZ286385B6 (cs)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/390,344 US5798909A (en) 1995-02-15 1995-02-15 Single-tiered organic chip carriers for wire bond-type chips

Publications (2)

Publication Number Publication Date
CZ225697A3 true CZ225697A3 (cs) 1998-01-14
CZ286385B6 CZ286385B6 (cs) 2000-03-15

Family

ID=23542113

Family Applications (1)

Application Number Title Priority Date Filing Date
CZ19972256A CZ286385B6 (cs) 1995-02-15 1996-01-17 Organický nosič čipu pro čip s drátovými spoji

Country Status (17)

Country Link
US (4) US5798909A (cs)
EP (1) EP0809862B1 (cs)
JP (1) JP3297287B2 (cs)
KR (1) KR100213955B1 (cs)
CN (2) CN1041470C (cs)
AT (1) ATE187014T1 (cs)
CA (1) CA2164901C (cs)
CZ (1) CZ286385B6 (cs)
DE (1) DE69605286T2 (cs)
ES (1) ES2139330T3 (cs)
HU (1) HU216982B (cs)
MY (1) MY140232A (cs)
PL (1) PL179061B1 (cs)
RU (1) RU2146067C1 (cs)
SG (1) SG34493A1 (cs)
TW (2) TW297935B (cs)
WO (1) WO1996025763A2 (cs)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798909A (en) * 1995-02-15 1998-08-25 International Business Machines Corporation Single-tiered organic chip carriers for wire bond-type chips
JPH0964244A (ja) * 1995-08-17 1997-03-07 Hitachi Ltd 半導体装置およびその製造方法
US6734545B1 (en) * 1995-11-29 2004-05-11 Hitachi, Ltd. BGA type semiconductor device and electronic equipment using the same
US5766499A (en) * 1996-04-26 1998-06-16 International Business Machines Corporation Method of making a circuitized substrate
US6301122B1 (en) * 1996-06-13 2001-10-09 Matsushita Electric Industrial Co., Ltd. Radio frequency module with thermally and electrically coupled metal film on insulating substrate
JP3050807B2 (ja) * 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板
DE19625756A1 (de) * 1996-06-27 1998-01-02 Bosch Gmbh Robert Modul für ein elektrisches Gerät
JP3050812B2 (ja) * 1996-08-05 2000-06-12 イビデン株式会社 多層プリント配線板
US6043559A (en) * 1996-09-09 2000-03-28 Intel Corporation Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses
US5808870A (en) * 1996-10-02 1998-09-15 Stmicroelectronics, Inc. Plastic pin grid array package
JP3382482B2 (ja) * 1996-12-17 2003-03-04 新光電気工業株式会社 半導体パッケージ用回路基板の製造方法
US5953594A (en) * 1997-03-20 1999-09-14 International Business Machines Corporation Method of making a circuitized substrate for chip carrier structure
US5889654A (en) * 1997-04-09 1999-03-30 International Business Machines Corporation Advanced chip packaging structure for memory card applications
US6115910A (en) * 1997-05-08 2000-09-12 Lsi Logic Corporation Misregistration fidutial
US6160705A (en) * 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
US6107683A (en) * 1997-06-20 2000-08-22 Substrate Technologies Incorporated Sequentially built integrated circuit package
US5872400A (en) * 1997-06-25 1999-02-16 International Business Machines Corporation High melting point solder ball coated with a low melting point solder
GB2335075A (en) * 1998-03-02 1999-09-08 Ericsson Telefon Ab L M Heat transfer from a single electronic device
US6110650A (en) * 1998-03-17 2000-08-29 International Business Machines Corporation Method of making a circuitized substrate
US6111301A (en) * 1998-04-24 2000-08-29 International Business Machines Corporation Interconnection with integrated corrosion stop
US6696366B1 (en) * 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
US6674163B1 (en) * 1998-08-18 2004-01-06 Oki Electric Industry Co., Ltd. Package structure for a semiconductor device
TW399309B (en) * 1998-09-30 2000-07-21 World Wiser Electronics Inc Cavity-down package structure with thermal via
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
JP3677403B2 (ja) * 1998-12-07 2005-08-03 パイオニア株式会社 発熱素子の放熱構造
DE60023202T2 (de) * 1999-02-15 2006-07-20 Mitsubishi Gas Chemical Co., Inc. Leiterplatte für Plastikhalbleitergehäuse
US6207354B1 (en) 1999-04-07 2001-03-27 International Business Machines Coporation Method of making an organic chip carrier package
TW413874B (en) * 1999-04-12 2000-12-01 Siliconware Precision Industries Co Ltd BGA semiconductor package having exposed heat dissipation layer and its manufacturing method
SE515856C2 (sv) * 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
US6242279B1 (en) * 1999-06-14 2001-06-05 Thin Film Module, Inc. High density wire bond BGA
US6221693B1 (en) 1999-06-14 2001-04-24 Thin Film Module, Inc. High density flip chip BGA
US6221694B1 (en) 1999-06-29 2001-04-24 International Business Machines Corporation Method of making a circuitized substrate with an aperture
US6542379B1 (en) 1999-07-15 2003-04-01 International Business Machines Corporation Circuitry with integrated passive components and method for producing
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
US6277672B1 (en) 1999-09-03 2001-08-21 Thin Film Module, Inc. BGA package for high density cavity-up wire bond device connections using a metal panel, thin film and build up multilayer technology
US6562545B1 (en) * 1999-09-17 2003-05-13 Micron Technology, Inc. Method of making a socket assembly for use with a solder ball
US6287890B1 (en) 1999-10-18 2001-09-11 Thin Film Module, Inc. Low cost decal material used for packaging
US6197614B1 (en) * 1999-12-20 2001-03-06 Thin Film Module, Inc. Quick turn around fabrication process for packaging substrates and high density cards
US6294477B1 (en) 1999-12-20 2001-09-25 Thin Film Module, Inc. Low cost high density thin film processing
US6420207B1 (en) * 2000-01-04 2002-07-16 Multek Hong Kong Limited Semiconductor package and enhanced FBG manufacturing
JP2001217279A (ja) * 2000-02-01 2001-08-10 Mitsubishi Electric Corp 高密度実装装置
DE10104942A1 (de) * 2000-02-11 2001-08-16 E & E Elektronik Gmbh Sensoranordnung
US6426565B1 (en) 2000-03-22 2002-07-30 International Business Machines Corporation Electronic package and method of making same
US6534852B1 (en) * 2000-04-11 2003-03-18 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package with improved strength and electric performance and method for making the same
US6838758B1 (en) * 2000-05-10 2005-01-04 Advanced Micro Devices, Inc. Package and method for making an underfilled integrated circuit
US6459586B1 (en) * 2000-08-15 2002-10-01 Galaxy Power, Inc. Single board power supply with thermal conductors
US6518868B1 (en) 2000-08-15 2003-02-11 Galaxy Power, Inc. Thermally conducting inductors
US6395998B1 (en) 2000-09-13 2002-05-28 International Business Machines Corporation Electronic package having an adhesive retaining cavity
TW521409B (en) * 2000-10-06 2003-02-21 Shing Chen Package of LED
US7221043B1 (en) * 2000-10-20 2007-05-22 Silverbrook Research Pty Ltd Integrated circuit carrier with recesses
US6801438B1 (en) * 2000-10-24 2004-10-05 Touch Future Technolocy Ltd. Electrical circuit and method of formation
US6882042B2 (en) * 2000-12-01 2005-04-19 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US20020079572A1 (en) 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6853070B2 (en) 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
TW511414B (en) * 2001-04-19 2002-11-21 Via Tech Inc Data processing system and method, and control chip, and printed circuit board thereof
US7259448B2 (en) 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US6903278B2 (en) * 2001-06-29 2005-06-07 Intel Corporation Arrangements to provide mechanical stiffening elements to a thin-core or coreless substrate
US6639801B2 (en) * 2001-08-10 2003-10-28 Agilent Technologies, Inc. Mechanical packaging architecture for heat dissipation
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Industrial Co Ltd Circuit component built-in module and method of manufacturing the same
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US7550845B2 (en) 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US20030150641A1 (en) * 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
US6876553B2 (en) * 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US6835260B2 (en) * 2002-10-04 2004-12-28 International Business Machines Corporation Method to produce pedestal features in constrained sintered substrates
US7126210B2 (en) * 2003-04-02 2006-10-24 Stmicroelectronics, Inc. System and method for venting pressure from an integrated circuit package sealed with a lid
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
KR20070083505A (ko) * 2005-05-12 2007-08-24 가부시키가이샤 무라타 세이사쿠쇼 세라믹 다층 기판
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
JP2008091714A (ja) * 2006-10-03 2008-04-17 Rohm Co Ltd 半導体装置
JP5197953B2 (ja) * 2006-12-27 2013-05-15 新光電気工業株式会社 リードフレーム及びその製造方法、及び半導体装置
DE102007056269A1 (de) * 2007-10-22 2009-04-23 Rohde & Schwarz Gmbh & Co. Kg Gekühltes Multichipmodul
CN101727152A (zh) * 2008-10-16 2010-06-09 鸿富锦精密工业(深圳)有限公司 电脑主板
US8612731B2 (en) 2009-11-06 2013-12-17 International Business Machines Corporation Branch target buffer for emulation environments
TW201545614A (zh) * 2014-05-02 2015-12-01 R&D Circuits Inc 製備殼體以接收用於嵌入式元件印刷電路板之元件的結構和方法
RU2584575C1 (ru) * 2014-12-25 2016-05-20 Общество с ограниченной ответственностью "ЗЕЛНАС" Интерпозер и способ его изготовления
US9460980B2 (en) 2015-02-18 2016-10-04 Qualcomm Incorporated Systems, apparatus, and methods for heat dissipation
US9401350B1 (en) 2015-07-29 2016-07-26 Qualcomm Incorporated Package-on-package (POP) structure including multiple dies
US20170309549A1 (en) * 2016-04-21 2017-10-26 Texas Instruments Incorporated Sintered Metal Flip Chip Joints
US12355000B2 (en) 2020-11-10 2025-07-08 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device
CN112888148A (zh) * 2021-01-12 2021-06-01 宁化宽信科技服务有限公司 一种印刷电路板
US12469811B2 (en) 2021-03-26 2025-11-11 Qualcomm Incorporated Package comprising wire bonds coupled to integrated devices
CN113539993B (zh) * 2021-07-07 2023-06-09 江西龙芯微科技有限公司 集成半导体器件及其制造方法
CN114252964A (zh) * 2021-12-02 2022-03-29 昂纳信息技术(深圳)有限公司 一种芯片散热装置、芯片模块和电子设备

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5683051A (en) * 1979-12-11 1981-07-07 Matsushita Electric Ind Co Ltd Semiconductor device
JPS58159355A (ja) * 1982-03-17 1983-09-21 Nec Corp 半導体装置の製造方法
JPS6035543A (ja) * 1983-08-08 1985-02-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS60116191A (ja) * 1983-11-29 1985-06-22 イビデン株式会社 電子部品搭載用基板の製造方法
JPS60154543A (ja) * 1984-01-24 1985-08-14 Nec Corp 合成樹脂基板を用いた半導体装置
JPS61140153A (ja) * 1984-12-12 1986-06-27 Hitachi Ltd 半導体装置
JPS61198656A (ja) * 1985-02-27 1986-09-03 Nec Corp 半導体装置
US4640010A (en) * 1985-04-29 1987-02-03 Advanced Micro Devices, Inc. Method of making a package utilizing a self-aligning photoexposure process
US4729061A (en) * 1985-04-29 1988-03-01 Advanced Micro Devices, Inc. Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
US4902610A (en) * 1985-08-02 1990-02-20 Shipley Company Inc. Method for manufacture of multilayer circuit board
US5246817A (en) * 1985-08-02 1993-09-21 Shipley Company, Inc. Method for manufacture of multilayer circuit board
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4731701A (en) * 1987-05-12 1988-03-15 Fairchild Semiconductor Corporation Integrated circuit package with thermal path layers incorporating staggered thermal vias
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
JP2755594B2 (ja) * 1988-03-30 1998-05-20 株式会社 東芝 セラミックス回路基板
EP0341504A3 (en) * 1988-05-09 1991-01-16 General Electric Company Plastic chip carrier package and method of preparation
JP2660295B2 (ja) * 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
JPH02186670A (ja) * 1989-01-13 1990-07-20 Nec Eng Ltd 半導体集積回路
US4999740A (en) * 1989-03-06 1991-03-12 Allied-Signal Inc. Electronic device for managing and dissipating heat and for improving inspection and repair, and method of manufacture thereof
JPH0322460A (ja) * 1989-06-19 1991-01-30 Nec Corp 半導体集積回路
WO1993017457A1 (fr) * 1989-07-01 1993-09-02 Ryo Enomoto Substrat pour montage d'un semiconducteur et procede de realisation
JPH0360050A (ja) * 1989-07-27 1991-03-15 Nec Ic Microcomput Syst Ltd 半導体装置
US5223741A (en) * 1989-09-01 1993-06-29 Tactical Fabs, Inc. Package for an integrated circuit structure
US5355280A (en) * 1989-09-27 1994-10-11 Robert Bosch Gmbh Connection arrangement with PC board
US5036163A (en) * 1989-10-13 1991-07-30 Honeywell Inc. Universal semiconductor chip package
JP2813682B2 (ja) * 1989-11-09 1998-10-22 イビデン株式会社 電子部品搭載用基板
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US5235211A (en) * 1990-06-22 1993-08-10 Digital Equipment Corporation Semiconductor package having wraparound metallization
JPH04129250A (ja) * 1990-09-20 1992-04-30 Nec Corp 薄型混成集積回路基板
JPH04158555A (ja) * 1990-10-22 1992-06-01 Nec Corp チップキャリア型半導体装置
FI88241C (fi) * 1990-10-30 1993-04-13 Nokia Mobile Phones Ltd Foerfarande foer framstaellning av kretskort
JP2872825B2 (ja) * 1991-05-13 1999-03-24 三菱電機株式会社 半導体装置用パッケージ
US5102829A (en) * 1991-07-22 1992-04-07 At&T Bell Laboratories Plastic pin grid array package
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
JP2766920B2 (ja) * 1992-01-07 1998-06-18 三菱電機株式会社 Icパッケージ及びその実装方法
US5262280A (en) * 1992-04-02 1993-11-16 Shipley Company Inc. Radiation sensitive compositions
JPH05315778A (ja) * 1992-05-13 1993-11-26 Ibiden Co Ltd ヒートシンクを備えた電子部品搭載用基板
US5249101A (en) * 1992-07-06 1993-09-28 International Business Machines Corporation Chip carrier with protective coating for circuitized surface
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5291062A (en) * 1993-03-01 1994-03-01 Motorola, Inc. Area array semiconductor device having a lid with functional contacts
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
JPH06314859A (ja) * 1993-04-28 1994-11-08 Ibiden Co Ltd 電子部品搭載用基板及びその製造方法
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
US5485038A (en) * 1993-07-15 1996-01-16 Hughes Aircraft Company Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers
US5420460A (en) * 1993-08-05 1995-05-30 Vlsi Technology, Inc. Thin cavity down ball grid array package based on wirebond technology
US5357672A (en) * 1993-08-13 1994-10-25 Lsi Logic Corporation Method and system for fabricating IC packages from laminated boards and heat spreader
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5545923A (en) * 1993-10-22 1996-08-13 Lsi Logic Corporation Semiconductor device assembly with minimized bond finger connections
US5444296A (en) * 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
TW258829B (cs) * 1994-01-28 1995-10-01 Ibm
US5525834A (en) * 1994-10-17 1996-06-11 W. L. Gore & Associates, Inc. Integrated circuit package
US5798909A (en) * 1995-02-15 1998-08-25 International Business Machines Corporation Single-tiered organic chip carriers for wire bond-type chips
US5648200A (en) * 1995-03-22 1997-07-15 Macdermid, Incorporated Process for creating circuitry on the surface of a photoimageable dielectric
TW570233U (en) 2003-02-21 2004-01-01 Lite On Technology Corp Portable electronic device with a hidden keyboard

Also Published As

Publication number Publication date
DE69605286D1 (de) 1999-12-30
WO1996025763A2 (en) 1996-08-22
ATE187014T1 (de) 1999-12-15
HU216982B (hu) 1999-10-28
PL179061B1 (pl) 2000-07-31
CN1134601A (zh) 1996-10-30
HUP9702316A2 (hu) 1998-03-02
US5724232A (en) 1998-03-03
ES2139330T3 (es) 2000-02-01
JP3297287B2 (ja) 2002-07-02
CA2164901A1 (en) 1996-08-16
CN1150613C (zh) 2004-05-19
HUP9702316A3 (en) 1998-12-28
JPH08241936A (ja) 1996-09-17
US6038137A (en) 2000-03-14
US5599747A (en) 1997-02-04
DE69605286T2 (de) 2000-05-25
CN1041470C (zh) 1998-12-30
EP0809862B1 (en) 1999-11-24
SG34493A1 (en) 1996-12-06
TW297935B (cs) 1997-02-11
CZ286385B6 (cs) 2000-03-15
KR960032659A (ko) 1996-09-17
KR100213955B1 (ko) 1999-08-02
RU2146067C1 (ru) 2000-02-27
WO1996025763A3 (en) 1996-11-07
PL321595A1 (en) 1997-12-08
MY140232A (en) 2009-12-31
US5798909A (en) 1998-08-25
CN1205548A (zh) 1999-01-20
TW301795B (cs) 1997-04-01
CA2164901C (en) 2003-02-11
EP0809862A2 (en) 1997-12-03

Similar Documents

Publication Publication Date Title
CZ225697A3 (cs) Organický nosič čipu pro čip s drátovými spoji
US6534391B1 (en) Semiconductor package having substrate with laser-formed aperture through solder mask layer
US6564454B1 (en) Method of making and stacking a semiconductor package
US6448506B1 (en) Semiconductor package and circuit board for making the package
US4729061A (en) Chip on board package for integrated circuit devices using printed circuit boards and means for conveying the heat to the opposite side of the package from the chip mounting side to permit the heat to dissipate therefrom
US5039628A (en) Flip substrate for chip mount
US6891732B2 (en) Multilayer circuit board and semiconductor device using the same
US4640010A (en) Method of making a package utilizing a self-aligning photoexposure process
US6396136B2 (en) Ball grid package with multiple power/ground planes
US5567657A (en) Fabrication and structures of two-sided molded circuit modules with flexible interconnect layers
US4926241A (en) Flip substrate for chip mount
EP2894950B1 (en) Embedded heat slug to enhance substrate thermal conductivity
US5357674A (en) Method of manufacturing a printed circuit board
JP2004537849A (ja) リードレスマルチダイキャリアの構造およびその作製のための方法
JPH07201902A (ja) マンドレルで製造した相互接続デカールを有するマルチチップモジュール
US5367765A (en) Method of fabricating integrated circuit chip package
US6009620A (en) Method of making a printed circuit board having filled holes
US7109573B2 (en) Thermally enhanced component substrate
US6221694B1 (en) Method of making a circuitized substrate with an aperture
KR100635408B1 (ko) 집적 회로 패키지
US6653168B2 (en) LSI package and internal connecting method used therefor
JPH0358455A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
IF00 In force as of 2000-06-30 in czech republic
MM4A Patent lapsed due to non-payment of fee

Effective date: 20070117