JPH02186670A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH02186670A
JPH02186670A JP1006207A JP620789A JPH02186670A JP H02186670 A JPH02186670 A JP H02186670A JP 1006207 A JP1006207 A JP 1006207A JP 620789 A JP620789 A JP 620789A JP H02186670 A JPH02186670 A JP H02186670A
Authority
JP
Japan
Prior art keywords
semiconductor chip
conductive region
gnd
vdd
external pins
Prior art date
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Pending
Application number
JP1006207A
Other languages
English (en)
Inventor
Tamotsu Kobayashi
保 小林
Shigeaki Nagakubo
長久保　重明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
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Publication of JPH02186670A publication Critical patent/JPH02186670A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に電源接続に関する
ものである。
〔従来の技術〕
第２図は従来の半導体チップを搭載する容器の一例を示
す斜視模式図である。
従来の半導体集積回路は、電源供給も他の一般信号と同
様に外部ピンに一対一に対応して設けられたパッケージ
バット８から半導体チップ５のパッド７にボンディング
ワイヤ６で接続するようになっていた。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、半導体チップの電源
パラ１〜に一対一に対応してパッケージの外部ピンが必
要である。
そのため消費電流が大きく電源パッドを多く必要とする
半導体チップを搭載した場合パッケージの外部ピンを電
源用に多数使用し、信号端子用の外部ピン数が不足しど
うしても外部ピン数の多いパッケージが必要になりがち
であるという欠点を有していた。
本発明の目的は、電源用の外部ピン数を節約できる半導
体集積回路を提供することにある。
〔課題を解決するための手段〕
本発明の半導体集積回路は、半導体チップを搭載する容
器に、前記半導体チップを取り囲む電源用導通領域を設
け、前記電源用導通領域と前記半導体チップの電源パッ
ド間に接続線を設けであるというものである。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例を示す斜視模式図であり、パッ
ケージの上蓋を除いた状態を示している。
半導体チップ５の周囲にＧＮＤ用導通領域３、ＶＤＤ用
導逆導通領域４えばセラミック上のメタライズ層として
設は各々の領域はＧＮＤおよびＶＤＤの外部ピン２にパ
ッケージ内部で接続されている。この場合ＧＮＤ用導逆
導通領域びＶＤＤ用導逆導通領域部ピンからみてインピ
ータンスが充分低くなるようにメタライス層を十分に厚
くしておく。
半導体チップのＧＮＤおよびＶＤＤパット７はＧＮＤ用
導逆導通領域ＤＤ用導逆導通領域寄のホンディング位置
にボンデインクワイヤ６で接続される。またＧＮＤとＶ
ＤＤ以外の信号ピンは従来のパッケージと同様に外部ピ
ンに一対一に対応して設けられたパッゲーシパッ１〜（
図示しない）から、半導体チップのバット（図示しない
）にホンティンクワイヤで接続される。
〔発明の効果〕
以」−説明したように本発明は、消費電流が大きいため
等の理由により多くの電源パッドを必要とする半導体チ
ップを搭載した場合でもパッケージの電源外部ピンは各
々最小ピン数で済み、より少ない外部ピン数の半導体集
積回路でシステムを構成できる効果かある。
また半導体デツプのＧＮＤおよびＶＤＤパッドをパッケ
ージの外部ピン数に制限されることなく任意に強化（数
を大きく）できるため、半導体チップの出力信号の同時
動作があってもＶＤＤおよびＧＮＤの電位変動による誤
動作か起きず、特性の安定した半導体集積回路か得られ
る効果もある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す斜視模式図、第２図は
従来例を示す斜視模式図である。 １・・容器、２・・外部ピン、３・・・ＧＮＤ用導逆導
通領域・・・ＶＤＤ用導逆導通領域・・半導体チップ、
６・ボンデインクワイヤ、７・・パッド、８・・・パッ
ケージパッド。

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを搭載する容器に、前記半導体チップを取
    り囲む電源用導通領域を設け、前記電源用導通領域と前
    記半導体チップの電源パッド間に接続線を設けてあるこ
    とを特徴とする半導体集積回路。
JP1006207A 1989-01-13 1989-01-13 半導体集積回路 Pending JPH02186670A (ja)

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