JPS6035543A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6035543A
JPS6035543A JP58143693A JP14369383A JPS6035543A JP S6035543 A JPS6035543 A JP S6035543A JP 58143693 A JP58143693 A JP 58143693A JP 14369383 A JP14369383 A JP 14369383A JP S6035543 A JPS6035543 A JP S6035543A
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JP
Japan
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layer
substrate
glass epoxy
recess
pattern
Prior art date
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Pending
Application number
JP58143693A
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English (en)
Inventor
Yutaka Oota
豊 太田
Harufumi Kobayashi
小林　治文
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は半導体装置の製造方法に関し、詳しくは、セ
ラミック基板に代って取シ扱いが容易で安価な有機絶縁
膜系のプリント基板タイプの特殊バックーソの製造方法
に関するものである。
（従来技術） 有機絶縁膜系、たとえばガラスエポキシ系のプリント基
板タイプの特殊パッケージは、既に電子ウォッチ用のＬ
ＳＩバックーソとして大量に使用されている。電子ウォ
ッチ用のＬＳＩバックーノとしては、当初は、３〜５層
のセラミック基板が用いられていたが、ＬＳＩの実装密
度の上昇に伴ない基板上の配線パターンが簡略化され、
両面配線基板が主体となってきたため、取り扱いが容易
で安価なガラスエポキシ系のプリント基板タイプの使用
が可能となった。
従来のガラスエポキシ系プリント基板タイプの両面配線
パッケージの製造方法を第１図に示す。
第１図（ａ）において、１は厚み約１朋程度のガラスエ
ポキシ基板、２はその両面に形成された厚み約３５〜７
０μ程度の薄膜Ｃｕ層である。このように、初めに、両
面ＣＬＩ張シのガラスエポキシ基板を準備する。
次に、そのガラスエポキシ基板の所望の位置に第１図（
ｂ）に示すようにスルーホール３をあける。
そして、その後、無電界メッキにて全ωｉＣｕメッキす
ることによシ、第１図（ｅ）に示すようにスルーホール
３の内壁にもＣｕ層２′を被着させる。
次に、写真食刻技術とエツチング技術にて第１図（ｄ）
に示すように所望のＣｕパターン２１／をガラスエポキ
シ基板１の両面に形成する。
その後＋　Ｃｕパターン２〃の表面にＮｉ　−Ａｕメッ
キ層を被着させることＶζよシ導体パターンの形成を完
了する。この形成の完了した導体パターンを第１図（ｅ
）に符号４を付して示す。
次に、ダイス塔載領域のガラスエポキシ基板１を約５０
０μｍ程度の深さに凹状にざぐって、第１図（ｆ）に示
すように四部５を形成する。
そして、この四部５には第１図（ｇ）に示すようにダイ
ス６を接着し、ダイス６は各電極をワイヤ７にて導体パ
ターン４に接続する。
このような従来の製造方法では、凹部５の底面はガラス
エポキシ材が露出している。したがって、ダイス６裏面
と導体パターン４との電気的接続は不可能であった。
（発明の目的） この発明は上躬の点に鑑みなされたもので、半導体素子
（ダイス）裏面と金属導体層（導体パターン）との電気
的接続を可能とする半導体装置の製造方法を提供するこ
とを目的とする。
（実施例） 以下この発明の一実施例を第２図を参照して説明する。
第２図（ａ）において、１１は厚み約０．５朋程度のガ
ラスエポキシ基板（有機絶縁膜基板）、１２１はその表
面に形成された厚み約３５〜７０μ程度の薄膜Ｃｕ層（
金）・４導体層）、１２２はガラスエポキシ基板１１の
裏面に形成された厚み７０〜１４０μ程度の、つまシ前
記Ｃｕ層１２１の厚みよυ約２倍径度の厚みを有する薄
膜Ｃｕ層（金属導体層）である。
このように、初めに、両面Ｃｕ張りガラスエポキシ基板
を準備する。
次に、そのガラスエポキシ基板の所望の位置に第２図（
ｂ）に示すようにスルーホール１３をめける。
そして、その後、無電界メッキにて全面Ｃｕメッキする
ことにより、第２図（ｃ）に示すようにスルーホール１
３の内壁にもＣｕ層１２′を被着させる。
次に、写真食刻技術とエツチング技術にて第２図（ｄ）
に示すように所望のＣｕパターン１２〃をガラスエポキ
シ基板１１の両面に形成する。ここで、ダイス塔載領域
（半導体素子塔載領域）においては。
ガラスエポキシ基板１１表面のＣｕ層を除去する一方、
ガラスエポキシ基板１１の裏面のＣｕ層は残す。
次に、ダイス塔載領域の基板ガラスエポキシを、裏面の
薄膜Ｃｕ層に到達するまで凹状にざぐって、第２図（ｅ
）に示すように凹部１４を形成する。このようにして四
部１４を形成すると、その底部においては全面にＣｕ層
（Ｃｕパターン１２″の一部）が露出する。
次に、この露出面を含むＣｕパターン１２・′の表面に
Ｎｉ　−Ａｕメッキ層を被着させることによシ導体パタ
ーンの形成を完了する。この形成の完了した導体パター
ンを第２図（ｆ）に符号１５を付して示す。
最後に、ダイス塔載領域の前記四部１４内に第２図ω）
に示すようにダイス１６を塔載し、ダイス１６は各電極
をワイヤ１７にて導体パターン１５に接続する。なお、
ダイス１６の塔載は、ダイス１６の裏面を、凹部１４底
部の導体層（導体パターン１５の一部）に導電性ペース
トまたは導電性接続剤にて取着することによシ行われる
。
（発明の効果） 以上の一実施例から明らかなように、この発明の方法で
は、半導体素子塔載領域における有機絶縁膜基板表面の
金属導体層を除去した後、同領域における基板有機絶縁
膜を、裏面の金属導体層に到達するまで座ぐｐ除去して
凹部を形成する。したがって、四部の底部には金属導体
層が露出するようになシ、凹部内に半導体素子を塔載す
れば、その裏面を金ＪＵｉ導体層（導体パターン）に電
気的に接続することが可能となる。
（他の例） なお、上記一実施例では、有機絶縁膜基板としてガラス
エポキシ基板を用いたが、ガラスエポキシ基板の代りに
ビスマレイミドトリアソン佃脂基板などを用いることも
できる。
【図面の簡単な説明】
第１図は従来のガラスエポキシ系プリント基板タイプの
両面配線パッケージの製造方法を示す断面図、第２図は
この発明の半導体装置の製造方法の一実施例を示す断面
図でおる、。 １１・・・ガラスエポキシ基板、１２．．１２２・・・
薄膜Ｃｕ層、１２／／・・・Ｃｕパターン、１４・・・
凹部、１５・・・導体パターン、１６・・・ダイス。 特許出願人　沖電気工業株式会社 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 表面と裏面に金属導体層が形成された有機絶縁膜基板を
    準備する工程と、半導体素子塔載領域における前記表面
    金属導体層を除去した後、同領域における基板有機絶縁
    膜を、裏面の金属導体層に到達する壕で座ぐシ除去して
    凹部を形成する工程と、この凹部内に半導体素子を塔載
    する工程とを具備してなる半導体装置の製造方法。
JP58143693A 1983-08-08 1983-08-08 半導体装置の製造方法 Pending JPS6035543A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6215881A (ja) * 1985-07-12 1987-01-24 松下電工株式会社 電子素子用チツプキヤリア
JPS6355943A (ja) * 1986-08-26 1988-03-10 Matsushita Electric Works Ltd チツプキヤリア
JPS6355944A (ja) * 1986-08-26 1988-03-10 Matsushita Electric Works Ltd チツプキヤリアの製造方法
WO1996025763A3 (en) * 1995-02-15 1996-11-07 Ibm Organic chip carriers for wire bond-type chips
WO2004059028A1 (en) * 2002-12-24 2004-07-15 Pung Kuk Edm Wire Manufacturing Co., Ltd Method of manufacturing zinc-coated electrode wire for electric discharge processors using hot dip galvanizing process

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6215881A (ja) * 1985-07-12 1987-01-24 松下電工株式会社 電子素子用チツプキヤリア
JPS6355943A (ja) * 1986-08-26 1988-03-10 Matsushita Electric Works Ltd チツプキヤリア
JPS6355944A (ja) * 1986-08-26 1988-03-10 Matsushita Electric Works Ltd チツプキヤリアの製造方法
WO1996025763A3 (en) * 1995-02-15 1996-11-07 Ibm Organic chip carriers for wire bond-type chips
WO2004059028A1 (en) * 2002-12-24 2004-07-15 Pung Kuk Edm Wire Manufacturing Co., Ltd Method of manufacturing zinc-coated electrode wire for electric discharge processors using hot dip galvanizing process

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