DE3511023C2

DE3511023C2 - Analog/Digital-Wandler

Info

Publication number: DE3511023C2
Application number: DE3511023A
Authority: DE
Inventors: Koichi Yoshida; Joji Kawai
Original assignee: Mitsubishi Electric Corp
Current assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 1984-05-11
Filing date: 1985-03-27
Publication date: 1993-12-23
Anticipated expiration: 2005-03-28
Also published as: US4654632A; JPH0123805B2; JPS60237527A; DE3511023A1

Description

Die vorliegende Erfindung betrifft einen Analog/Digi tal(A/D)-Wandler gemäß dem Oberbegriff des Anspruches 1.

Ein Analog/Digital-Wandler der eingangs genannten Art ist aus dem von der Firma Analog Devices Inc. veröffent lichten Datenbuch AD 7581 bekannt. Fig. 1 zeigt den Auf bau dieses bekannten Analog/Digital-Wandlers, der üb licherweise mit einer Zentraleinheit einer Datenverar beitungsanlage wie beispielsweise einem Mikrocomputer verbunden wird. Der Analog/Digital(A/D)-Wandler weist einen 8-Kanal-Multiplexer 1, eine A/D-Wandlerschaltung 2, die ein von dem Multiplexer 1 ausgewähltes analoges Signal in ein 8-Bit digitales Datensignal umwandelt, ein Doppelanschluß-RAM 3 zum vorübergehenden Speichern der 8-Bit-Daten, eine Zentraleinheit (CPU) 4, eine Ver bindungs-Steuerlogikschaltung 5, die den Kanal des Multiplexers 1 auswählt und das Doppelanschluß-RAM 3 adressiert und eine Prioritätsentscheidungsschaltung 6 enthält, die ein Signal mit höherer Priorität aus dem Schreib- und Lese-Signal auswählt, wenn beide Signale gleichzeitig auftreten.

Nachstehend soll die Funktionsweise des zuvor beschrie benen A/D-Wandlers näher erläutert werden.

Der 8-Kana1-Multiplexer 1 empfängt acht Analogsignale und die Verbindungs-Steuerlogikschaltung 5 steuert den Multiplexer 1 so an, daß dieser selektiv eines der Analogsignale an die A/D-Wandlerschaltung 2 weiter leitet. Die Analogsignale an den Eingängen des Multi plexers 1 werden der A/D-Wandlerschaltung sequentiell zugeführt, indem die Kanäle 7 bis 0 in einem festge legten Intervall nacheinander abgetastet werden und die resultierenden Digitaldaten werden in vorbestimmten Adressenstellen im Doppelanschluß-RAM 3 gespeichert.

Nachdem die A/D-Umwandlung des am Kanal 0 anstehenden Signals beendet ist, beginnt der nächste Zyklus der A/D- Wandleroperation mit dem Kanal 7 mit einem Signal, das anzeigt, daß die letzten Daten im Doppelanschluß-RAM 3 gespeichert worden sind. Dieser Vorgang wiederholt sich automatisch mit dem an die Schaltung 5 abgegebenen Takt signal.

Die CPU 4 greift auf eine Adressenstelle im Doppelan schluß-RAM 3 zu, indem sie digitale Daten von dem ent sprechenden Kanal abruft.

In Fig. 2 ist die vorstehend beschriebene Funktion in einem Zeitablaufdiagramm dargestellt, in dem ein für die A/D-Umwandlung aller Kanäle gemeinsames Startsignal in Fig. 2a dargestellt ist, während das A/D-Umwandlungs- Beendigungssignal in Fig. 2b dargestellt ist. Das in Fig. 2c gezeigte Zeitintervall t stellt die Zeit dar, die benötigt wird, ein Analogsignal in ein Digital signal umzuwandeln. Die Zeitverzögerung, die dem Zeit intervall vom Beginn der A/D-Umwandlung bis zum Eintrag der Digitaldaten in die CPU entspricht, ist als Summe der Umwandlungszeit und eines Zeitintervalls vom Ende der Umwandlung bis zum Auslesen der digitalen Daten aus dem RAM durch die CPU dargestellt. Die Zeitverzögerung T ist in Fig. 2e beispielhaft für den Fall dargestellt, daß die CPU Daten vom Kanal 6 einem in Fig. 2d darge stellten Zeitpunkt ausliest.

Bei dem bekannten System, bei dem die Daten-Auslese operation der CPU und der Beginn der A/D-Umwandlung asynchron zueinander verlaufen, ist der Betrag der Zeit verzögerung für jeden Kanal unbestimmt. Aus diesem Grunde und da analoge Eingangssignale, die nur eine mini male Zeitverzögerung bei ihrer Erfassung verlangen, da es sich um schnell veränderliche Signale oder entschei dende Signale handelt, ist das bekannte System aufgrund der Veränderungen und insbesondere aufgrund der ver größerten Zeitverzögerungen für Steuerzwecke unge eignet.

Zur Beseitigung der oben genannten Probleme ist es denk bar, daß die CPU auf ein Statussignal, das das Ende der A/D-Umwandlung anzeigt, in einen Unterbrechungsmodus versetzt wird und die digitalen Daten während dieses Modus abruft. Dieses Verfahren ist zur Verringerung der Zeitverzögerung bis auf die für alle Kanäle erforder liche A/D-Umwandlung erforderliche Zeit wirksam, be wirkt jedoch einen entgegengesetzten Effekt, indem die häufigen Unterbrechungsoperationen die Datenverarbei tungsfähigkeiten der CPU für bestimmte Hauptsteuer zwecke vermindern bzw. beseitigen.

Aus der US 4 050 062 ist zwar ebenfalls ein Analog/Digi tal-Wandler mit einem Mehrkanal-Multiplexer bekannt; jedoch ist auch dieser Stand der Technik nicht geeignet, die zuvor genannten Probleme zu lösen.

Aufgabe der vorliegenden Erfindung ist es, einen A/D- Wandler zu schaffen, bei dem die mit der sequentiellen Abgabe der A/D-gewandelten Mehrkanaleingangsdaten an die Zentraleinheit verbundene Zeitverzögerung für jeden Ka nal genau bekannt und definiert ist und zumindest für einige Kanäle auch noch erheblich verringert sein kann.

Diese Aufgabe wird bei dem Analog/Digital-Wandler der eingangs genannten Art mit den kennzeichnenden Merkmalen des Anspruches 1 gelöst.

Bei Empfang des erfindungsgemäß extern vorgegebenen Triggersignals wählt demnach die Steuerschaltung einen bestimmten Eingangskanal des Multiplexers an und setzt die Speicherstellen im Doppelanschuß-Speicher für die umgewandelten, digitalen Daten auf einen bestimmten Adressenwert. Anschließend ändert die Steuerschaltung bei Empfang der Taktsignale den Eingangskanal des Multi plexers und den Adressenwert des Doppelanschluß-Spei chers in einer bestimmten Folge. Demgemäß wird mit Hilfe des zusätzlichen Triggersignals der Befehl für den Be ginn der A/D-Umwandlung für einen bestimmten Eingangs kanal des Multiplexers und eine bestimmte Speicheradres se im Doppelanschluß-Speicher von außen vorgegeben. Auf diese Weise wird erreicht, daß der Betrag der Zeitver zögerung für jeden Kanal bestimmbar ist. Der nach Emp fang des erfindungsgemäßen Triggersignals angewählte bestimmte erste Eingangskanal des Multiplexers weist die größte Zeitverzögerung bis zum Auslesen der entsprechen den umgewandelten, digitalen Daten aus dem Doppelan schluß-Speicher auf, während der nach Empfang der Takt signale angewählte letzte - bisher noch nicht angewählte - Kanal die geringste Zeitverzögerung besitzt. Somit weist jeder Kanal eine definierte Zeitverzögerung bis zur Abgabe des umgewandelten Ausgangssignals an die CPU auf. Demzufolge kann die Zeitverzögerung kritischer Ein gangsdaten dadurch verringert werden, daß diese Daten einem der letzten Kanäle mit einer kurzen Zeitverzöge rung zugewiesen werden.

Demnach eignet sich der erfindungsgemäße A/D-Wandler insbesondere für Steuerungssysteme mit schnell veränder lichen Signalen, da man nun genau bestimmen kann, welche Kanäle nach Abgabe des Triggersignals eine größere Zeit verzögerung und welche Kanäle eine geringere Zeitverzöge rung bis zum Auslesen der gewandelten digitalen Daten aus dem Doppelanschluß-Speicher aufweisen.

Vorteilhafte Ausführungen der Erfindung sind in den Un teransprüchen 2 bis 4 gekennzeichnet.

Anhand eines in der Zeichnung dargestellten Ausführungs beispieles soll der der Erfindung zugrundeliegende Ge danke näher erläutert werden. Es zeigen:

Fig. 1 ein Blockschaltbild eines bekannten A/D- Wandlers;

Fig. 2 eine zeitliche Darstellung zur Erläuterung der Funktion der Anordnung gemäß Fig. 1;

Fig. 3 ein Blockschaltbild des erfindungsgemäßen A/D-Wandlers und

Fig. 4 den zeitlichen Verlauf der Signale im Be trieb der Anordnung gemäß Fig. 3.

Bei dem in Fig. 3 dargestellten Blockschaltbild des Analog/Digital-Wandlers sind für gleiche Elemente wie bei dem Analog/Digital-Wandler gemäß Fig. 1 die gleichen Bezugsziffern verwendet worden. Der in Fig. 3 dargestellte Analog/Digital-Wandler enthält zusätzlich zu dem in Fig. 1 dargestellten Analog/Digital-Wandler eine Steuerschaltung 10 zur Auswahl eines Kanals des Multiplexers 1 und zur Adressierung des RAM 3, wobei die Steuerschaltung 10 aus einer Frequenzteilerschal tung 7, einem einstellbaren Abwärtszähler 8 und einer Zählersezteinrichtung 9 besteht.

Wird bei dieser Anordnung ein externes Triggersignal an den einstellbaren Abwärtszähler 8 abgegeben, so wird ein an der Setzeinrichtung 9 eingestellter Wert in den Zähler 8 eingegeben. Extern vorgegebene Taktimpulse werden mittels der Frequenzteilerschaltung 7 herabge zählt und das resultierende Signal an den Takteingang des voreinstellbaren Abwärtszählers 8 gelegt. Der vor einstellbare Abwärtszähler 8 dekrementiert seinen Zählerstand von 7 bis 0 entsprechend dem Takteingang und gibt den binären Zählerstand ab. Wird ein Taktim puls nach Erreichen des Zählerstandes 0 zugeführt, so wird ein Leihsignal erzeugt, das die Operation des Fre quenzteilers 7 unterbricht. Daran anschließend wird der Takteingang des voreinstellbaren Abwärtszählers 8 außer Kraft gesetzt und die Zähloperation eingestellt. Dieser Haltezustand hält so lange an, bis das nächste externe Triggersignal abgegeben wird.

Der von dem voreinstellbaren Abwärtszähler 8 abgegebene Binärwert wird als Sollwertsignal zur Auswahl des Kanals der analogen Eingänge des Multiplexers 1 ver wendet. Da der Binärwert von 7 bis 0 variiert, wird der Analogeingang des Multiplexers 1 vom Kanal 7 bis zum Kanal 0 der Reihe nach durchgeschaltet. Zur gleichen Zeit wird der Ausgang des voreinstellbaren Abwärts zählers 8 dazu verwendet, das Doppelanschluß-RAM 3 zu adressieren, so daß die von einem ausgewählten Kanal des Multiplexers 1 abgerufenen Daten in einer Adressen stelle des Doppelanschluß-RAMs 3 entsprechend ge speichert werden.

Während des oben beschriebenen Ablaufs wird jeder dem voreinstellbaren Abwärtszähler 8 zugeführte Taktimpuls als Wandler-Startbefehl an die A/D-Wandlerschaltung 2 abgegeben und ein entsprechendes, von der A/D-Wandler schaltung 2 abgegebenes Umwandlungs-Beendigungssignal als Schreibsignal für das Doppelanschluß-RAM 3 ver wendet.

Nachdem das Analogsignal des Kanals 0 umgewandelt wurde und entsprechende Digitaldaten im Doppelanschluß-RAM 3 gespeichert wurden, wird ein Unterbrechungs-Anforde rungssignal an die CPU 4 abgegeben. Die CPU 4 beant wortet das Unterbrechungs-Anforderungssignal in der Weise, daß sie auf das Doppelanschluß-RAM 3 zugreift und Eingangsdaten von einem wahlfreien Kanal oder mehreren Kanälen einholt. Damit eine zum Auslesen von der CPU 4 adressierte Stelle des Doppelanschluß-RAM 3 nicht mit zuvor umgewandelten Daten überschrieben wird, ist die Prioritätsentscheidungsschaltung 6 vorgesehen, um entweder das Schreibsignal oder das Lesesignal zur gleichen Zeit für gültig zu erklären. Diese Schaltung wird jedoch nicht benötigt, falls sichergestellt wird, daß das Schreib- oder Lesesignal nicht gleichzeitig in Bezug auf die gleiche Adresse auftreten können.

Es ist nicht erforderlich, daß die CPU 4 ihre Datenverarbeitung während der Umwandlungsperiode unter bricht, sondern lediglich eine Unterbrechung während einer von acht A/D-Umwandlungsoperationen benötigt.

Fig. 4 zeigt ein Zeitablaufdiagramm der Funktionsweise des in Fig. 3 dargestellten Ausführungsbeispiels. Das Zeitdiagramm zeigt in Fig. 4a das externe Triggersig nal, in Fig. 4b das Startsignal für die A/D-Umwandlung, in Fig. 4c das Beendigungssignal für die A/D-Umwand lung, d. h. das RAM-Schreibsignal und in Fig. 4d das Unterbrechungssignal. Die A/D-Umwandlungszeit t ist in Fig. 4e dargestellt, während die Zeitverzögerung T₀ bis T₇ vom Beginn der A/D-Umwandlung, d. h. von der Abtast zeit für die entsprechenden Kanäle bis zum Auslesen der umgewandelten Daten durch die CPU 4 in Fig. 4f für die Kanäle 0 bis 7 dargestellt ist.

Wie man der zeitlichen Darstellung gemäß Fig. 4 ent nehmen kann, weist jeder Kanal eine bestimmte Zeitver zögerung T₀ bis T₇ auf, die eine Zuweisung eines schnell variierenden oder äußerst kritischen Eingangs signals an Kanäle mit kurzer Verzögerungszeit mit an steigender Reihenfolge vom Kanal 0 beginnend ermög licht. Für den Kanal 0 ist die Zeitverzögerung im wesentlichen gleich der A/D-Umwandlungszeit.

Obwohl das vorstehende Ausführungsbeispiel im Zusammen hang mit einem 8-kanaligen Analogeingang beschrieben wurde, kann die Anzahl der Kanäle wahlfrei durch Ver änderung der Kapazität des Doppelanschluß-RAMs und des Einstellwerts für den Zähler variiert werden. Die Auf lösung des A/D-Wandlers kann durch Heraufsetzen der An zahl der Bits des Doppelanschluß-RAMs in Abhängigkeit von der Auflösung der A/D-Wandlerschaltung gewählt werden.

Das oben beschriebene Ausführungsbeispiel arbeitet identisch zu dem bekannten A/D-Wandler, indem die er findungsgemäße A/D-Wandlerschaltung, wie oben darge stellt wurde, das Unterbrechersignal anstelle eines externen Triggereingangs des voreinstellbaren Abwärts zählers an die CPU abgibt.

Gemäß der vorstehend beschriebenen Erfindung wird der Startbefehl für die A/D-Umwandlung von außen vorge geben, so daß jeder Eingangskanal eine definierte Zeit verzögerung vor der Abgabe eines umgewandelten Ausgangs signals aufweist. Demzufolge kann die Zeitverzögerung kritischer Eingangsdaten dadurch verringert werden, daß diese Daten einem Kanal mit einer kurzen Zeitverzöge rung zugewiesen werden. Zusätzlich wird die CPU infolge geringerer Unterbrechungen der A/D-Umwandlungen in die Lage versetzt, ihren eigentlichen Aufgaben bezüglich der Datenverarbeitung nachzukommen.

Claims

1. Analog/Digital (A/D) -Wandler mit einem Multiplexer (1), der einen von mehreren Eingangskanälen auswählt und ein Analogsignal auf den ausgewählten Kanal überträgt, einer A/D-Wandlerschaltung (2), die das vom Multiplexer (1) abgegebene Analogsignal in digitale Daten umwandelt, einem Doppelanschluß-Speicher (3), der die von der A/D- Wandlerschaltung (2) abgegebenen digitalen Daten spei chert, und einer Steuerschaltung (10), die die Auswahl der Eingangskanäle des Multiplexers (1) steuert und in Übereinstimmung mit der Kanalauswahl die Speicherstellen in dem Doppelanschluß-Speicher (3) für die umgewandel ten, digitalen Daten adressiert, wobei die Steuerschal tung (10) externe Taktsignale empfängt; dadurch gekennzeichnet, daß die Steuerschaltung (10) bei Empfang eines zusätzlichen externen Triggersignals einen bestimmten Eingangskanal des Multiplexers (1) anwählt und die Speicherstellen im Doppelanschluß-Speicher (3) für die umgewandelten, digitalen Daten auf einen be stimmten Adressenwert setzt und anschließend bei Empfang der Taktsignale den Eingangskanal des Multiplexers (1) und den Adressenwert des Doppelanschluß-Speichers (3) in einer bestimmten Folge ändert, wobei nach Abarbeitung der bestimmten Folge ein Haltezustand eintritt, der so lange anhält, bis das nächste externe Triggersignal ab gegeben wird.

2. Analog/Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (10) eine Frequenzteilerschaltung (7) zur Herabsetzung der Frequenz des externen Taktsignals und einen Abwärtszähler (8) enthält, der nach Empfang des externen Trigger signals einen vorgegebenen Wert von einer Zählersetzein richtung (9) jeweils bei Empfang des Ausgangssignals von der Frequenzteilerschaltung (7) dekrementiert und ein Null-Zustandssignal abgibt, wenn die Zählung den Wert Null erreicht hat.

3. Analog/Digital-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß das Null-Zustandssignal ein Unterbrechungs-Aufforderungssignal an eine Zentralein heit (4) einer Datenverarbeitungseinrichtung ist.

4. Analog/Digital-Wandler nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Poritätsentscheidungsschal tung (6), die in einer Leseoperation den Doppelanschluß- Speicher (3) daran hindert, in einer Adressenstelle ge speicherte Daten in dieser Adressenstelle mit neuen um gewandelten Daten zu überschreiben.