DE3856084T2 - Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter

Info

Publication number
DE3856084T2
DE3856084T2 DE3856084T DE3856084T DE3856084T2 DE 3856084 T2 DE3856084 T2 DE 3856084T2 DE 3856084 T DE3856084 T DE 3856084T DE 3856084 T DE3856084 T DE 3856084T DE 3856084 T2 DE3856084 T2 DE 3856084T2
Authority
DE
Germany
Prior art keywords
insulating
layer
gate
type
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3856084T
Other languages
English (en)
Other versions
DE3856084D1 (de
Inventor
Mutsuhiro Mori
Yasunori Nakano
Tomoyuki Tanaka
Yasumichi Yasuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of DE3856084D1 publication Critical patent/DE3856084D1/de
Publication of DE3856084T2 publication Critical patent/DE3856084T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
    • H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/126—Power FETs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Haibleiteranordnung, die ein isoliertes Gatter aufweist (im folgenden als Halbleiteranordnung mit isoliertem Gatter bezeichnet), und insbesondere ein Verfahren zur Herstellung einer solchen Anordnung, die zur Vorsehung einer hohen Stromdichte geeignet ist.
  • Die Halbleiteranordnung, die die vorliegende Erfindung betrifft, hat einen solchen Aufbau, wie in Fig. 5 gezeigt ist. In dieser Figur ist 11 ein n&spplus;-Typ- oder p&spplus;-Typ-Halbleitersubstrat; 12 ist eine n&supmin;-Typschicht, die auf dem Halbleitersubstrat 11 gebildet ist und einen höheren Widerstand als das Halbleitersubstrat 11 hat; 13 sind eine Mehrzahl von p&spplus;-Typvertiefungen, die sich in die n&supmin;-Typschicht 12 von deren Oberfläche an der der an das Haibleitersubstrat 11 angrenzenden Seite entgegengesetzten Seite erstrecken; 15 sind n&spplus;-Typguellen, die sich in die p&spplus;-Vertiefung 13 von deren Oberfläche erstrecken; 31 sind Gatterelektroden, die jeweils auf den freiliegenden Teilen der n&supmin;-Typschicht 12 und der p-Typvertiefung 13 angrenzend daran durch einen Gatteroxidfilm 21 gebildet sind; 22 sind Isolierfilme, die jeweils so gebildet sind, daß sie die Gatterelektrode 31 und einen Teil der daran angrenzenden n&spplus;-Typ-Qellenschicht 15 bedecken; 41 ist eine Senkeelektrode, die in Ohmschem Kontakt mit der Oberfläche des Haibleitersubstrats 11 an der der an die n&supmin;-Typschicht 12 angrenzenden Seite gegenüberliegenden Seite gehalten wird; und 42 ist eine Quellenelektrode, die in Ohmschem Kontakt mit den freiliegenden Teilen der n&spplus;-Quellenschichten 15 und der p- Typvertiefungen 13 zwischen den n+ -Quellenschichten gehalten wird und so gebildet ist, daß sie sich über die Isolierfilme 22 erstreckt.
  • Die gezeigte Halbleiteranordnung ist eine unipolare Anordnung, die üblicherweise "MOSFET" in dem Fall genannt wird, wo das Halbleitersubstrat 11 vom n&spplus;-Typ ist. Im Betrieb wird, wenn bei Anlegen von z.B. 0V an die Quellenelektrode 42 und Anlegen eines positiven Potentials an die Senkeelektrode 41 ein positives Potential an die Gatterelektrode 31 angelegt wird, eine umgekehrte n-Typschicht in der p-Typvertiefungsschicht 13 unter der Gatterelektrode 31 erzeugt, und Elektronen fließen zur Senkeelektrode 41 durch die Quellenelektrode 42, die n&spplus;-Typquellenschicht 15, die umgekehrte n-Typschicht, die W-Typschicht 12 und das n&spplus;-Typsubstrat. So fließt Strom von der Senkeelektrode 41 zur Quellenelektrode 42, wodurch die Haibleiteranordnung einschaltet. Dann verschwindet, wenn das Potential, das an die Gatterelektrode 31 angelegt wurde, entfernt wird, die umgekehrte p-Typschicht. So wird der Weg der Elektronen abgeschnitten, wodurch die Haibleiteranordnung abschaltet.
  • Andererseits wird im Fall, wo das Halbleitersubstrat 11 vom p&spplus;-Typ ist, die Halbleiteranordnung, wie in einer bipolaren Anordnung gezeigt, ein leitfähigkeitsmodulierter MOSFET und IGBT (Bipolartransistor mit isoliertem Gatter) genannt. Im Betrieb werden an die Quellenelektrode 42 und die Senkeelektrode 41 Potentiale in der gleichen Weise wie im Fall angelegt, wo das Halbleitersubstrat 11 p&spplus;-Typ ist. Nun fließen, wenn ein positives Potential an die Gatterelektrode 31 angelegt wird, Elektronen in die n&supmin;-Typschicht 12. Dann beschleunigen die Elektronen die Injektion einer großen Menge von Löchern aus dem p&spplus;-Typsubstrat, wodurch eine große Menge von Überschußladungsträgern in der n&supmin;-Typschicht 12 erzeugt wird. So zeigt die n&supmin;-Typschicht 12, die von höherem Widerstand war, eine Leitfähigkeit niedrigeren Widerstandes. Dies ist der Grund, weshalb diese Halbleiteranordnung "leitfähigkeitsmodulierter MOSFET" genannt wird, bei dem die Elektronen als Basisstrom dienen und ein pnp- Transistor betrieben wird, der aus dem p+-Typsubstrat 11, der n&supmin;-Typschicht 12 und der p-Typvertiefungsschicht 13 besteht. Die injizierten Löcher fließen in die Quellenelektrode 42 durch die p-Typvertiefungsschicht 13 unter der n&spplus;- Typquellenschicht 15. Um den leitfähigkeitsmodulierten MOSFET abzuschalten, wird das der Gatterelektrode 31 zugeführte Potential wie im Fall des unipolaren MOSFET beseitigt. Dann wird die Bahn der Elektronen abgeschnitten, so daß der Basisstrom des pnp-Transistors nicht geliefert wird. So werden keine Löcher injiziert, wodurch der Strom nicht fließt.
  • Die Haibleiteranordnung mit einer solchen Struktur, wie oben beschrieben, wurde in USP 4 364 073, USP 4 587 713 und Solid State Electronics 28 Nr. 3, S. 389 bis 397 (1985) "Temperature Behavior of Insulated Gate Transistor Characteristics" von B. J. Baliga usw. vorgeschlagen.
  • Ein Verfahren zur Herstellung einer solchen Haibleiteranordnung, wie oben erwähnt, wird nun unter Hinweis auf die Fig. 6A bis 6F erläutert. Zunächst wird ein n&spplus;-Typ- oder p&spplus;-Typ-Halbleitersubstrat 11 hergestellt, und es wird eine n&supmin;-Typschicht 12 auf dessen einer Oberfläche gebildet. Ein Stapel (isoliertes Gatter) aus einem Gatteroxidfilm 21 und einer Gatterelektrode 31 werden selektiv auf der Oberfläche der n&supmin;-Typschicht 12 auf der der an das Halbleitersubstrat 11 angrenzenden Seite entgegengesetzten Seite gebildet (Fig. 6A). Unter Verwendung dieses Stapels als Maske wird Bor (B) in die Oberfläche der n&supmin;-Typschicht ionenimplantiert, wo sich darauf keine Maske befindet, und das Substrat wird wärmebehandelt, um eine p-Typvertiefungsschicht 13 zu bilden (Fig. 6B). Ein Abdeckfilm 29 wird auf der Oberfläche der p-Typvertiefungsschicht 13 an deren ausgewählten Stelle gebildet. Unter Verwendung dieses Abdeckfilms und des Stapels aus dem Gatteroxidfilm 21 und der Gatterelektrode 31 als Maske wird Arsen (As) oder Phosphor (P) in die Oberfläche der p-Typvertiefungsschicht 13 an der Stelle, wo die Maske nicht vorliegt, ionenimplantiert (Fig. 6C). Nach der Ionenimplantierung wird der Abdeckfilm 29 entfernt, und das Substrat wird wärmebehandelt, um n&spplus;-Typquelleschichten 15 zu bilden (Fig. 6D). Ein Isolierfum 22 wird auf dem Stapel, der aus dem Gatteroxidf um 21 und der Gatterelektrode 31 besteht, und auf den freiliegenden Teilen der p-Typvertiefungsschicht 13 und der n&spplus;-Typquelleschicht 15 gebildet (Fig. 6E). Ein Teil des Isolierfilms 22 auf Teilen der n&spplus;-Typquelleschichten und einem Teil der p- Typvertiefungsschicht 13, der zwischen den n&spplus;-Schichtquelleschichten 15 freiliegt, wird selektiv entfernt, und eine Quellenelektrode 42 wird auf dem restlichen Isolierfilm 22 und auf den Teilen der n&spplus;-Typquelleschichten 15 und der p-Typvertiefungsschicht 13 gebildet, die durch Beseitigen des Teils des Isolierfilms 22 freigelegt sind (Fig. 6F).
  • Die durch das obenerwähnte Verfahren hergestellte Halbleiteranordnung mit isoliertem Gatter hat einen Nachteil, daß sie keine hohe Stromdichte vorsehen kann. Die Stromdichte der Haibleiteranordnung mit isoliertem Gatter, wie in Fig. 5 gezeigt, kann gesteigert werden, indem man eine größere prozentuale Fläche durch den Gatterbereich B in einer Anordnungseinheit besetzt und einen kleineren prozentualen Bereich durch den restlichen Bereich A besetzen läßt. Jedoch kann im Fall, wo die Haibleiteranordnung durch das in den Fig. 6A bis 6F gezeigte Verfahren hergestellt wird, die Fläche des Bereichs A aus dem folgenden Grund nicht verkleinert werden. Und zwar müssen, wenn die Ausrichtungsgenauigkeit der Photolithographie 3 um ist, die Abmessung A&sub1; des Isolierfilms 22, die zur Isolierung der Gatterelektrode 31 von der Quellenelektrode 42 benötigt wird, die Abmessung A&sub2;, die zum sicheren Bringen der Quellenelektrode 42 und der n&spplus;-Typschichten 15 in Kontakt miteinander benötigt wird, und die Abmessung A&sub3;, die zum Trennen der n&spplus;-Typschichten 15 voneinander und zum Bringen der p-Typschicht 13 und der Quellenelektrode 42 in gegenseitigen Kontakt, was van der Verarbeitungsgenauigkeit des Abdeckfilms 29 abhängt, benötigt wird, wenigstens 3 um sein. Da diese Abmessungen noch einigen Spielraum unter Berücksichtigung der Sicherungsgrade haben müssen, erreicht die gesamte Breite (2A&sub1; + 2A&sub2; + A&sub3;) des Bereichs A 20 bis 30 um, die 50 % der Anordnungseinheit besetzen. So kann der Prozentsatz des Gatterbereichs B nicht weiter gesteigert werden, was es unmöglich macht, die Stromdichte zu steigern.
  • Im Fall eines leitfähigkeitsmodulierten MOSFET unter Verwendung eines p&spplus;-Typsubstrats erzeugen, wenn die Breite (A&sub1; + A&sub2;) der n&spplus;-Typquellenschicht 15 zu groß ist, injizierte Löcher einen Spannungsabfall in der p-Typvertiefungsschicht 13 aufgrund des seitlichen Widerstandes R in der p- Typvertiefungsschicht 13 unter der n&spplus;-Typschicht 15, wodurch die n&spplus;-Typquellenschicht 15 und die p-Typvertiefungsschicht 13 vorwärts vorgespannt werden. So wird ein npn- Transistor, der aus der n&spplus;-Typquellenschicht 15, der p-Typvertiefungsschicht 13 und der n&spplus;-Typschicht 12 besteht, in Betrieb gesetzt, so daß Elektronen von der n&spplus;-Typquellenschicht 15 in die p-Typvertiefungsschicht 13 injiziert werden. Demgemäß arbeitet die Haibleiteranordnung als ein pnpn-Thyristor, der den aus den Schichten 11, 12 und 13, wie oben erwähnt, bestehenden pnp-Transistor enthält, und wird eventuell unerwünscht gesperrt. Einmal gesperrt, kann die Haibleiteranordnung nicht abgeschaltet werden, auch wenn das an die Gatterelektrode 31 angelegte Potential beseitigt wird, was es unmöglich macht, die Halbleiteranordnung durch das Gatter zu steuern.
  • Ein solches Problem tritt auch im unipolaren MOSFET auf, wenn er von seinem Einschaitzustand in seinen Ausschaltzustand übergeht.
  • Um die Haibleiteranordnung mit isoliertem Gatter sicher zu betreiben, ist es erwi"inscht, den oben erwähnten Parasittransistoreffekt so gering wie möglich zu machen.
  • EP-A-1 179 407 offenbart ein Verfahren zur Herstellung einer DMOS-Anordnung, das die Schritte des selektiven Bildens von Zweischichtstrukturen auf einer Haibleiterschicht eines Leitfähigkeitstyps, wobei die Zweischichtstruktur aus einer Isolierschicht und einer Gatterelektrode besteht; des Bildens von Vertiefungsschichten des anderen Leitfähigkeitstyps unter Verwendung der Zweischichtstrukturen als Masken; des Bedeckenseines mittleren Teils der Vertiefungsschicht mit einer Isolierschicht und danach des Bildens einer Polysiliziumschicht, die mit Verunreinigungen datiert ist, insgesamt auf einem freiliegenden Teil der Vertiefungsschichten, der Zweischichtstrukturen und der Isolierschicht; des Diffundierens der Verunreinigungen des einen Leitfähigkeitstyps aus der Polysiliziumschicht zur Bildung von Quelleschichten in den Vertiefungsschichten; des Bedeckens der Zweischichtstrukturen mit SiO&sub2;-Filmen und des Bildens von Quellenelektroden, aufweist.
  • EP-A-0 083 785 offenbart ein Verfahren zur Herstellung von FET-Strukturen, das die Schritte der selektiven Bildung von Zweischichtstrukturen auf einem P-Typsubstrat, wobei die Struktur aus einer N+-Typpolysiliziumschicht und einer SiO&sub2;-Schicht besteht, des Bildens eines mit Verunreinigungen des N-Typs dotierten SiO&sub2;-Films auf den Seitenwänden der Zweischichtstrukturen; des Diffundierens der Verunreinigungen aus der Palysiliziumschicht und dem SiO&sub2; in das Substrat zur Bildung von Quelleschichten und Senkeschichten; des Bildens isolierender Gatter zwischen den Zweischicht strukturen aufweist.
  • Eine Aufgabe der vorliegenden Erfindung ist, ein Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter vorzusehen, die eine hohe Stromdichte hat.
  • Eine andere Aufgabe der vorliegenden Erfindung ist, ein Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter vorzusehen, die eine hohe Stromdichte mit hoher Genauigkeit hat.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung ist, ein Verfahren zur Herstellung einer Haibleiteranordnung mit isoliertem Gatter vorzusehen, bei der ein größerer Prozentsatz der Fläche durch einen Gatterbereich in einer Anordnungseinheit besetzt ist.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Haibleiteranordnung mit isoliertem Gatter mit einem verringerten Parasitbipolartransistor-Effekt vorzusehen.
  • Diese Aufgaben werden gemäß der vorliegenden Erfindung durch ein Verfahren zur Herstellung einer Halbleiteranordnung, wie im Anspruch 1 beansprucht, gelöst.
  • Ein weiteres vorteilhaftes Merkmal der Erfindung wird im Anspruch 2 beansprucht.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Fig. 1 bis 4 sind ein Verfahrensablaufdiagramm, das einen Teil eines Ausführungsbeispiels einer Halbleiteranordnung mit isoliertem Gatter gemäß der vorliegenden Erfindung zeigt;
  • Fig. 5 ist eine schematische Schnittdarstellung einer Halbleiteranardnung mit isoliertem Gatter gemäß dem Stand der Technik; und
  • die Fig. 6A bis 6F sind ein Verfahrensablaufdiagramm zur Veranschaulichung der in Fig. 5 gezeigten Halbleiteranordnung mit isoliertem Gatter.
    • BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS
  • Die vorliegende Erfindung wird unter Hinweis auf die Zeichnungen, die ein Ausführungsbeispiel derselben zeigen, erläutert.
  • Die Fig. 1 bis 4 zeigen ein typisches Ausführungsbeispiel der vorliegenden Erfindung, das die folgenden Schritte aufweist:
  • (1) Stapel, deren jeder aus drei Schichten eines Gatteroxidfilms 21, einer Gatterelektrode 31 und eines Isolierfilms 22 besteht, werden selektiv auf der Oberfläche einer n&supmin;-Typschicht 12 gebildet. Unter Verwendung der Stapel als Maske werden p-Typverunreinigungen, z.B. Bar, in die freiliegende Oberfläche der n&supmin;-Typschicht 12 ionenimplantiert (Fig. 1). SiO&sub2; wird als der Gatteroxidfilm 21 verwendet; verunreinigungsdotiertes Polysilizium wird als die Gatterelektrode 31 verwendet; und SiO&sub2; wird als der Isolierfilm 22 verwendet. Die zweckmäßigste Methode der selektiven Bildung des Stapels ist, die Dreischichtstruktur auf der gesamten Oberfläche der n&supmin;-Typschicht 12 zu bilden und sie selektiv zu ätzen Übrigens wird, wie beim Stand der Technik, die n&supmin;-Typschicht 12 auf einem n&spplus;- oder p&spplus;-Typhaibleitersubstrat 11 gebildet.
  • (2) Die n&supmin;-Typschicht wird wärmebehandelt, um das ionenimplantierte Bar zu aktivieren und zu diffundieren, wodurch p-Typvertiefungsschichten 13 gebildet werden (Fig. 2).
  • (3) Verunreinigungen enthaltende Filme 26 (dotierte Filme) werden dann durch keine Verunreinigungen enthaltende Isolierfilme 25 (undatierte Isolierfilme) auf den Stapeln gebildet, deren jeder aus drei Schichten des Gatteroxidfilms 21, der Gatterelektrode 31 und des Isolierfilms 22 besteht. Fig. 3 zeigt den Schritt der Bildung des Isolierfilms 25 und des Films 26 auf jeder der Seitenwände des Stapels.
  • Der Isolierfilm 25 und der Film 26 können auf der Seitenwand des Stapels durch Bilden des undatierten Isolierfilms 25 auf der gesamten Oberfläche der Stapel und der freihegenden Teile der p-Typvertiefungsschichten 13, anisotropes Trockenätzen derselben, weiter durch Bilden des dotierten Films 26 auf der gesamten Oberfläche der erhaltenen Struktur und anisotropes Trockenätzen gebildet werden. SiO&sub2; kann als undatierter Isolierfum 25 verwendet werden, und Phosphosilikatglas oder datiertes Polysilizium kann als dotierter Film 26 verwendet werden.
  • (4) Fig. 4 zeigt den Schritt der Bildung der n&spplus;-Typquelleschichten 15 durch Diffundieren der Verunreinigungen in den Filmen 26 in die p-Typvertiefungsschichten 13 durch Wärmebehandlung.
  • Die Wärmebehandlung wird bei der Temperatur von angenähert 1000 ºC für die Dauer durchgeführt, die entsprechend der gewählten Tiefe der n&spplus;-Typquelleschichten 15 entschieden wird.
  • Danach wird eine Quellenelektrode auf den Stapeln, den restlichen Filmen 26 und der freiliegenden Oberfläche der n&spplus;-Typquelleschichten 15 und der p-Typvertiefungsschichten 13 gebildet.
  • In diesem Ausführungsbeispiel befindet sich der undatierte Isolierfilm 25 zwischen der Gatterelektrode 31 und der Quellenelektrode, so daß beide Elektroden sicher voneinander isoliert werden können. Auch braucht der dotierte Film 26, der als eine Diffusionsquelle für die n&spplus;-Typquelleschicht 15 dient, nicht elektrisch isolierend zu sein, so daß der Leiter, wie datiertes Polysilizium, verwendet werden kann, was sicherstellt, daß die n&spplus;-Typquelleschichten 15 und die Quellenelektrode in Kontakt miteinander gehalten werden.
  • Obwohl bei der obigen Erläuterung bezüglich des Ausführungsbeispiels der vorliegenden Erfindung ein n-Kanal- MOSFET verwendet wurde, kann die vorliegende Erfindung die gleichen Wirkungen liefern, wenn es ein p-Kanal-MOSFET ist.
  • Wie oben erläutert, kann gemäß der vorliegenden Erfindung
  • (1) eine Haibleiteranordnung mit isoliertem Gatter, die bei hohen Stromdichten arbeitet, mit hoher Genauigkeit hergestellt werden, und
  • (2) es kann eine Haibleiteranordnung mit isoliertem Gatter erhalten werden, die weniger durch einen Parasitbipolartransistoreffekt beeinflußt wird.

Claims (2)

1. Verfahren zur Herstellung eins Vertikaltransistors mit isoliertem Gatter, der aufweist:
eine Halbleiterschicht eines ersten Leitfähigkeitstyps; Vertiefungsbereiche (13) eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, die voneinander beabstandet gebildet sind und an einer Oberfläche dieser Haibleiterschicht (12) freiliegende Oberflächen haben;
Quellebereiche (15) des ersten Leitfähigkeitstyps, die zu je zwei in jedem der Vertiefungsbereiche gebildet sind und an der Oberfläche dieser Halbleiterschicht freiliegende Oberflächen haben;
Isoliergatterstapel, die aus drei Schichten, einer Gatteroxidschicht (21) auf der Oberfläche der Halbleiterschicht, einer Gatterelektrodenschicht (31) auf der Gatteroxidschicht und einer Isolierschicht (22) auf der Gatterelektrodenschicht (31), gebildet sind; und eine Quellenelektrode (42), die Teile der freiliegenden Oberflächen der Vertiefungsbereiche (13) und der Quellebereiche (15) kontaktiert und sich über die Isoliergatterstapel erstreckt;
das die Schritte aufweist:
Bildung der Isoliergatterstapel auf der Oberfläche der Halbleiterschicht (12);
Bildung der Vertiefungsbereiche (13) durch Einführen von Verunreinigungen des zweiten Leitfähigkeitstyps in die Halbleiterschicht (12) unter Verwendung der Isoliergatterstapel als Masken;
Bildung eines undotierten Isolierfilms (25) auf der ganzen Oberfläche der erhaltenen Struktur und anisotrope Trockenätzung des undatierten Isolierfilms (25) derart, daß nur dessen Seitenwandteile auf den Seitenwänden der Isoliergatterstapel verbleiben und dessen übrigen Teile völlig entfernt werden, um dadurch undatierte Isolierfilmseitenwandteile (25) auf den Seitenwänden der Isaliergatterstapel im Kontakt mit der Gatteroxidschicht (21), der Gatterelektrodenschicht (31), der Isolierschicht (22) und einem Teil der freiliegenden Teile der Vertiefungsbereiche zu bilden;
Bildung eines dotierten Films (26), der mit Verunreinigungen des ersten Leitfähigkeitstyps datiert ist, auf der ganzen Oberfläche der erhaltenen Struktur und anisotropen Trockenätzung des dotierten Films (26), so daß nur dessen Seitenwandteile auf den undatierten Isolationsseitenwandteilen verbleiben und dessen übrigen Teile völlig entfernt werden, um dadurch dotierte Filmseitenwandteile (26) im Kontakt mit den Isolierfilmseitenwandteilen (25) und einem Teil der freiliegenden Teile der Vertiefungsbereiche zu bilden;
Diffusion der Verunreinigungen aus den dotierten Filmseitenwandteilen (26) in die Vertiefungsbereiche (13) zur Bildung der Quellebereiche (15) und
Bildung der Quellenelektrode (42), die in Ohmschem Kontakt mit den freiliegenden Teilen zweier entsprechender Quellebereiche (15) in einem der Vertiefungsbereiche und der Vertiefungsbereiche (13) bei Erstreckung über zwei entsprechende Isoliergatterstapel und Isolation von den Gatterelektrodenstapeln durch die Isolierfilmseitenwandteile (25) gehalten wird.
2. Verfahren nach Anspruch 1, bei dem der dotierte Film (26) aus polykristallinem Silizium gebildet wird, das mit den Verunreinigungen des ersten Leitfähigkeitstyps datiert wird
DE3856084T 1987-08-24 1988-08-22 Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter Expired - Lifetime DE3856084T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62208123A JPH0766968B2 (ja) 1987-08-24 1987-08-24 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
DE3856084D1 DE3856084D1 (de) 1998-01-22
DE3856084T2 true DE3856084T2 (de) 1998-08-27

Family

ID=16551016

Family Applications (3)

Application Number Title Priority Date Filing Date
DE3856545T Expired - Lifetime DE3856545T2 (de) 1987-08-24 1988-08-22 Halbleiterbauelement mit isoliertem Gatter
DE3852444T Expired - Lifetime DE3852444T2 (de) 1987-08-24 1988-08-22 Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter.
DE3856084T Expired - Lifetime DE3856084T2 (de) 1987-08-24 1988-08-22 Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter

Family Applications Before (2)

Application Number Title Priority Date Filing Date
DE3856545T Expired - Lifetime DE3856545T2 (de) 1987-08-24 1988-08-22 Halbleiterbauelement mit isoliertem Gatter
DE3852444T Expired - Lifetime DE3852444T2 (de) 1987-08-24 1988-08-22 Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter.

Country Status (4)

Country Link
US (1) US5032532A (de)
EP (4) EP0304839B1 (de)
JP (1) JPH0766968B2 (de)
DE (3) DE3856545T2 (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920003320B1 (ko) * 1988-03-05 1992-04-27 한국과학 기술원 매우 작은 소오스 영역을 갖는 자기 정렬된 수직 이중 확산형 전력 mosfet의 제조방법
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
JP2689606B2 (ja) * 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法
US5262339A (en) * 1989-06-12 1993-11-16 Hitachi, Ltd. Method of manufacturing a power semiconductor device using implants and solid diffusion source
JPH03105978A (ja) * 1989-09-20 1991-05-02 Hitachi Ltd 半導体装置
JP2598328B2 (ja) * 1989-10-17 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5171699A (en) * 1990-10-03 1992-12-15 Texas Instruments Incorporated Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication
US5273934A (en) * 1991-06-19 1993-12-28 Siemens Aktiengesellschaft Method for producing a doped region in a substrate
US5182222A (en) * 1991-06-26 1993-01-26 Texas Instruments Incorporated Process for manufacturing a DMOS transistor
JPH05218436A (ja) * 1992-02-03 1993-08-27 Nec Corp Ｐチャネル縦型ｍｏｓ電界効果トランジスタ
JPH05226352A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5753530A (en) * 1992-04-21 1998-05-19 Seiko Instruments, Inc. Impurity doping method with diffusion source of boron-silicide film
US5449886A (en) * 1993-03-09 1995-09-12 University Of Cincinnati Electric heating element assembly
US5369045A (en) * 1993-07-01 1994-11-29 Texas Instruments Incorporated Method for forming a self-aligned lateral DMOS transistor
JP3186421B2 (ja) * 1994-05-13 2001-07-11 富士電機株式会社 半導体装置の製造方法
US5739061A (en) * 1993-10-26 1998-04-14 Fuji Electric Co., Ltd. Method of manufacturing a semiconductor device using gate side wall as mask for self-alignment
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
EP0689238B1 (de) * 1994-06-23 2002-02-20 STMicroelectronics S.r.l. Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik
DE69428894T2 (de) * 1994-08-02 2002-04-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Bipolartransistor mit isolierter Steuerelektrode
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5518945A (en) * 1995-05-05 1996-05-21 International Business Machines Corporation Method of making a diffused lightly doped drain device with built in etch stop
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
EP0768714B1 (de) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Herstellungsverfahren für Leistungsanordnung mit Schutzring
DE69533134T2 (de) * 1995-10-30 2005-07-07 Stmicroelectronics S.R.L., Agrate Brianza Leistungsbauteil hoher Dichte in MOS-Technologie
EP0772242B1 (de) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Leistungsbauteil in MOS-Technologie mit einer einzelnen kritischen Grösse
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0772244B1 (de) * 1995-11-06 2000-03-22 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren
DE69518653T2 (de) * 1995-12-28 2001-04-19 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS-Technologie-Leistungsanordnung in integrierter Struktur
US5877044A (en) * 1997-03-11 1999-03-02 Harris Corporation Method of making MOS-gated semiconductor devices
EP0961325B1 (de) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
JP5025935B2 (ja) * 2005-09-29 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型電界効果トランジスタの製造方法
JP2016029707A (ja) * 2014-07-24 2016-03-03 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3907617A (en) * 1971-10-22 1975-09-23 Motorola Inc Manufacture of a high voltage Schottky barrier device
US4209350A (en) * 1978-11-03 1980-06-24 International Business Machines Corporation Method for forming diffusions having narrow dimensions utilizing reactive ion etching
US4364073A (en) * 1980-03-25 1982-12-14 Rca Corporation Power MOSFET with an anode region
US4691435A (en) * 1981-05-13 1987-09-08 International Business Machines Corporation Method for making Schottky diode having limited area self-aligned guard ring
JPS58115859A (ja) * 1981-12-28 1983-07-09 Fujitsu Ltd 半導体装置の製造方法
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4445267A (en) * 1981-12-30 1984-05-01 International Business Machines Corporation MOSFET Structure and process to form micrometer long source/drain spacing
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
NL8105920A (nl) * 1981-12-31 1983-07-18 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.
US4598461A (en) * 1982-01-04 1986-07-08 General Electric Company Methods of making self-aligned power MOSFET with integral source-base short
US4503598A (en) * 1982-05-20 1985-03-12 Fairchild Camera & Instrument Corporation Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques
US4417385A (en) * 1982-08-09 1983-11-29 General Electric Company Processes for manufacturing insulated-gate semiconductor devices with integral shorts
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JPS6197973A (ja) * 1984-10-19 1986-05-16 Matsushita Electronics Corp Ｍｏｓｆｅｔの製造方法
IT1213234B (it) * 1984-10-25 1989-12-14 Sgs Thomson Microelectronics Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos.
JPS61156883A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置の製造方法
JPS61156882A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法
US4639754A (en) * 1985-02-25 1987-01-27 Rca Corporation Vertical MOSFET with diminished bipolar effects
EP0202477A3 (de) * 1985-04-24 1988-04-20 General Electric Company Verfahren zum Herstellen elektrischer Kurzschlüsse zwischen benachbarten Gebieten in einer Halbleiteranordnung mit isoliertem Gate
JPS6246570A (ja) * 1985-08-23 1987-02-28 Tdk Corp 縦形半導体装置及びその製造方法
JPS6246568A (ja) * 1985-08-23 1987-02-28 Tdk Corp 縦形半導体装置の製造方法
US4809045A (en) * 1985-09-30 1989-02-28 General Electric Company Insulated gate device
GB8527062D0 (en) * 1985-11-02 1985-12-04 Plessey Co Plc Mos transistor manufacture
JPS62132366A (ja) * 1985-12-04 1987-06-15 Nec Corp 縦型電界効果トランジスタの製造方法
IT1204243B (it) * 1986-03-06 1989-03-01 Sgs Microelettronica Spa Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento
US4775879A (en) * 1987-03-18 1988-10-04 Motorola Inc. FET structure arrangement having low on resistance
JPH0766966B2 (ja) * 1987-04-06 1995-07-19 株式会社日立製作所 半導体装置
JPH06246568A (ja) * 1993-02-26 1994-09-06 Okuma Mach Works Ltd 自動工具交換中の異常監視方法

Also Published As

Publication number Publication date
EP1191600A3 (de) 2002-07-31
US5032532A (en) 1991-07-16
EP0304839A3 (en) 1989-08-30
EP0604392B1 (de) 2002-11-13
DE3852444D1 (de) 1995-01-26
EP0604392A1 (de) 1994-06-29
EP0304839A2 (de) 1989-03-01
DE3856545D1 (de) 2002-12-19
EP0484321B1 (de) 1997-12-10
DE3856084D1 (de) 1998-01-22
JPS6451665A (en) 1989-02-27
DE3852444T2 (de) 1995-05-04
DE3856545T2 (de) 2003-12-11
EP0304839B1 (de) 1994-12-14
EP1191600A2 (de) 2002-03-27
EP0484321A1 (de) 1992-05-06
JPH0766968B2 (ja) 1995-07-19

Similar Documents

Publication Publication Date Title
DE3852444T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit isoliertem Gatter.
DE68918619T2 (de) Verfahren zum Herstellen eines selbstisolierenden source/drain-Kontaktes in einem MOS-Transistor.
DE69434235T2 (de) Aktivmatrixschaltkreisplatine und deren Herstellungsverfahren
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE3932621C2 (de) Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung
DE69133300T2 (de) Feldeffektanordnung mit einem Kanal aus polykristallinem Silizium
DE68928326T2 (de) Eingeschlossener transistor mit eingegrabenem kanal
DE2928923C2 (de)
DE2311915B2 (de) Verfahren zur herstellung von elektrisch leitenden verbindungen zwischen source- und drain-bereichen in integrierten mos-schaltkreisen
DE3204039A1 (de) Halbleiterspeicheranordnung und verfahren zu ihrer herstellung
DE3877533T2 (de) Eine halbleiteranordnung mit einem feldeffekttransistor und einer schutzdiode zwischen source und drain.
DE2750209A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE3103143A1 (de) Halbleiterspeicher
DE68919172T2 (de) MOSFET und dessen Herstellungsverfahren.
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE60028847T2 (de) Verfahren mit reduzierter Maskenzahl für die Herstellung von Mischsspannung-CMOS mit Hochleistung-Transistoren und -I/O Transistoren von hoher Zuverlässigkeit
DE3883889T2 (de) Verfahren zur Herstellung lateraler Feld-Effekt-Transistoren mit isolierter Gate.
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE69231484T2 (de) Verfahren zur Herstellung von Isolationszonen des LOCOS-Typs für integrierte Schaltungen vom MOS-Typ
DE69113673T2 (de) Halbleiterbauelement mit MOS-Transistoren und Verfahren zu dessen Herstellung.
DE3688711T2 (de) Integrierte Halbleiterschaltungsanordnung und Verfahren zu ihrer Herstellung.
DE3888457T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung.
DE69009196T2 (de) EEPROM, dessen Löschgate-Elektrodenmuster, die Muster des Source-Bereiches kreuzen und Verfahren zur Herstellung desselben.

Legal Events

Date Code Title Description
8332 No legal effect for de
8370 Indication related to discontinuation of the patent is to be deleted
8364 No opposition during term of opposition