JPH05226352A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH05226352A
JPH05226352A JP4029562A JP2956292A JPH05226352A JP H05226352 A JPH05226352 A JP H05226352A JP 4029562 A JP4029562 A JP 4029562A JP 2956292 A JP2956292 A JP 2956292A JP H05226352 A JPH05226352 A JP H05226352A
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JP
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layer
base layer
emitter
type
collector
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JP4029562A
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Kimiharu Uga
公治 宇賀
Hiromi Honda
裕己 本田
Masahiro Ishida
雅宏 石田
Yoshiyuki Ishigaki
佳之 石垣
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/051—Manufacture or treatment of vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs

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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 コレクタ・エミッタ間の耐圧を損うことなく
エミッタ・ベース間の接合耐圧の低下を抑制した半導体
装置を提供する。 【構成】 コレクタ層たるエピタキシャル層４の上部に
は、エミッタ層１０と、エミッタ層１０の表面を露呈さ
せつつエミッタ層を包囲する真性ベース層９と、外部ベ
ース層８と、真性ベース層９と外部ベース層８とに挟ま
れたリンクベース層１０とが形成されている。 【効果】 エミッタ層とコレクタ層たる第１半導体層に
挟まれた真性ベースは比較的その不純物濃度が高いの
で、コレクタ・エミッタ間の耐圧を損うことはない。一
方、真性ベース層と外部ベース層に挟まれたリンクベー
ス層は、比較的その不純物濃度が低いので、エミッタ・
ベース間の接合耐圧の低下を抑制する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特にバイポーラトランジスタに関する
ものである。
【０００２】
【従来の技術】図１１乃至図１３は、従来のバイポーラ
トランジスタを製造するための製造方法を工程順に示す
断面図である。
【０００３】低不純物濃度のｐ型シリコン基板１に高濃
度のｎ型コレクタ埋込み層２、ｐ型埋込み層３を形成
し、これらの上に低濃度のｎ- 型エピタキシャル層４を
成長させる。その後、酸化膜、窒化膜（いずれも図示せ
ず）を堆積し、バイポーラトランジスタを形成すべき領
域（以下「活性領域」という）にのみ前記窒化膜を残
し、レジストマスク（図示せず）でチャネルカット用高
濃度ｐ型不純物をイオン注入する。その後前記窒化膜を
マスクとして分離用の厚い酸化膜１１０を選択酸化によ
り形成し、同時にｐ型チャネルカット層５を形成する。
後に形成するトランジスタの分離はｐ型埋込み層３とｐ
型チャネルカット５の両方で実現される。続いてレジス
トマスク（図示せず）を用いてエピタキシャル層４を選
択的に露呈させ、高濃度ｎ型不純物をイオン注入し、熱
処理を施すことによりコレクタウォール層６を形成す
る。次にエピタキシャル層４の表面を活性領域において
選択的に露呈させ、ポリシリコン膜を全面に形成した
後、高濃度ｐ型不純物を前記ポリシリコン膜中にイオン
注入する。レジストマスク（図示せず）を用いてパター
ンニングすることにより、イオン注入されたポリシリコ
ン膜２００が残置される。その後、低温で酸化膜１２０
を全面に堆積する（図１１）。
【０００４】レジストマスク（図示せず）を用いて酸化
膜１２０、ポリシリコン膜２００を選択的にエッチング
除去し、エピタキシャル層４の表面を露呈させる。この
とき選択的に残置されたポリシリコン膜２００は、外部
ベース電極２０１となる。次に露呈したエピタキシャル
層４の表面を酸化して薄い酸化膜１３０を形成後、真性
ベース用ｐ型不純物を酸化膜１３０を介してイオン注入
し、ｐ型不純物注入層７ａを形成する（図１２）。
【０００５】次に全面に酸化膜を堆積後、全面に酸化膜
ドライエッチを施すことにより、ベース電極２０１の端
面にのみサイドウォール用酸化膜１４０を形成し、不純
物注入層７ａを露呈させる。その後ポリシリコン膜を全
面に堆積してこれに高濃度ｎ型不純物をイオン注入し、
パターンニングしてエミッタ電極２１０を形成する。そ
の後、熱処理を施す事により導入された不純物が拡散
し、真性ベース層７、外部ベース層８、エミッタ層９が
形成される。
【０００６】以上のようにして形成されたトランジスタ
の断面構造を図１４に、図１４に示すＸＸ′断面での
（エミッタ層９の周辺部）不純物プロファイルを図１５
に、それぞれ示す。
【０００７】
【発明が解決しようとする課題】このようなトランジス
タを高性能化するためにベース層を薄く形成した場合
は、コレクタ・エミッタ間の耐圧を確保するためにベー
ス層７の不純物濃度を高くする必要がある。その場合図
１５に示すように特にエミッタ周辺部でのベース濃度が
表面近傍７ｃにおいて高くなり、エミッタ・ベース間の
接合耐圧が低下するなどの問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、コレクタ・エミッタ間の耐圧を
低下させることなくエミッタ・ベース間の接合耐圧を向
上できる半導体装置を得ることを目的としており、さら
にこの装置に適した製造方法を提供する事を目的とす
る。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、コレクタ層たる第１導電型の半導体層と、半導体層
上に選択的に形成された第２導電型のベース層と、半導
体層上でベース層に隣接する様に形成され、ベース層の
不純物濃度よりも高い不純物濃度を有する第２導電型の
外部ベース層と、ベース層の上面内に選択的に形成され
た第１導電型のエミッタ層と、を備え、エミッタ層とコ
レクタ層とに挟まれたベース層の不純物濃度は、エミッ
タ層と外部ベース層とに挟まれたベース層の不純物濃度
よりも低い。
【００１０】またこの発明の半導体装置の製造方法は、
（ａ）第１導電型の半導体層を準備する工程と、（ｂ）
第２導電型の真性ベース層を半導体層の上面内において
選択的に形成する工程と、（ｃ）真性ベース層半導体層
の上面内において包囲し、真性ベース層よりも不純物濃
度が低い第２導電型のリンクベース層を形成する工程
と、（ｄ）リンクベース層を半導体層の上面内において
包囲し、真性ベース層よりも不純物濃度が高い第２導電
型の外部ベース層を形成する工程と、（ｅ）真性ベース
層の上面内に選択的に形成された第１導電型のエミッタ
層を形成する工程と、を備える。
【００１１】
【作用】エミッタ層と、コレクタ層たる第１半導体層に
挟まれた真性ベースは比較的その不純物濃度が高いの
で、コレクタ・エミッタ間の耐圧を行うことはない。一
方、真性ベース層と外部ベース層に挟まれたリンクベー
ス層は、比較的その不純物濃度が低いので、エミッタ・
ベース間の接合耐圧の低下を抑制する事ができる。
【００１２】
【実施例】図１は本発明の一実施例を示す断面図であ
り、図３乃至図５はその製造方法を示す主要工程での断
面図を示す。
【００１３】従来の場合と同様な方法で、まず低不純物
濃度のｐ型シリコン基板１に高濃度のｎ型コレクタ埋込
み層２、ｐ型埋込み層３を順次形成する。次に全面に低
濃度のｎ- 型エピタキシャル層４を成長させる。
【００１４】その後、酸化膜、窒化膜（いずれも図示せ
ず）を堆積し、活性領域にのみ前記窒化膜を残し、レジ
ストマスク（図示せず）でチャネルカット用高濃度ｐ型
不純物をイオン注入する。その後前記窒化膜をマスクと
して分離用の厚い酸化膜１１０を選択酸化により形成
し、同時にｐ型チャネルカット層５が形成される。トラ
ンジスタの分離は埋込み層ｐ型層３とｐ型チャネルカッ
ト５の両方で実現される。続いてレジストマスク（図示
せず）を用いてエピタキシャル層４を選択的に露呈し、
高濃度ｎ型不純物をイオン注入し、熱処理施すことによ
りコレクタウォール層６を形成する。
【００１５】次にエピタキシャル層４の表面を選択的に
露出させ、ポリシリコン膜を１５００オングストローム
〜２５００オングストローム程度の厚さで全面に堆積さ
せた後、高濃度でｐ型不純物を、例えば４×１０15ｃｍ
-2〜６×１０15ｃｍ-2程度の注入量でＢＦ2 + を前記ポ
リシリコン膜中に止まる様にイオン注入し、レジストマ
スク（図示せず）でパターンニングすることにより、ポ
リシリコン膜２００を残置する。その後低温で、例えば
４００℃〜５００℃の処理温度で酸化膜１２０を全面に
堆積する（図３）。ここで低温で酸化膜を堆積した理由
は、ポリシリコン膜２００中のｐ型不純物をｎ- 型のエ
ピタキシャル層４中に拡散させないためである。
【００１６】レジスト７００を用いて酸化膜１２０、ポ
リシリコン膜２００を順次選択的にエッチング除去し、
エピタキシャル層４の表面を露呈させる。このとき、選
択的に残置されたポリシリコン膜２００は、外部ベース
電極２０１となる（図４）。
【００１７】次にエピタキシャル層４の表面を薄く酸化
（８０オングストローム〜１５０オングストローム）さ
せて酸化膜１３０を形成する。これを介してｐ型不純
物、例えばＢＦ2 + を１５ｋｅｖ〜２０ｋｅｖの低エネ
ルギーで、１×１０13ｃｍ-2〜２×１０13ｃｍ-2の注入
量で注入し、ｐ- 型リンクベース注入層７ｂを形成する
（図５）。
【００１８】この後全面に酸化膜を堆積し、その後全面
に酸化膜のドライエッチングを施す事により、ベース電
極２０１の端面にのみサイドウォール酸化膜１４０が形
成され、不純物注入層７ｂが露呈される。また酸化膜１
３０，１４０を形成時に若干の熱処理が加わるため、外
部ベース電極２０１及びリングベース注入層７ｂからｐ
型不純物が拡散し、外部ベース層８、ｐ- 型リンクベー
ス層７が形成される。その後露呈した不純物注入層７ｂ
に真性ベース用のｐ型不純物、例えばＢＦ2 +を１０ｋ
ｅｖ〜１５ｋｅｖの加速電圧で、１×１０14ｃｍ-2〜
１．５×１０14ｃｍ-2とリンクベースよりも約１桁程度
高い注入量で注入し、真性ベースｐ型不純物注入層９ａ
を形成する（図６）。
【００１９】全面にポリシリコン膜を１５００オングス
トローム〜２５００オングストロームの厚さで堆積し、
高濃度ｎ型不純物、例えば５×１０15ｃｍ-2〜１×１０
16ｃｍ-2程度の注入量でＡｓ+ を、５０ｋｅｖの加速電
圧でイオン注入し、パターンニングしてエミッタ電極２
１０を形成する。
【００２０】その後、高温（８５０℃〜９００℃）で熱
処理を施す事により、不純物を拡散させてｐ+ 型外部ベ
ース層８、ｐ- 型リンクベース層７、ｐ型真性ベース
９、ｎ+ 型エミッタ層１０を形成する（図７）。
【００２１】この後、層間絶縁膜３００を堆積後、エミ
ッタ部、ベース部、コレクタ部の各々のコンタクトを開
孔し、エミッタ電極４００、ベース電極４０１、コレク
タ電極４０２を各々アルミ電極で形成する（図１）。
【００２２】図２に、図１に示した実施例の断面構造
と、エミッタ層１０、真性ベース層９、リンクベース層
７、外部ベース層８を通るＹＹ′断面での不純物プロフ
ァイルを示す。このようにして形成されたバイポーラト
ランジスタでは、エミッタ層１０とコレクタたるエピタ
キシャル層４に挟まれた真性ベース層９は比較的その不
純物濃度が高いので、コレクタ・エミッタ間の耐圧を損
なうことはない。一方、真性ベース層９と外部ベース層
８に挟まれたリンクベース層７は、比較的その不純物濃
度が低いので、エミッタ・ベース間の接合耐圧の低下を
抑制する事ができる。
【００２３】本発明における一実施例の他の製造方法に
ついて、主要工程での断面図を図８乃至図１０に示す。
図４に示したエピタキシャル層４の露呈までは先の製造
方法と全く同一工程である。この後、ｐ型不純物を含ん
だ酸化膜、例えばＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）膜１５０を全面に堆積する（図８）。
【００２４】そして全面に酸化膜ドライエッチングを行
なう事で外部ベース電極２０１の端面のみにサイドウォ
ール膜としてＢＳＧ膜１５０を残置する。その後ＢＳＧ
膜１５０が露呈を許すエピタキシャル層４に真性ベース
用不純物としてＢＦ2 + のイオン注入を行なうことによ
り，ｐ型不純物注入層９ａを形成する（図９）。
【００２５】そして全面にポリシリコン膜を１５００オ
ングストローム〜２５００オングストローム程度の厚さ
に堆積し、高濃度ｎ型不純物、例えばＡｓ+ を５０ｋｅ
ｖの加速電圧で、５×１０15ｃｍ-2〜１×１０16ｃｍ-2
程度の注入量でイオン注入し、パターンニングしてエミ
ッタ電極２１０を形成する。
【００２６】その後高温、例えば８５０℃〜９００℃で
の熱処理を施す事により、ｐ+ 型外部ベース層８、ＢＳ
Ｇ膜１５０からのボロン拡散でｐ- 型リンクベース層
７、ｐ型真性ベース層９、ｎ+ 型エミッタ層１０を形成
する（図１０）。この時ｐ- 型リンクベース層７の不純
物濃度がｐ型真性ベース層９のそれよりも１桁程度低く
なる様に、ＢＳＧ膜のボロン濃度を調整する。この後は
先に示した製造方法と同様の工程により、図１に示した
構造が得られる。
【００２７】上記実施例ではＮＰＮ型のバイポーラトラ
ンジスタに関する半導体装置について説明したが、同様
にしてＰＮＰ型のバイポーラトランジスタについても提
供することが可能である。
【００２８】
【発明の効果】以上に説明したように、この発明によれ
ば、コレクタ・エミッタ間の耐圧を行うことなくエミッ
タ・ベース間の接合耐圧の低下を抑制する事ができる。
【図面の簡単な説明】
【図１】この発明の一実施例のバイポーラトランジスタ
の断面図である。
【図２】この発明の一実施例の不純物濃度のプロファイ
ルを示した図である。
【図３】この発明の一実施例の製造方法を工程順に示し
た断面図である。
【図４】この発明の一実施例の製造方法を工程順に示し
た断面図である。
【図５】この発明の一実施例の製造方法を工程順に示し
た断面図である。
【図６】この発明の一実施例の製造方法を工程順に示し
た断面図である。
【図７】この発明の一実施例の製造方法を工程順に示し
た断面図である。
【図８】この発明の一実施例の他の製造方法を工程順に
示した断面図である。
【図９】この発明の一実施例の他の製造方法を工程順に
示した断面図である。
【図１０】この発明の一実施例の他の製造方法を工程順
に示した断面図である。
【図１１】従来のバイポーラトランジスタの製造方法を
工程順に示した断面図である。
【図１２】従来のバイポーラトランジスタの製造方法を
工程順に示した断面図である。
【図１３】従来のバイポーラトランジスタの製造方法を
工程順に示した断面図である。
【図１４】従来のバイポーラトランジスタの断面図であ
る。
【図１５】従来のバイポーラトランジスタの不純物濃度
のプロファイルを示した図である。
【符号の説明】
４ ｎ- 型エピタキシャル層 ７ ｐ- 型リンクベース層 ８ ｐ+ 型外部ベース層 ９ ｐ型真性ベース層 １０ ｎ+ 型エミッタ層
【手続補正書】
【提出日】平成４年５月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、コレクタ層たる第１導電型の半導体層と、半導体層
上に選択的に形成された第２導電型のベース層と、半導
体層上でベース層に隣接する様に形成され、ベース層の
不純物濃度よりも高い不純物濃度を有する第２導電型の
外部ベース層と、ベース層の上面内に選択的に形成され
た第１導電型のエミッタ層と、を備え、エミッタ層とコ
レクタ層とに挟まれたベース層の不純物濃度は、エミッ
タ層と外部ベース層とに挟まれたベース層の不純物濃度
よりも高い。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石垣 佳之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 コレクタ層たる第１導電型の半導体層
    と、 前記半導体層上に選択的に形成された第２導電型のベー
    ス層と、 前記半導体層上で前記ベース層に隣接する様に形成さ
    れ、前記ベース層の不純物濃度よりも高い不純物濃度を
    有する第２導電型の外部ベース層と、 前記ベース層の上面内に選択的に形成された第１導電型
    のエミッタ層と、 を備え、 前記エミッタ層と前記コレクタ層とに挟まれた前記ベー
    ス層の不純物濃度は、前記エミッタ層と前記外部ベース
    層とに挟まれた前記ベース層の不純物濃度よりも低い、
    半導体装置。
  2. 【請求項２】 （ａ）第１導電型の半導体層を準備する
    工程と、 （ｂ）第２導電型の真性ベース層を前記半導体層の上面
    内において選択的に形成する工程と、 （ｃ）前記真性ベース層前記半導体層の前記上面内にお
    いて包囲し、前記真性ベース層よりも不純物濃度が低い
    第２導電型のリンクベース層を形成する工程と、 （ｄ）前記リンクベース層を前記半導体層の前記上面内
    において包囲し、前記真性ベース層よりも不純物濃度が
    高い第２導電型の外部ベース層を形成する工程と、 （ｅ）前記真性ベース層の上面内に選択的に形成された
    第１導電型のエミッタ層を形成する工程と、 を備えた、半導体装置の製造方法。
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DE4240205A DE4240205C2 (de) 1992-02-17 1992-11-30 Verfahren zum Herstellen einer Halbleitervorrichtung, insb. eines Bipolartransistors
US08/273,915 US5480816A (en) 1992-02-17 1994-07-12 Method of fabricating a bipolar transistor having a link base

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0609351A4 (en) * 1991-10-23 1995-01-04 Microunity Systems Eng BOPOLAR TRANSISTOR WITH IMPROVED CURRENT GAIN AND BREAKTHROUGH CHARACTERISTICS.
US5616508A (en) * 1995-01-09 1997-04-01 Texas Instruments Incorporated High speed bipolar transistor using a patterned etch stop and diffusion source
US5541121A (en) * 1995-01-30 1996-07-30 Texas Instruments Incorporated Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer
EP0766295A1 (en) * 1995-09-29 1997-04-02 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Process for forming a high frequency bipolar transistor structure comprising an oblique implantation step
JPH1092950A (ja) 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH10163435A (ja) * 1996-11-29 1998-06-19 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
IT1301729B1 (it) * 1998-06-16 2000-07-07 St Microelectronics Srl Processo per il drogaggio selettivo di una fetta di materialesemiconduttore mediante impiantazione ionica.
JP2002524853A (ja) * 1998-08-31 2002-08-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラトランジスタを備える半導体デバイスの製造方法
US6211028B1 (en) * 1999-02-05 2001-04-03 Taiwan Semiconductor Manufacturing Company Twin current bipolar device with hi-lo base profile
TW512529B (en) 2000-06-14 2002-12-01 Infineon Technologies Ag Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor
US6486532B1 (en) * 2000-09-30 2002-11-26 Newport Fab, Llc Structure for reduction of base and emitter resistance and related method
DE10329664B4 (de) * 2003-07-01 2005-11-17 Infineon Technologies Ag Verfahren zum Kontaktieren einer aktiven Region eines elektronischen Bauelements und elektronisches Bauelement
US20060049464A1 (en) 2004-09-03 2006-03-09 Rao G R Mohan Semiconductor devices with graded dopant regions
JP2010251368A (ja) * 2009-04-10 2010-11-04 Renesas Electronics Corp バイポーラトランジスタ及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278834A (ja) * 1989-04-20 1990-11-15 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4252582A (en) * 1980-01-25 1981-02-24 International Business Machines Corporation Self aligned method for making bipolar transistor having minimum base to emitter contact spacing
JPH0766968B2 (ja) * 1987-08-24 1995-07-19 株式会社日立製作所 半導体装置及びその製造方法
JP2590236B2 (ja) * 1987-10-07 1997-03-12 株式会社日立製作所 半導体装置
US4839305A (en) * 1988-06-28 1989-06-13 Texas Instruments Incorporated Method of making single polysilicon self-aligned transistor
US5162245A (en) * 1988-06-28 1992-11-10 Texas Instruments Incorporated Self-aligned bipolar transistor using selective polysilicon growth
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
GB2236901A (en) * 1989-09-20 1991-04-17 Philips Nv A method of manufacturing a semiconductor device
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition
US5037768A (en) * 1990-02-12 1991-08-06 Motorola, Inc. Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors
US5254485A (en) * 1990-09-18 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method for manufacturing bipolar semiconductor device
US5235206A (en) * 1990-10-24 1993-08-10 International Business Machines Corporation Vertical bipolar transistor with recessed epitaxially grown intrinsic base region
US5302535A (en) * 1991-09-20 1994-04-12 Nec Corporation Method of manufacturing high speed bipolar transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02278834A (ja) * 1989-04-20 1990-11-15 Fujitsu Ltd 半導体装置の製造方法

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