JPH05218436A - Ｐチャネル縦型ｍｏｓ電界効果トランジスタ - Google Patents

Ｐチャネル縦型ｍｏｓ電界効果トランジスタ

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JPH05218436A
JPH05218436A JP4017344A JP1734492A JPH05218436A JP H05218436 A JPH05218436 A JP H05218436A JP 4017344 A JP4017344 A JP 4017344A JP 1734492 A JP1734492 A JP 1734492A JP H05218436 A JPH05218436 A JP H05218436A
Authority
JP
Japan
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polycrystalline silicon
effect transistor
gate
boron
channel vertical
Prior art date
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Pending
Application number
JP4017344A
Other languages
English (en)
Inventor
Masanori Yamamoto
正徳 山本
Masami Sawada
雅己 沢田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPH05218436A publication Critical patent/JPH05218436A/ja
Priority to US08/318,082 priority patent/US5529940A/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】ホウ素のゲート酸化膜突き抜けを防止できこれ
によりしきい値を低減しながら、しきい値のばらつきの
改善されたＰチャネル縦型ＭＯＳ電界効果トランジスタ
を提供する。 【構成】多結晶シリコン電極中にリンあるいはヒ素濃度
が５×１０18〜１×１０20ｃｍ-3ドープし、なおかつこ
の多結晶シリコンをＰ型化する。 【効果】同一ベース条件の場合約０．９Ｖしきい値電圧
が低下し（同一のしきい値電圧ならばベースを浅くで
き）ホウ素のゲート酸化膜突き抜けを防止でき、しきい
値電圧のばらつきも小さくなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＰチャネル縦型ＭＯＳ電
界効果トランジスタに関し、特にＰチャネル縦型ＭＯＳ
電界効果トランジスタのしきい値を低くし、オン抵抗を
改善したものである。
【０００２】
【従来の技術】従来、Ｐチャネル縦型ＭＯＳＦＥＴは、
図３（ａ）に示すように多結晶シリコンゲートをリン拡
散し、多結晶シリコン・ゲート４ａをＮ型多結晶シリコ
ンにしていた。リン拡散により多結晶シリコン層抵抗が
約１０Ω／□となり、抵抗値を小さくすることができ
る。スイッチングスピードｔは式（１）で表わされ、ゲ
ート抵抗ＲG が小さいほど速くなるという特徴を有して
いる。
【０００３】
【０００４】仕事関数差φMSが、Ｎ型多結晶シリコン・
ゲートとＮ型シリコンで約０Ｖとなっており、Ｐ型多結
晶シリコン・ゲートに比較し約０．９Ｖ絶対値が大きく
なる。
【０００５】
【発明が解決しようとする課題】Ｎ型多結晶シリコン・
ゲートでは、ゲート抵抗ＲG が小さくなるが、しきい値
の絶対値が大きく、低電圧駆動が困難である。
【０００６】一方多結晶シリコン・ゲートをＰ型多結晶
シリコン・ゲートにするためにホウ素を注入すると９０
０℃程度の熱処理を行っても、ホウ素がゲート酸化膜を
突き抜け、しきい値を不安定にしていた。
【０００７】本発明の目的は、ホウ素のゲート酸化膜突
き抜けを防止でき、これによりしきい値を低減しなが
ら、しきい値のばらつきの改善されたＰチャネル縦型Ｍ
ＯＳ電界効果トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、Ｐチャネル縦
型ＭＯＳＦＥＴのゲート多結晶シリコン電極を形成する
時に、リンを３×１０14〜３×１０15ｃｍ2 イオン注入
し、５×１０18〜１×２０20ｃｍ-3の濃度にし、ホウ素
を５×１０15ｃｍ-2程度イオン注入し、多結晶シリコン
をＮ型からＰ型に反転させる。多結晶シリコン中にリン
がホウ素と同程度入っていることによりホウ素のゲート
酸化膜への突き抜けを防止する。
【０００９】Ｐ型多結晶シリコン・ゲートになったため
しきい値の絶対値を低くしつつも、ゲート酸化膜の突き
抜けがほとんどないためしきい値のばらつきを小さくす
ることができる特徴を有している。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構造及び製法を説明する
ために工程順に示した素子の縦断面図である。
【００１１】図１（ａ）に示すようにＰ- 型半導体基板
２上にゲート酸化膜３を約２００〜１０００オングスト
ローム成長させ、さらにその上に多結晶シリコン・ゲー
ト４を約６０００オングストローム成長させる。その後
リンイオン５注入を３×１０14〜５×１０15ｃｍ-2行
い、Ｎ型多結晶シリコン・ゲートにする。
【００１２】次いで、図１（ｃ）に示すように、Ｎ+ 領
域７を形成する。Ｐ+ 領域８を形成するときに多結晶シ
リコン・ゲート４にもＰ+ 領域形成の不純物が注入され
（例えばホウ素を５〜１０×１０15ｃｍ-2注入する）Ｎ
型多結晶シリコン・ゲートからＰ型多結晶シリコン・ゲ
ートに変化する。これにより、多結晶シリコン・ゲート
内には、Ｐ型のホウ素とＮ型のリンが同等レベルで存在
し、ホウ素の量が相対的に多いのでＰ型となるが、リン
によりホウ素のゲート酸化膜突き抜けを防止することが
できる。その後、層間絶縁膜９を５０００〜１００００
オングストローム成長させ、ソース電極１０，ドレイン
電極１１をそれぞれ形成する。
【００１３】図２は本発明の他の実施例を説明するため
の一部工程の縦断面図である。図２は、図１（ａ）と図
１（ｂ）の工程間に入る。多結晶シリコン抵抗を充分に
下げるためＰ+ ソース８形成と独立してホウ素イオン注
入２１を５×１０15ｃｍ-2以上注入する。これにより、
多結晶シリコン抵抗をソース領域８と独立に形成できる
ので、ゲート抵抗を制御できスイッチングスピードを改
善することができる。
【００１４】
【発明の効果】以上説明したように、本発明は、Ｐチャ
ネル縦型ＭＯＳＦＥＴにおいて、多結晶シリコンゲート
をＰ型にしつつ、リンを５×１０18〜１×１０20ｃｍ-3
含ませることにより、ホウ素のゲート酸化膜突き抜けを
防止する。これにより、しきい値を約０．９Ｖ低減しな
がら、しきい値ばらつきを改善できるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例およびその製造方法を説明す
るために工程順に示した素子の断面図である。
【図２】本発明の他の実施例およびその製造法を説明す
るための一部工程の素子の断面図である。
【図３】従来のＰチャネル縦型ＭＯＳ電界効果トランジ
スタおよびその製造方法を説明するために工程順に示し
た素子の断面図である。
【符号の説明】
１ Ｐ+ 型半導体基板 ２ Ｐ- 型半導体基板 ３ ゲート酸化膜 ４ 多結晶シリコン・ゲート ４ａ Ｎ型多結晶シリコンゲート ５ リンイオン注入 ５ａ 多結晶シリコンリン拡散 ６ Ｎベース ７ Ｎ+ 領域 ８ Ｐ+ ソース領域 ９ 層間絶縁膜 １０ ソース電極 １１ ドレイン電極 ２１ ホウ素イオン注入

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 表面にソース電極及びゲート酸化膜上に
    形成された多結晶シリコン・ゲート電極を持ち、裏面に
    ドレイン電極を持ったＰチャネル縦型ＭＯＳ電界効果ト
    ランジスタにおいて、前記多結晶シリコン・ゲートにホ
    ウ素系不純物およびリン系あるいはヒ素系不純物を混在
    させ、かつ多結晶シリコン・ゲートの極性は、Ｐ型に
    し、多結晶シリコン・ゲート中のリン系あるいはヒ素系
    の不純物濃度が５×１０18〜１×１０20ｃｍ-3であるこ
    とを特徴とするＰチャネル縦型ＭＯＳ電界効果トランジ
    スタ。
JP4017344A 1992-02-03 1992-02-03 Ｐチャネル縦型ｍｏｓ電界効果トランジスタ Pending JPH05218436A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP4017344A JPH05218436A (ja) 1992-02-03 1992-02-03 Ｐチャネル縦型ｍｏｓ電界効果トランジスタ
US08/318,082 US5529940A (en) 1992-02-03 1994-10-05 Method of manufacturing a vertical MOSFET having a gate electrode of polycrystalline silicon

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US5529940A (en) 1996-06-25

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