ES2375230T3 - Sistema y procedimiento para reducir el consumo de potencia de ram dinámica a través de la utilización de indicadores de datos válidos. - Google Patents

Sistema y procedimiento para reducir el consumo de potencia de ram dinámica a través de la utilización de indicadores de datos válidos. Download PDF

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Abstract

Un procedimiento de refresco de una matriz DRAM organizada como una pluralidad de unidades de memoria refrescables de manera independiente, que comprende: a. asociar un indicador (211, 410a-410j, 514a-514j) con cada unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) en el que cada unidad de memoria refrescable de manera independiente es una fila (210), b. establecer el indicador asociado (211, 410a-410j, 514a-514j) para reflejar los datos válidos tras la escritura de datos en una de dichas unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j); c. reducir una frecuencia de refresco de manera proporcional a un número distinto de cero de ciclos de refresco suprimidos, en el que un ciclo de refresco se suprime si el indicador asociado (211, 410a-410j, 514a-514j) refleja datos no válidos, con el fin de aumentar el retardo entre las operaciones de refresco de manera que sólo las unidades de memoria refrescables de manera independiente que contienen datos válidos puedan ser refrescadas con un período de refresco máximo, y d. refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 524a-514j) refleje datos válidos almacenados en las mismas dentro del período de refresco máximo.

Description

Sistema y procedimiento para reducir el consumo de potencia de ram dinámica a través de la utilización de indicadores de datos válidos.
CAMPO DE LA INVENCIÓN
La presente invención se refiere en general al campo de la memoria y en particular a un sistema y a un procedimiento para reducir el consumo de potencia de RAM dinámica.
ANTECEDENTES
La memoria dinámica de acceso aleatorio de estado sólido (DRAM) es una solución de memoria de gran capacidad rentable para muchos sistemas informáticos modernos, que incluyen los dispositivos electrónicos portátiles. La DRAM, que incluye la DRAM síncrona (SDRAM), ofrece una alta densidad de bits y un costo relativamente bajo por bit en comparación con las estructuras de memoria en chip, más rápidas, como los registros, la RAM estática (SRAM), y similares, y considerablemente mayores velocidades de acceso que los dispositivo de almacenamiento de gran capacidad electro-, magneto-, u óptico-mecánicas, como los discos duros, los CD-ROMs, etc.
La Figura 1 ilustra una vista lógica de una matriz DRAM de 512 Mbits representativa 100. La matriz 100 se organiza como una pluralidad de bancos direccionables por separado 102, 104, 106, 108. Cada banco se divide en un gran número, p. ej., 4096, de filas 110. Cada fila 110 se divide en una pluralidad de columnas (p. ej., 512 columnas), y cada columna incluye una serie de bits de datos, organizados por lo general como bytes (p. ej., 8 bytes). En la técnica se conocen varios esquemas de direccionamiento de datos. Por ejemplo, en el direccionamiento de Banco, Fila, Columna (BRC), una dirección de memoria puede interpretarse como
31-26
25-24 23-12 11-3 2-0
Selección de chip
Selección de banco Selección de fila Selección de columna Selección de byte
En un esquema de direccionamiento alternativo como el direccionamiento de Fila, Banco, Columna (RBC), la dirección de memoria puede interpretarse como
31-26
25-14 13-12 11-3 2-0
Selección de chip
Selección de fila Selección de banco Selección de columna Selección de byte
Las matrices de memoria DRAM son volátiles; los datos almacenados en una matriz DRAM deben refrescarse periódicamente para mantener su integridad. Durante una operación de refresco de memoria DRAM, se lee simultáneamente un gran número de ubicaciones de almacenamiento de datos fuera de la matriz 100 y se recarga. Convencionalmente, las matrices DRAM se refrescan fila por fila. Es decir, se selecciona una fila -o, en algunas aplicaciones, la misma fila simultáneamente en cada banco - y todos los datos dentro de la fila se refrescan en una sola operación. Tal como se utiliza en este documento, la expresión "unidad de memoria refrescable de manera independiente", o IRMU, se refiere a la cantidad de datos que se refresca en una sola operación de refresco. La IRMU para una matriz DRAM es por lo general una fila.
Las operaciones de refresco dirigidas a una IRMU se intercalan convencionalmente con accesos a memoria, y se temporizan de manera que toda la matriz DRAM se refresque antes de que se pierdan los datos debido al descenso de la carga. Tradicionalmente, las direcciones de refresco - es decir, las direcciones de cada unidad de memoria refrescable de manera independiente - son suministradas por un controlador de memoria, como un procesador, que especifica una operación de refresco a través de una combinación única de señales de control. Los componentes SDRAM del módem pueden incluir dos modos de refresco adicionales: el auto-refresco y el refresco automático. En ambos modos, el componente SDRAM incluye un contador de direcciones de refresco interno. El auto-refresco se utiliza en muchos sistemas, como dispositivos electrónicos alimentados por baterías, que emplean un modo "de reposo" para ahorrar energía. En el modo de auto-refresco, el componente SDRAM no es accesible para almacenar
o recuperar datos, sin embargo, la SDRAM lleva a cabo operaciones de refresco internamente para asegurar la integridad de los datos almacenados. En el modo de refresco automático, el controlador de memoria especifica una operación de refresco, pero no proporciona una dirección de refresco. Por el contrario, el componente SDRAM incrementa un contador de direcciones de refresco interno, lo que proporciona direcciones de unidades de memoria refrescable de manera independiente sucesivas (p. ej., fila).
Cada operación de refresco consume energía a medida que los datos se leen desde la matriz DRAM y se recargan. Sin embargo, especialmente después del encendido o de un reseteo del sistema, la mayoría de las ubicaciones de almacenamiento de memoria en la matriz DRAM no contienen datos válidos.
El documento US 2003/0023825 A1 que se considera como la técnica anterior más cercana se refiere a un sistema de memoria que incluye unos dispositivos de memoria física o categorías de dispositivos de memoria que pueden ponerse en modo de ahorro de energía. Un controlador de memoria mapea el espacio de direcciones lógicas a la memoria física de manera que se reduzca el número de dispositivos de memoria utilizados. En otra forma de realización, una así denominada lista de páginas libres que indica en la actualidad la memoria física no asignada es utilizada por un controlador de memoria, en el que esta lista se ordene periódicamente de manera que la memoria se asigne desde los dispositivos de memoria que tienen el mayor uso. La lista de páginas libres es modificada por el sistema operativo.
Es el objeto de la presente invención, proporcionar un sistema de memoria mejorado y menos complejo que permita la reducción de energía.
La invención proporciona un procedimiento de refresco de la memoria dinámica según la reivindicación 1, un componente DRAM según la reivindicación 16 y un medio legible por ordenador según la reivindicación 23.
RESUMEN
Según una o más formas de realización descritas y reivindicadas en este documento, se mantiene un indicador que indica si un segmento de memoria refrescable contiene datos válidos o no. Cuando una operación de refresco se dirige a la memoria asociada, la operación de refresco se suprime si la memoria no contiene datos válidos. Pueden llevarse a cabo importantes ahorros de energía suprimiendo operaciones de refresco dirigidas a datos no válidos.
Una forma de realización se refiere a un procedimiento de refresco de la memoria dinámica. Un indicador se asocia con cada unidad de memoria refrescable de manera independiente. Tras escribir los datos en una unidad de memoria refrescable de manera independiente, el indicador asociado se pone para reflejar datos válidos. Sólo se refrescan las unidades de memoria refrescable de manera independiente cuyo indicador asociado refleje datos válidos almacenados en las mismas.
Una forma de realización se refiere a un componente DRAM. El componente DRAM incluye una matriz DRAM que opera para almacenar datos y es organizada como una pluralidad de unidades de memoria refrescable de manera independiente. El componente DRAM también incluye una pluralidad de indicadores, cada uno asociado a una unidad de memoria refrescable de manera independiente y que indica si hay datos válidos almacenados en la unidad de memoria refrescable de manera independiente. El componente DRAM incluye adicionalmente un controlador que recibe señales de control y que opera para inspeccionar los indicadores y para refrescar sólo las unidades de memoria refrescable de manera independiente que almacenan datos válidos.
BREVE DESCRIPCIÓN DE LOS DIBUJOS
La Figura 1 es un diagrama de bloques funcional de la organización de los datos en una matriz DRAM.
La Figura 2 es un diagrama de bloques funcional de la organización de los datos en una matriz DRAM, con un bit o indicador válido asociado con cada unidad de memoria refrescable de manera independiente.
La Figura 3 es un diagrama de bloques funcional de un componente SDRAM.
La Figura 4 es un diagrama de bloques funcional de un sistema informático con un solo procesador.
La Figura 5 es un diagrama de bloques funcional de un sistema informático con múltiples procesadores.
La Figura 6 es un diagrama de flujo de un procedimiento de refresco de una matriz DRAM.
DESCRIPCIÓN DETALLADA
La Figura 2 representa una vista lógica de una organización de matriz DRAM 200 según una forma de realización. La matriz 200 se organiza lógicamente como cuatro bancos 202, 204, 206, 208, comprendiendo cada banco 4.096 filas. Una fila representativa se representa como 210. En esta forma de realización, una fila 210 es la unidad de memoria refrescable de manera independiente más pequeña. Asociado con la fila 210 en la matriz 200 existe un indicador 211 que refleja si la fila 210 contiene o no datos válidos. En la forma de realización representada, cada indicador 211 comprende un solo bit, también denominado en este documento bit válido, asociado con cada fila. La Figura 2 representa conjuntos de bits indicadores 212, 214, 216, 218, estando asociado cada bit indicador con una fila de bancos 202, 204, 206, 208, respectivamente. En una forma de realización donde la unidad de memoria refrescable de manera independiente más pequeña comprende una fila que abarcan los cuatro bancos 202, 204, 206, 208, sólo se requeriría un conjunto de bits indicadores 212.
Durante una operación de refresco, se inspecciona el indicador o bit válido, p. ej., el indicador 211, asociado con la unidad de memoria refrescable de manera independiente actualmente direccionada, p. ej., IRMU 210. Si se establece el bit indicador, lo que indica que la IRMU asociada contiene datos válidos, se lleva a cabo una operación de refresco en la IRMU para mantener los datos. Si no se establece el bit indicador, lo que indica que la IRMU asociada no contiene datos válidos, en una forma de realización se suprime la operación de refresco, ahorrando energía que de otro modo se consumiría en el refrescamiento de la IRMU. Por lo tanto, sólo se refrescarán las IRMUs que contengan datos válidos, y las IRMUs en la matriz que se encuentran en un estado no inicializado o "indiferente" no se refrescan. La dirección de refresco puede ser suministrada por un controlador de memoria, o puede ser generada por un contador de direcciones interno, como durante el refresco automático o el auto-refresco.
Los bits indicadores pueden mantenerse en una variedad de formas. En una forma de realización, los bits indicadores se almacenan en una parte fija o programable de la matriz de memoria 200. En este caso, el tamaño útil de la matriz 200 se reduce en un 0,003%. En otra forma realización, los bits indicadores se almacenan en el componente DRAM/SDRAM en una memoria diferente de la matriz DRAM 200, como en una estructura RAM estática, en los registros, o similar. En una forma de realización, se accede a la memoria del indicador válido de la IRMU través de una secuencia de 2 ciclos similar a las secuencias de acceso del Registro de Modo y del Registro de Modo Extendido de los componentes SDRAM.
La Figura 3 es un diagrama de bloques funcional de un componente SDRAM 300 según una forma de realización. La SDRAM 300 incluye una matriz DRAM 301, organizada como cuatro bancos 302, 304, 306, 308. Cada banco incluye unos descodificadores de filas y columnas 312, 310. Unos amplificadores de detección 314 proporcionan los datos de lectura desde la matriz DRAM 301 a los buffers de E/S 316. Los datos de escritura de los buffers de E/S 316 pasan por el buffer de entrada 318 y se almacenan en un registro de datos de escritura 320 antes de la escritura en la matriz DRAM 301.
El funcionamiento del componente SDRAM 300 es controlado por una máquina de estado 322. El banco y las direcciones de memoria se introducen en un buffer de direcciones 324 y se almacenan en un registro de direcciones 326, donde controlan el pre-descodificador de columnas y el circuito contador 328. El Registro de Modo 330 y el Registro de Modo Extendido 332 almacenan bits de selección de modo, como el retardo Column Address Strobe (CAS), la longitud de la ráfaga, y similares, que controlan el funcionamiento del contador de ráfagas 334 y el circuito de control de salida de datos 336.
Una lógica de refresco y un circuito temporizador 338 reciben las direcciones IRMU de un contador interno 340, y los bits válidos IRMU de la memoria válida IRMU 342. La lógica de refresco devuelve las direcciones a un pre-descodificador de filas 344. Adviértase que mientras que la memoria válida IRMU 342 se representa en la Figura 3 como un bloque funcional independiente y separado de la matriz DRAM 301, la memoria físicamente dedicada al almacenamiento de los indicadores válidos IRMU puede ser parte de la matriz DRAM 301, o puede ser una DRAM, una SRAM, unos registros, u otra memoria aparte.
En una forma de realización, el componente SDRAM 300 monitoriza automáticamente las direcciones de escritura, y establece un indicador válido IRMU correspondiente a la IRMU a la que se dirige cada operación de escritura. A continuación, la lógica de refresco 338, inspecciona la memoria válida IRMU 342 tras cada operación de refresco, y suprime los ciclos de refresco dirigidos a cualquier IRMU que no contenga datos válidos. Esto minimiza el consumo de energía del componente SDRAM 300, pero no requiere ninguna participación o conocimiento de supresión del refrescamiento por un controlador de memoria o un procesador. Es probable que los ahorros de energía principales se produzcan después del encendido o del reseteo, cuando la matriz DRAM 301 está prácticamente vacía de datos válidos. A medida que el controlador de memoria escribe datos en más IRMUs en la matriz DRAM 301, se establecen más bits válidos IRMU, y se suprimen menos ciclos de refresco. En esta forma de realización, la memoria IRMU 342 se borra automáticamente como parte de la inicialización del componente SDRAM 300 después del encendido o del reseteo. Esta forma de realización permite a los diseñadores de sistemas aprovechar un menor consumo de energía de los componentes SDRAM 300, mientras se utilizan el software y los controladores de memoria existentes que no incluyen una funcionalidad de gestión de memoria sofisticada.
En una forma de realización, la memoria IRMU 342 puede ser borrada por una orden del controlador de memoria, como un patrón de bits u operación de escritura de Registro de Modo Extendido 332 o Registro de Modo 330 predefinidos. Esta forma de realización permite un menor consumo de energía del componente SDRAM 300 después de un reseteo suave (es decir, iniciado por software), pero requiere que el controlador de memoria emita una orden de borrado de la memoria IRMU 342.
La Figura 4 representa un sistema informático 400 que controla y reduce el consumo de potencia DRAM. El sistema 400 incluye un controlador de memoria como un procesador 402, un hardware del controlador de memoria 404 (que puede integrarse con el procesador 402), y un dispositivo de memoria como un componente SDRAM 406. Una matriz DRAM dentro del componente SDRAM 406 se divide lógicamente en unidades de memoria refrescables de manera independiente 408a, 408b, 408c,... 408j. Asociado con cada IRMU existe un indicador válido IRMU como un bit 410a, 410b, 410c,... 410j, que indica si la IRMU asociada contiene datos válidos.
En el procesador 402 se ejecutan una pluralidad de tareas de software 412, 414. Cada tarea de software puede asignar memoria para el almacenamiento de datos, y puede liberar la memoria que ya no resulta necesaria. Un Administrador de Memoria de Software 416 es un módulo de software que gestiona la memoria para el procesador
402. El Administrador de Memoria de Software 416 recibe solicitudes de "asignación" y/o "liberación" de memoria de las tareas de software 412, 414. En respuesta, el Administrador de Memoria de Software 416 asigna memoria a y desde las tareas 412, 414, mapea la memoria asignada a una o más unidades de memoria refrescable de manera independiente 408a, 408b, 408c,... 408j (p. ej., filas), y establece y borra los indicadores válidos IRMU correspondientes 410a, 410b, 410c,... 410j para reflejar el estado de los datos actualmente en las IRMUs 408a, 408b, 408c,... 408j. En una forma de realización, el controlador de memoria real es un elemento de hardware independiente 404; en otra forma realización, la funcionalidad del controlador de memoria se integra en el procesador 402. El componente SDRAM 406 suprime todas las operaciones de refresco dirigidas a las IRMUs 408a, 408b, 408c,... 408j que contienen datos no válidos.
La Figura 5 representa un sistema multiprocesador 500 que controla la asignación de memoria y minimiza el consumo de potencia SDRAM. Los procesadores 502, 504 se comunican entre sí y con el hardware del controlador de memoria 508 a través de un bus de sistema 506. El bus 506 también puede implementarse como una matriz de conmutación, un conmutador de barras cruzadas, o similares, como se conoce en la técnica. Una o más tareas de software 503, 516, 518 se ejecutan en los procesadores 502, 504. Un Administrador de Memoria de Software 520 se ejecuta en un procesador 504, asignando memoria a y desde todas las tareas de software 503, 516, 518 que se ejecutan en el sistema. Cualquier tarea de software 503 que se ejecuta en un procesador 502 puede enviar solicitudes de liberación y de asignación de memoria al Administrador de Memoria de Software 520 a través del bus
506. Como se ha descrito anteriormente, el Administrador de Memoria de Software 520 asigna memoria a y desde las tareas 503, 516, 518, mapea la memoria asignada a una o más unidades de memoria refrescables de manera independiente 512a, 512b, 512c,...512j, y establece y borra los indicadores válidos IRMU correspondientes 514a, 514b, 514c,...514j a través del hardware del controlador de memoria 508 para reflejar el estado de los datos almacenados actualmente en las IRMUs 512a, 512b, 512c,...512j. El componente SDRAM 510 suprime las operaciones de refresco dirigidas a las IRMUs 512a, 512b, 512c,...512j que contienen datos no válidos.
En el modo de refresco convencional, el modo de refresco automático, o el modo de auto-refresco, el componente SDRAM 300, 406, 510 compara las direcciones de refresco (suministradas por un controlador de memoria o un contador interno) a la memoria válida IRMU 342, 410, 514, y suprime las operaciones de refresco dirigida a las IRMUs 408, 512, que no contienen datos válidos. En una forma de realización, en la que un Administrador de Memoria de Software 416, 520 gestiona activamente la memoria y establece/borra los bits válidos IRMU 410, 514, el sistema puede optimizar adicionalmente la memoria refrescando y minimizando el consumo de energía suprimiendo dinámicamente las órdenes de refresco a las IRMUs a medida que la memoria física se libera de la asignación a una tarea de software y se devuelve al "pool", en cuyo caso los contenidos de los datos no son relevantes.
En el modo de refresco convencional, el Administrador de Memoria de Software 416, 520 puede proporcionar direcciones de refresco sólo a las IRMUs 408, 512 que contienen datos válidos. En el modo de refresco automático o de auto-refresco, el componente SDRAM 300, 406, 510 puede "saltar" la memoria no válida aumentando su contador de direcciones de refresco a la siguiente IRMU 408, 512 que contiene datos válidos, después de cada operación de refresco. En cualquier caso, el controlador de memoria 404, 508 puede aumentar el retardo entre las operaciones de refresco, de manera que sólo las IRMUs 408, 512 que contienen datos válidos sean todas refrescadas con el máximo período de refresco. En esta forma de realización, el componente SDRAM 300, 406, 510 no suprime ninguna orden de refresco. Esto optimiza adicionalmente el consumo de energía (y reduce la congestión del bus) evitando ciclos innecesarios de órdenes de memoria, y reduce las órdenes de refresco del retardo impuestas a los accesos de memoria en curso.
La Figura 6 representa un procedimiento 600 de una DRAM de refresco según una o más formas de realización. Tras la inicialización, todos los indicadores IRMU se borran (bloque 602). A continuación los procedimientos comprueban si se va a llevar a cabo una operación de refresco (bloque 604). En un modo de refresco tradicional, una operación de refresco se indica mediante señales de control enviadas al componente DRAM desde un controlador de memoria, y la IRMU a refrescar se indica en el bus de direcciones. En el modo de refresco automático, la operación de refresco es ordenada por un controlador de memoria, y un contador interno proporciona una dirección de refresco IRMU. En el modo de auto-refresco, la caducidad de un temporizador de refresco indica que se requiere una operación de refresco, y un contador interno proporciona la dirección IRMU.
Si se indica una operación de refresco (bloque 604), se inspecciona el indicador IRMU asociado con la actual dirección IRMU (como, por ejemplo, una dirección de fila) (bloque 606). Si el indicador IRMU indica que la IRMU contiene datos válidos (bloque 608), se lleva a cabo una operación de refresco en la IRMU direccionada (bloque 610). Si el indicador IRMU indica que la IRMU no contiene datos válidos (bloque 608), se suprime la operación de refresco, ahorrando la energía que de otra manera se gastaría refrescando datos no válidos (o "indiferentes").
En el modo de auto-refresco, el componente SDRAM espera en el bloque 604 a la siguiente caducidad del contador de direcciones de refresco. En otros modos de refresco, si no se ordena una operación de refresco (bloque 604), el componente DRAM (o SDRAM) ejecuta las operaciones de lectura, escritura y/o acceso al registro según lo ordenado por un controlador de memoria (bloque 612). En una forma de realización, donde un módulo de software de gestión de memoria asigna y libera bloques de memoria, las operaciones de acceso a la memoria o al registro pueden incluir operaciones dirigidas a la memoria IRMU - lectura, establecimiento, y borrado de indicadores IRMU. En una forma de realización, un indicador IRMU se establece automáticamente tras una operación de escritura dirigida a la IRMU asociada (bloque 614). En esta forma de realización, los indicadores IRMU son borrados sólo tras la inicialización (bloque 602), pero pueden proporcionar un ahorro significativo de energía hasta que los datos válidos se escriben por lo menos una vez en muchas IRMUs.
Aplicando un paradigma de software de gestión de memoria - donde la memoria sólo es relevante cuando se asigna a una tarea y asume un estado "indiferente" anterior a la asignación o después de ser liberada - a las operaciones de refresco físicas de la matriz DRAM, pueden llevarse a cabo ahorros significativos de energía eliminando operaciones de refresco innecesarias dirigidas a segmentos de memoria que no tengan datos válidos. En una forma de realización, el rastreo de datos válidos, mediante el establecimiento de bits IRMU asociados, es automático. En esta forma de realización, los beneficios de ahorro de energía de la presente invención están disponibles en sistemas sin conocimiento o gestión de memoria software de la capacidad de suprimir selectivamente operaciones de refresco. En otras formas de realización, el control directo de la memoria IRMU permite una gestión de memoria sofisticada y un ahorro de energía máximo.
Tal como se utiliza en este documento, la expresión "unidad de memoria refrescable de manera independiente", o IRMU, se refiere a la cantidad de datos que se refresca en una sola operación de refresco. La IRMU para una matriz DRAM es por lo general una fila. Tal como se utiliza en este documento, el término "establecer" se refiere a la escritura de datos en un indicador IRMU para indicar que los datos válidos se almacenan en la IRMU asociada, independientemente del valor de los datos (p. ej., 0 ó 1, o un patrón multibit). "Borrar" se refiere a la escritura de datos en un indicador IRMU para indicar que los datos válidos no se almacenan en la IRMU asociada, independientemente del valor de los datos (p. ej., 0 ó 1, o un patrón multibit). Tal como se utiliza en este documento, "matriz DRAM" se refiere a una matriz de memoria dinámica de acceso aleatorio, que almacena datos en los componentes de circuito integrado de DRAM y SDRAM. Tal como se utiliza en este documento, el alcance de las expresiones "DRAM" solo o "componente DRAM" incluyen componentes asíncronos de memoria DRAM y componentes SDRAM. Tal como se utiliza en este documento, el término "asignar" se refiere a la asignación de un rango de direcciones de memoria a una tarea de software, y el término "liberar" se refiere a la devolución de las direcciones de memoria anteriormente asignadas a un “pool” de direcciones de memoria no asignada.
Aunque la presente invención se ha descrito en este documento con respecto a unas características, aspectos y formas de realización concretas de la misma, se pondrá de manifiesto que son posibles numerosas variaciones, modificaciones, y otras formas de realización dentro del amplio alcance de la presente invención, y por consiguiente, todas las variaciones, modificaciones y formas de realización deben considerarse como dentro del alcance de la invención. Las presentes formas de realización deben por lo tanto interpretarse en todos los aspectos como ilustrativas y no limitativas y se prevé que todos los cambios que se presenten dentro del sentido y el rango de equivalencia de las reivindicaciones adjuntas queden abarcados en las mismas.

Claims (26)

  1. REIVINDICACIONES
    1. Un procedimiento de refresco de una matriz DRAM organizada como una pluralidad de unidades de memoria refrescables de manera independiente, que comprende:
    a.
    asociar un indicador (211, 410a-410j, 514a-514j) con cada unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) en el que cada unidad de memoria refrescable de manera independiente es una fila (210),
    b.
    establecer el indicador asociado (211, 410a-410j, 514a-514j) para reflejar los datos válidos tras la escritura de datos en una de dichas unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j);
    c.
    reducir una frecuencia de refresco de manera proporcional a un número distinto de cero de ciclos de refresco suprimidos, en el que un ciclo de refresco se suprime si el indicador asociado (211, 410a-410j, 514a-514j) refleja datos no válidos, con el fin de aumentar el retardo entre las operaciones de refresco de manera que sólo las unidades de memoria refrescables de manera independiente que contienen datos válidos puedan ser refrescadas con un período de refresco máximo, y
    d.
    refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 524a-514j) refleje datos válidos almacenados en las mismas dentro del período de refresco máximo.
  2. 2.
    El procedimiento de la reivindicación 1 en el que la unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) comprende una fila (210) a través de dos o más bancos de memorias (202, 204, 206, 208).
  3. 3.
    El procedimiento de la reivindicación 1 en el que el indicador (211, 410a-410j, 514a-514j) es un bit válido.
  4. 4.
    El procedimiento de la reivindicación 3 en el que el bit válido se almacena en una matriz DRAM (100, 200).
  5. 5.
    El procedimiento de la reivindicación 3 en el que el bit válido se almacena en una memoria estática.
  6. 6.
    El procedimiento de la reivindicación 3 en el que el bit válido se almacena en un registro.
  7. 7.
    El procedimiento de la reivindicación 1 en el que el establecimiento del indicador asociado (211, 410a-410j, 514a-514j) para reflejar los datos válidos comprende establecer el indicador (211, 410a-410j, 514a-514j) al recibir una orden desde un controlador de memoria (404).
  8. 8.
    El procedimiento de la reivindicación 1 en el que los indicadores establecidos (211, 410a-410j, 514a-514j) para reflejar los datos válidos se borran tras un reseteo.
  9. 9.
    El procedimiento de la reivindicación 1 en el que los indicadores (211, 410a-410j, 514a-514j) establecidos para reflejar los datos válidos se borran al recibir una orden desde un controlador de memoria (404).
  10. 10.
    El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende auto-refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas.
  11. 11.
    El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende refrescar automáticamente sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas.
  12. 12.
    El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende refrescar sucesivamente unidades de memoria refrescables de manera independiente no contiguas (408a-408j, 512a-512j).
  13. 13.
    El procedimiento de la reivindicación 1 en el que refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado (211, 410a-410j, 514a-514j) refleja datos válidos almacenados en las mismas comprende:
    recibir una orden de refresco; inspeccionar el indicador (211, 410a-410j, 514a-514j) asociado con la dirección de refresco actual, y si el indicador (211, 410a-410j, 514a-514j) refleja datos válidos, refrescar la unidad de memoria refrescable de manera independiente direccionada (408a-408j, 512a-512j).
  14. 14.
    El procedimiento de la reivindicación 12 que comprende adicionalmente, si el indicador (211, 410a-410j, 514a-514j) refleja datos válidos, incrementar la dirección de refresco a la siguiente unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) que tenga un indicador (211, 410a-410j, 514a-514j) que refleje datos válidos.
  15. 15.
    Un componente DRAM (300, 406, 510) que comprende una matriz DRAM (100, 200) que opera para almacenar datos, en el que la matriz DRAM (100, 200) se organiza como una pluralidad de unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j), comprendiendo adicionalmente el componente DRAM:
    a', una pluralidad de indicadores (211, 410a-410j, 514a-514j), cada uno asociado con una unidad de memoria refrescable de manera independiente (408a-408j, 512a-512), en el que cada unidad de memoria refrescable de manera independiente es una fila (210) para indicar si los datos válidos se almacenan en la unidad de memoria refrescable de manera independiente (408a-408i, 512a-512j), b'. cada indicador asociado opera para ser establecido tras la escritura de los datos en la unidad de memoria refrescable de manera independiente, para reflejar los datos válidos almacenados en la misma, y 'c. un controlador que opera para reducir una frecuencia de refresco de manera proporcional a un número distinto de cero de ciclos de refresco suprimidos, en el que un ciclo de refresco se suprime si el indicador asociado refleja datos no válidos, con el fin de aumentar el retardo entre las operaciones de refresco de manera que sólo las unidades de memoria refrescables de manera independiente que contienen datos válidos puedan ser refrescadas con un período de refresco máximo; d'. en el que el controlador opera además para inspeccionar los indicadores y para refrescar sólo las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) cuyo indicador asociado refleja datos válidos almacenados en las mismas dentro del período de refresco máximo.
  16. 16.
    El componente DRAM (300, 406, 510) de la reivindicación 15 que comprende adicionalmente un contador de refresco que opera para generar las direcciones de las unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j) en la matriz DRAM (100, 200).
  17. 17.
    El componente DRAM (300, 406, 510) de la reivindicación 15 que comprende adicionalmente un circuito que opera para establecer un indicador (211, 410a-410j, 514a-514j) cuando los datos se escriben en la unidad de memoria refrescable de manera independiente asociada (408a-408j, 512a-512j).
  18. 18.
    El componente DRAM (300, 406, 510) de la reivindicación 15 en el que los indicadores (211, 410a-410j, 514a-514j) se borran durante la inicialización.
  19. 19.
    El componente DRAM (300, 406, 510) de la reivindicación 15 en el que el controlador opera además para establecer o borrar los indicadores (211, 410a-410j, 514a-514j) en respuesta a unas señales de control.
  20. 20.
    El componente DRAM (300, 406, 510) de la reivindicación 15 en el que los indicadores (211, 410a-410j, 514a-514j) se almacenan en una o más unidades de memoria refrescables de manera independiente (408a-408j, 512a-512j).
  21. 21.
    El componente DRAM (300, 406, 510) de la reivindicación 15 en el que los indicadores (211, 410a-410j, 514a-514j) se almacenan en una memoria distinta de la matriz DRAM (100, 200).
  22. 22.
    Un medio legible por ordenador que incluye por lo menos un programa informático de gestión de memoria que opera para llevar a cabo las etapas de un procedimiento según cualquiera de las reivindicaciones 1 a 14.
  23. 23.
    El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria opera además para llevar a cabo las etapas de:
    recibir una solicitud de la tarea de software para liberar memoria anteriormente asignada a la tarea, liberar memoria anteriormente asignada a la tarea, y si toda la memoria en una unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) ha sido liberada, borrar el indicador asociado (211, 410a-410j, 514a-514j) para dirigir el dispositivo de memoria para que suprima las operaciones de refresco dirigidas a esa unidad de memoria refrescable de manera independiente (408a408j, 512a-512j).
  24. 24.
    El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria asigna memoria a una pluralidad de tareas de software que se ejecutan en un solo procesador.
  25. 25.
    El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria asigna memoria a dos o más tareas de software, ejecutándose cada una en un procesador diferente.
  26. 26.
    El medio legible por ordenador de la reivindicación 22 en el que el programa informático de gestión de memoria establece un indicador (211, 410a-410j, 514a-514j) de unidad de memoria refrescable de manera independiente (408a-408j, 512a-512j) tras escribir inicialmente datos en la unidad de memoria refrescable de manera independiente asociada (408a-408j, 512a-512j).
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