JPH02297791A - メモリ・サブシステム - Google Patents

メモリ・サブシステム

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JPH02297791A
JPH02297791A JP2103241A JP10324190A JPH02297791A JP H02297791 A JPH02297791 A JP H02297791A JP 2103241 A JP2103241 A JP 2103241A JP 10324190 A JP10324190 A JP 10324190A JP H02297791 A JPH02297791 A JP H02297791A
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ハリイ・アイ・リンザー
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
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  • General Physics & Mathematics (AREA)
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  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般にコンピュータ・メモリ・システム、特に
高速半導体メモリに関する。
Ｂ、従来の技術 一般に、全ての形式及び種類のコンピュータ・システム
の設計者はより高速なシステムを相対的に低価格で提供
する希望を表明している。典型的なコンピュータ・シス
テムはシステム・バスを介してメモリ・サブシステムに
結合される少なくとも１つの中央演算処理装置！　（Ｃ
ＰＵ）を備えている。
もし設計者が満足すべき速度／価格目標を満たすのに成
功しようとすれば、コンピュータ・システムのＣＰＵセ
クションだけではなくメモリ・サブシステムにおいても
改良を必要とする。
コンピュータ・メモリはおおまかに３種類、即ち：ダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ
）及びハイブリッド・メモリに分類される。３種類のメ
モリは半導体装置から製作されるが５種類によってそれ
ぞれ一定の利点及び不利点がある。よって、もし最適の
メモリ・アセンブリの提供を望むならば、特定のタイプ
のメモリに関連する不利点を解決する必要がある。
ＤＲＡＭはコンピュータ産業で広く使用されている。
このタイプのメモリはその密度が高く電力消費が低いの
で魅力的である。高密度及び低電力消費のため、ＤＲＡ
Ｍは大容量のメモリが必要なときは必ず用いられる低価
格のメモリである。このタイプのメモリの欠点は、リフ
レッシュされなければ、記憶されたデータが割合に短時
間に消滅することである。よって、ＤＲＡＭは所与の時
間間隔で（通常は。
２■Ｓ毎に）リフレッシュされねばならない、リフレッ
シュ手順は、リフレッシュ、即ち選択されたメモリ・ゾ
ーンをリフレッシュするためのアドレス要求信号及び該
リフレッシュ動作によるデータの読取り及び書込み動作
のサイクルのタイミングを制御するリフレッシュ制御信
号を生成する回路を必要とする。更に、リフレッシュす
るためのアドレス又は該サイクルのタイミング内で読取
り又は書込み動作のアドレスのどちらかを選択するため
のマルチプレクサ（多重記憶制御袋Ｍ）を必要とするこ
ともある。
他方、　ＳＲＡ１士密度が低く割合に大きい電力を必要
とする。その結果、　ＳＲＡＭは一般に高価であり割合
に小さい容量のメモリに用いられる。この欠点にもかか
わらず、　ＳＲＡＭはリフレッシュするサイクルを必要
としないのでリフレッシュ回路を付加する必要がない、
更に、ＳＲＡＭは本質的にＤＲＡＭよりも高速である。
前述の欠点を解決し同時に受入可能な速度／費用特性を
有するメモリ・システムを提供することを試みて、従来
の技術はハイブリッド・メモリ・システムを開発してい
る。典型的なハイブリッド・メモリ・システムはＤＲＡ
Ｍ、ＳＲＡに及びメモリ制御装置の組合せから成る。ハ
イブリッド構成では、ＳＲＡＭはＤＲＡＭモジュール、
即ち別個のモジュール上に組立てられた分散キャッシュ
・メモリとして作用する。
従来の技術のハイブリッド・メモリの例は米国特許第４
７２５９４５号に開示されている。この特許の第１図は
、命令キャッシュ及び（又は）データ・キャッシュがシ
ステム・バスのＣＰｕ側に組立てられている従来の技術
のマイクロコンピュータ・システムを開示している。こ
の場合、キャッシュは、バスを介してＤＲＡＭに相互接
続された別個のＳＲＡＭモジュールであり、キャッシュ
に関連した制御ロジックは、キャッシュのアクセス（ヒ
ツトと呼ばれる）数の最大化及びＤＲＡＭのアクセス数
の最小化を試みている。キャッシュのアクセス・時間は
ＤＲＡＭのアクセス時間よりもずっと短いので、もし特
定の動作で用いられる命令及び（又は）データがＤＲＡ
Ｍよりもキャッシュにあるならば、システム・スループ
ットを増大させることができる。転置された。即ち別個
の記憶キャッシュに関連した問題の１つは相互接続する
のにＳＲＡＭモジュール及びＤＲＡＭモジュールに割合
に多数のビンを必要とすることである。
前記特許の第２図〜第６図は前記第１図のメモリを改良
したハイブリッド・メモリを開示している。改良された
ハイブリッド・メモリは複数のメモリ・バンクを含む、
バンクの各々はＤＲＡＭのアレイ及びオンチップＳＲＡ
Ｍバッファから成り、全１行（ｒｏｗ）分のＤＲＡＭデ
ータを記憶する。メモリ制御装置はメモリ・バス上の実
アドレスを受取り、該実アドレスからバンク及び行番号
を取出す、メモリ制御装置はメモリ・バンクのアクセス
行が該メモリ・バンクの分散キャッシュ内にあるかどう
かを判定する。このシステムはその目的のために適切に
動作しても、もし”ミス”が起きれば、キャッシュの内
容はＤＲＡＭから読出されるデータと置換えられるとい
う点で１つの欠点を有する。”ミス”は要求された一個
の情報がキャッシュ内に存在しない場合に起きる。ミス
発生時にキャッシュの内容を置換えることは、システム
・スループットを減少させる。このような不利な影響は
命令及びデータが同じメモリ内に記憶されるシステムで
はもっと明白である０通常は幾つかの命令がキャッシュ
・バッファに記憶され、異なるデータとともにではある
が反復して用いられる。設計は”ミス”発生毎にデータ
の置換えを必要とするので１反復して使用される命令は
しばしば破棄され、ＤＲＡＭアレイからの置換えを必要
とする。これはＳＲＡＭが通常提供する利点を無効にす
る。
従来の技術のもう１つのタイプのハイブリッド・メモリ
はビデオＲＡＭである。ビデオＲＡＭでは。
直列読取り（ＳＲＡＭ）レジスタがＤＲＡＭアレイに付
加されている。いったんロードされると、このレジスタ
はその直列読取リポートを介してアクセスすることがで
きる。データはＳＲＡＭから直列に取出し得るだけであ
るので、このタイプのメモリはコンピュータ・メモリと
しての使用にはあまり適してはいない、従来の技術のビ
デオＲＡＭの例は米国特許第４７３１７５８号に開示さ
れている。
更に、複雑な構造を有する他のタイプのハイブリッド・
メモリが米国時第４４１７３１８号、同第４５８９０６
７号、同第４６０８６６６号及び同第４７５８９８７号
に開示されている。これらのメモリの特徴で、最も魅力
のないのは多分その複雑な構造である。
Ｃ０発明が解決しようとする課題 本発明の目的は従来のものよりも効率的なメモリ・シス
テムを提供することである。
０１課題を解決するための手段 本発明の目的はＲＡＭアドレス・ラインを用いて選択さ
れたデータを有する分散キャッシュＤＲＡＭ（ＤＣＤＲ
ＡＭ）　　−そのオンチップＳＲＡＭバッファはランダ
ムにアクセスされるーを提供することにより達成される
。　ＳＲＡＭバツブアはＤＲＡＭアレイの行を記憶する
大きさに作られる。該バッファは、隣接するメモリ・セ
クタ内で見つかる傾向があり且つ最新のマイクロプロセ
ッサ・アーキテクチャの記憶容量の５０％よりも多くの
割合を占める命令取出しに主として用いる並列ロード・
キャッシュを実現するために使用される。
更に詳細に説明すれば、改良されたメモリ・システムは
、オンチップ・センス・ロジック、容量が動的ＲＡＭセ
ルの１行に等しいオンチップＳＲＡＭバッファ及びオン
チップ・マルチプレクサ（ＳＵＸ）を有する。少なくと
も１つのＤＲＡＭアレイを含む、第１のバスは前記セン
ス・ロジック、ＳＲＡＭバッファ及びＭＩＸを相互接続
する。第２のバスは前記ＳＲＡＭバッファ及びＭＩＸを
相互接続する０分散キャッシュＤＲＡＭ　（ＤＣＤＲＡ
Ｍ）制御装置はメモリ・バス上の実アドレスを受取ると
ともに、ＳＲＡＭバッファ即ちＤＲＡＭアレイからの情
報を検索するために用いられる行及び列（ｃｏｌｕｍｎ
）のアドレスを取出す、　ＤＲＡＭアレイ内の情報はＳ
ＲＡＭバッファ内の情報を消去せずにアクセス（読出し
）することができ、その逆も可能である。
ＤＣＤＲＡＭ制御装置及びＤＣＤＲＡＭの新しい構造の
ため、命令及び（又は）頻繁に使用されるデータはＤＲ
ＡＭアレイからＳＲＡＭバッファに転送することができ
る。プロセッサがデータ及び命令を要求すると、ＤＣＤ
ＲＡＭ制御装置はＳＲＡＭバッファから命令を取出しＤ
ＲＡＭアレイからデータを取出す、　ＳＲＡＭサイクル
はＤＲＡＭサイクルよりもずっと短いので、メモリ・シ
ステム全体のパフォーマンス（即ち、アクセス・サイク
ル時間）はかなり改善され、もしデータ及び命令がＳＲ
ＡＭバッファ内に存在すれば、更に改善される。
Ｅ、実施例 本発明に従って、分散キャッシュ・システムと呼ばれる
新しいメモリ・システムは少なくとも１つの分散キャッ
シュＤＲＡＭ（ＤＣＤＲＡＭ）のアレイ及びＤＣＤＲＡ
Ｍ制御装置を用いて記憶メモリ・サブシステムを構築し
、１メモリ・ページの高速なアクセス・コピーを提供す
る。必要ならば、該１メモリ・ページは他のメモリ・ペ
ージのランダム・アクセスによって妨げられずにすむ、
一般に、該メモリ・ページの大きさはメモリ・サブシス
テムの正確な構成に対応して２５６〜８１９２バイトの
メモリの範囲内で変化する。（以下に説明する）　ＤＣ
ＤＲＡＭは、少なくとも１つのアレイの動的ＲＡＭ、及
び大きさが該ＤＲＡＭアレイの１行に等しい静的ＲＡＭ
　（ＳＲＡＭ）バッファを有するチップである。　ＳＲ
ＡＭバッファは該メモリ・ページを記憶するために用い
られる。
第１図は本発明に従ってメモリ・サブシステムを“実施
するコンピュータ・システムを示す、該コンピュータ・
システムは中央演算処理袋Ｍ　（ＣＰＵ）１０、システ
ム・バス１２及びメモリ・サブシステム１４を含む、後
で説明するように、メモリ・サブシステム１４は、アド
レス情報及び適切なコマンド信号をシステム・バス１２
に出すことにより、ＣＰＵ　１０が検索することができ
るデータを記憶する。メモリ・サブシステム１４はＤＣ
ＤＲＡＭ制御装置１６及び少なくとも１つのＤＣＤＲＡ
Ｍを含む、　ＤＣＤＲＡＭ制御装置１６は導線２０によ
ってＤＣＤＲＡＭ　１８に接続される。
ＤＲＡＭ　１８の数は作成したいメモリの大きさによる
。
例えば、もし１メガバイトのＤＣＤＲＡＭを用いる１８
ビット幅のメモリ・システムの構築を望むならば、１８
個のＤＣＤＲＡＭ、２メガバイトのメモリが必要になり
１行の大きさは２０４８バイトになる。該メモリ・シス
テムはパーソナルコンピュータの典型的な構成である。
第２図はＣＰＵ　１０、ＤＣＤＲＡＭ制御装置１６及び
少なくとも１つのＤＣＤＲＡＭ　１８の間の典型的な相
互接続を示す、典型的な使用法では、１つの制御装置は
所望の大きさのメモリを形成するように接続された幾つ
かのＤＣＤＲＡＭを制御する。　ＤＲＡＭ間の相互接続
は従来の技術の範囲内にある。よって、本発明を実施す
るために必要な制御ラインについてのみ説明する。　Ｃ
ＰＵ　１０及びＤＣＤＲＡＭ制御装置１６の間の相互接
続は、アドレス・バス、命令取出しライン。
メモリ選択ライン、読取書込ライン及びメモリ肯定応答
ラインを含む、前記ラインの各々はメモリ・サブシステ
ムの動作に必要な信号パルスを運ぶ。
各ラインの矢印は信号の流れの方向を示す、メモリ肯定
応答ラインは肯定応答信号を制御装置１６からＣＰＵ　
１０に運ぶ、全ての他の前記ラインは信号及び他の情報
をＣＰＵ　１０から制御装置１６に運ぶ。
ＤＣＤＲＡＭ制御装置１６はそれぞれのラインを介して
該ＣＰＵから受取る信号を処理して他の制御信号を生成
し、　ＲＡＭアドレス・バス、行アドレス・ストローブ
・ライン、列アドレス・ストローブ・ライン、ＳＲＡＭ
ロード・ライン、ＳＲＡＭ選択ライン及びリフレッシュ
・ラインに乗せる。ＤＣＤＲＡＭ制御装置１６により前
記それぞれのラインに生成される信号はデータをＤＣＤ
ＲＡＭから選択するために必要である。これらのライン
の各々に供給される信号及びそれらが提供する機能につ
いては後で説明する。
本明細書で用いられるＤＣＤＲＡＭはＳＲＡＭバッファ
及びＤＲＡＭを意味する。
第３図は本発明で開示されたＤＣＤＲＡＭのブロック図
である。該メモリの構造はＮ　Ｘ　Ｎ　ＤＲＡＭアレイ
２２及びセンス・ロジック手段２４を含む、前述のよう
に、Ｎはアレイの大きさであり、Ｎの値は構築されてい
るメモリ・サイズによって決まる。Ｎの典型的な値は５
１２．１０２４又は２０４８である。　ＤＲＡＭアレイ
はデータを記憶するために用いる通常のアレイである。
センス・ロジック手段２４は通常の相互接続によりＤＲ
ＡＭアレイに相互接続される０通常のＤＲＡＭアレイの
場合のように、センス・ロジック手段２４は、ＤＲＡＭ
アレ・ｒからの読出しを必要とする信号即ち読出されて
からリフレッシュのために再書込みされる信号を記憶し
処理する。
第３図で、センス・ロジック手段２４の出力はバス２６
を介してＳＲＡＭバッファ２８及びマルチプレクサ（Ｍ
ＵＸ）３０に接続される。独立したバス３２はＳＲＡＭ
バッファ２８をＭＩＸ　３０に相互接続する。　ＳＲＡ
Ｍバッファ２８はＤＲＡＭアレイからのデータ行を記憶
できる大きさに設定される。後で説明するように、ＤＲ
ＡＭアレイからの１メモリ行全体は静的ＲＡＭバッファ
２８にロードすることができる。センス・ロジック手段
２４及びバッファ２８の出力はそれぞれのバスによって
バイパス・マルチプレクサ３０に接続される。バイパス
・マルチプレクサ３０の大きさは前記行の大きさに等し
い、これはＭＩＸ　３０がＤＲＡＭアレイからのデータ
行即ちＳＲＡＭバッファ２８からのデータ行を選択しう
ろことを意味する。　ＳＲＡＭ選択信号を活動化するこ
とにより、ＳＲＡＭバッファからのデータはバス３２を
介して列選択マルチプレクサ３４に運ばれる。
同様に、もしＳＲＡＭ選択信号が活動状態ではないなら
ば、センス・ロジック手段２４からのデータがバス３２
を介して列選択マルチプレクサ３４に運ばれる。
列選択ＭＩＸ　３４はバイパス・マルチプレクサ３０か
ら出力されたＮビットのうちの（少なくとも）ｎビット
を選択しそれをデータ・バッファ３８に渡す。
代替実施例ではＳＲＡＭバッファ２８は複数行のＤＲＡ
Ｍデータを記憶する大きさに設定される。この実施例で
は、読取り又は書込むべきＳＲＡＭ行を識別するために
最新技術の選択回路が提供される。
ＭＩＸ　３４からの出力は導線３６を介してデータ・バ
ッファ３８に供給される。データ・バッファ３８からの
出力はデータ出力ラインに供給されマイクロプロセッサ
で使用可能になる。　ＭＩＸ　３４は列アドレス・バス
上の信号により活動化される。同様に、データ・バッフ
ァ３８は列アドレス・ストローブ信号により活動化され
る。
前記分散キャッシュ構造の構成装置のアクセスはＤＣＤ
ＲＡＭ制御装置により生成される制御信号によって制御
される。　ＤＣＤＲＡＭ制御装置はｃｐｕ　ニよってシ
ステム・バスに出方される実アドレスを受取り、そこか
ら行アドレス成分及び列アドレス成分を有するＲＡＭア
ドレスが生成される。　ＤＣＤＲＡＭ制御装置の詳細に
ついては後で説明する０行アドレス成分は、行アドレス
・ストローブ・ライン上の行アドレス・ストローブ信号
と一緒に、ＤＲＡＭアレイ２２でデータ行をアクセスす
るために用いられる。もしリフレッシュ信号が活動状態
ならば、リフレッシュ・サイクルが実行される。同様に
１列アドレス成分はＭＩＸ　３４内で所望のビットを選
択するために用いられる。　ＭＩＸ　３４で選択される
ビットは導線３６を介してデータ・バッファ３８に供給
される。
同様に、　ＳＲＡＭロード・ラインでＳＲＡＭロード信
号が活動状態ならば、現にセンス・ロジック手段２４に
保持されているＤＲＡＭアレイ２２の行の全内容は後の
使用のためＳＲＡＭバッファ２８に転送される。これは
該ＤＲＡＭアレイのどの通常の読取りの間でも該静的Ｒ
ＡＭバッファの並列ロードを可能にし、メモリ・サイク
ルに付加される追加の時間は０又はごく僅かである。同
様に、もしＳＲＡＭ選択ラインでＳＲＡＭ選択信号が活
動状態ならば、ＳＲＡＭバッファ２８からの出力はバス
３２を介してＭＩＸ　３０に供給される。同様に、もし
ＳＲＡＭ選択ラインでＳＲＡＭ選択信号が活動状態なら
ば、センス・ロジック手段２４からの出力はバス３２を
介してＭＩＸ　３４に供給される１本発明の良好な実施
例では、前記信号ライン上の前記信号はそれらが負（−
）の状態のときに活動状態である１本発明の範囲から逸
脱せずに他の形式の信号規約を用いることもできる。
第４図はＤＣＤＲＡＭ制御装置のブロック図を示す。
ＤＣＤＲＡＭ制御装置はＤＣＤＲＡＭアレイの制御を可
能にする。　ＤＣＤＲＡＭ制御装置は制御及びタイミン
グ・ロジック手段３６、有効ラッチ３８１行ラッチ４０
、比較器４２．及び行／列アドレス・セレクタＭＩＸ　
４４を含む、　ＭｔｌＸ　４４は列アドレス及び行アド
レスを組合わせてＲＡＭアドレスを生成する。　ＲＡＭ
アドレスは列アドレス・ストローブ信号が活動状態であ
るか又は行アドレス・ストローブ信号が活動状態である
かによりＤＣＤＲＡＭ内で内部的に行アドレス又は列ア
ドレスとして用いられる０行ラッチ４０はその入力側で
は行アドレス・バスに接続され、その出力側ではバス４
５を介して比較器４２に接続される。
行ラッチ４０は記憶アドレスの行部分を後の使用のため
ラッチする０行ラッチ４０はＳＲＡＭ　（第３図）に記
憶されたデータのアドレスの行部分を含む、後で説明す
るように、該バス上のアドレスの行部分が行ラッチ４０
に記憶された情報と一致すると、導線４６に信号が出力
され、且つ該情報はＳＲＡＭの内容から選択される。有
効ラッチ３８はＳＲＡＭ内のデータが有効であるかどう
かを指示する０通常、このラッチはシステムの電源をオ
ンにしたとき及びＳＲＡＭに含まれた行への”書込み”
の後でリセットされる。制御及びタイミング・ロジック
手段３６は分散キャッシュ・メモリ・システムの種々の
構成装置を制御するために必要な制御信号を生成する。
生成される信号は前述のように命名され第４図に示され
ている。
第５図は制御及びタイミング・ロジック手段３６（第４
図）におけるロジックの流れ図を示す、該ロジックは通
常のクロックで同期された有限状態機械−当業者は所与
の流れ図からその設計方法を理解している−として実現
することができる。
ＣＰｕからの信号は判定ブロック５０に入力される。
判定ブロック５０は信号が読取りであるか命令取出しで
あるかを判定する。もし信号が読取り又は命令取出しの
どちらかであれば、＃制御ロジックは判定ブロック５２
に分岐する０判定ブロック５２で、ロジックは選択され
た記憶位置が分散キャッシュ。
即ちＳＲＡＭ内にあるかどうかを検査する。もし選択さ
れた記憶位置が分散キャッシュ内になければ、制御ロジ
ックは機能ブロック５４を開始する０機能ブロック５４
で、ロジックは動的ＲＡＭアレイからデータを読取る０
次いで、ロジックは判定ブロック５６に進む０判定ブロ
ック５６で、ロジックはそれが命令取出しかどうかを調
べる検査をする。もしそれが命令取出しではないならば
、ロジックは該ルーチンから脱出する。もしそれが命令
取出しであれば、ロジックは機能ブロック５８に進む１
機能ブロック５８で、ロジックはＤＲＡＭアレイから静
的ＲＡＭ（分散キャッシュ）をロードし１行アドレス・
ラッチをセットし、有効ビットをセットした後、ルーチ
ンから脱出する。
第５図の判定ブロック５２で、もし記憶位置が分散キャ
ッシュ内にあれば、ロジックは機能ブロック６０に進む
０機能ブロック６０で、ロジックは静的ＲＡＭバッファ
から情報を読取りルーチンから脱出する。
第５図のブロック５０で、もしＣＰｕからの信号が読取
り又は命令取出しではなかったならば、ロジックは判定
ブロック６２に進む０判定ブロック６２で。
ロジックは記憶位置が分散キャッシュ内にあるかどうか
を検査する。もしあれば、ロジックは機能ブロック６４
に進む０機能ブロック６４で、ロジックは有効ラッチ内
の有効ビットをリセットすることにより分散キャッシュ
のデータを無効にする。ブロック６２及び６４からロジ
ックはブロック６６に進む。
ブロック６６で、ロジックはデータをＤＲＡＭに書込み
ルーチンを脱出する。
第６Ａ図〜第６Ｄ図は異なるタイプのメモリ・サイクル
のタイミング図を示す、これらのタイミングは制御及び
タイミング・ロジック手段３６（第４図）によって実現
される。これらのタイミング図の各々で、生成される信
号は図の左側の名前で識別され、図形表示は信号が活動
状態又は非活動状態である時機を示す、下記の表はこれ
らの図で用いられる略語、そのフルネーム及び該信号が
実行する機能のリストを示す、”データ・アウト”はメ
モリから読取られるデータを表わすが、これは略語では
ないので、この表には含まない。
第６Ａ図は実行されるアクセスが命令取出し又はデータ
読取りであり所望のデータ又は命令が既に静的ＲＡＭバ
ッファに含まれているときのタイミングを示す、　ＳＲ
ＡＭバッファ（第３図）のデータは行ラッチ（第４図）
が行アドレス・バス（第４図）上のアドレスに一致する
アドレスを含み、有効ラッチの有効ビットがセットされ
る場合に表示される。　ＳＲＡＭをアクセスするとき、
有効及び比較信号。
ＲＡＳ信号並びにＳＲＡＭロード信号は活動化されず、
表　　！ Ｕ　　　　し゛・− ＶＡＬＩＤ　　有効及び比較器　”比較器の両人力は等
Ｘ　ＣＯＭＰ　　号（合成信号）　しい”及び”有効ラ
ッチ・セット０の論理積 ＲＡＳ　　　行アドレス・ス　ＲＡＭアドレス信号を表
トロープ　　　　わし行アドレスを含む。
ＣＡＳ　　　列アドレス・ス　ＲＡ１４アドレス信号を
表トロープ　　　　わし列アドレスを含む。
ＳＲＡＭ　　　静的ランダム・　ＳＲＡＭがセンス・ロ
ジッロード　アクセス・メモ　りの出力によりロートリ
・ロード　　　される。
ＳＲＡＭ　　　静的ランダム・　バイパスＭＩＸにＳＲ
ＡＭ出選択　　アクセス・メモ　力対センス出力を選択
り選択　　　　　させる。
ＲＡＭア　ランダム・アク　ＲＡＳ／ＣＡＳ信号により
行ドレス　セス・メモリ・　又は列を含むか又はどアド
レス　　　　ちらも含まない。
メモリからの特定のデ ータの選択に用いる。
ＣＡＳ信号、　ＳＲＡＭ選択信号及びＲＡにアドレスの
列アドレス部分が活動化される。　ＤＣＤＲＡＭメモリ
・サブシステムのＤＲＡＭアレイはこのサイクルの間は
遊休状態であるから、これは動的ＲＡＭで隠されたリフ
レッシュ・サイクルを実行する好機である。このような
アプローチはメモリ・システムのアクセス時間を改善す
るのに役立つ。
第６Ｂ図はＤＲＡＭアレイからの取出しのメモリ・サイ
クルを示す、　ＳＲＡＭに含まれていない記憶アドレス
からの命令取出しを実行するときは、全ＲＡＳ／ＣＡＳ
　ＤＲＡＭサイクルを実行せねばならない、同じ完全な
メモリ・サイクルは、情報が命令ではなくＳＲＡＭバッ
ファに存在しないにもかかわらず、実行される。第６Ｂ
図に示すように、　ＳＲＡＭ選択信号は活動化されない
、アクセス中の行の内容を静的ＲＡＭバッファに転送す
るために、ＳＲＡＭロード信号は該サイクルのＣＡＳ部
分で活動化される。更に、現在の行アドレスは制御装置
の行ラッチに記憶され。
有効ラッチ内の有効ビットがセットされて行ラッチの内
容が有効であることを表わす。
第６Ｃ図はＤＲＡＭアレイからの読取りのメモリ・サイ
クルを示す、読取りの場合、３つの信号、即ち：有効及
び比較信号、ＳＲＡＭロード信号及びＳＲＡＭ選択信号
は非活動状態である。　ＲＡＳ信号、　ＣＡＳ信号、　
ＲＡＭアドレス信号及びデータ・アウト信号は全て活動
状態である。もしＳＲＡＭに含まれない記憶アドレスか
らデータ読取りが実行されるならば。
完全なＲＡＳ／ＣＡＳ　ＤＲＡＭサイクルが実行される
。このサイクルはＳＲＡＭバッファの行ラッチ及び有効
ビットがこのサイクルによる影響を受けないという点で
ＤＲＡＭからの命令取出しと異なる。
第６Ｄ図はＳＲＡＭ内の書込みデータ・アドレスのメモ
リ・サイクルを示す、このサイクルの場合。
ＳＲＡＭロード信号、　ＳＲＡＭ選択信号及びデータ・
アウト信号は非活動状態である。完全なＲＡＳ／ＣＡＳ
　ＤＲＡＭサイクルが実行される。もし記憶アドレスが
ＳＲＡＭバッファに含まれた記憶領域とオーバラップす
るならば、制御装置内の有効ビットは該サイクルのＣＡ
Ｓ部分で消去される。さもなければ、該有効ビットはそ
のままの状態で残される。
動−ユ作 動作中、ＣＰＵ　１０　（第１図）はアクセスする予定
のメモリ・アドレス及びメモリ選択信号をシステム・バ
スに出す、　ＣＰＵ　１０は読取りコマンド、書込みコ
マンド又は命令取出しコマンドも出す、システム・バス
上の情報はＤＣＤＲＡＭ制御装置が受取る。
制御装置はメモリ選択信号及びアドレス・ラインを用い
てアレイ１８（第１図）のうちのどれをアクセスすべき
かを決定する。制御装置はメモリ・アドレスを行アドレ
ス及び列アドレスの部分集合に分ける。
もしコマンドが命令取出し又はデータ読取りであれば１
行アドレスの部分が行ラッチ４０（第４図）の内容と比
較される。もし一致が生じ、且つ有効ラッチ３８（第４
図）内の有効ビットがオンである（即ち、セットされて
いる）ならば、取出されるデータは既にＳＲＡＭ内に存
在する。該サイクルのＲＡＳ部分は省略され、　ＳＲＡ
Ｍ選択信号（第３図）はセンス・ロジック手段よりもＳ
ＲＡＭをアクセスするために活動化される。同時に、　
ＤＲＡＭのリフレッシュ・サイクルが開始される。
もし行アドレスが行ラッチ・アドレスと一致しないなら
ば、完全なＲＡＳ／ＣＡＳ　ＤＩＩＡＭサイクルが実行
される（第６Ｂ図）、アクセス中の行の内容を静的ＲＡ
Ｍ　バッファに転送するために、　ＳＲＡＭロード信号
（第３図）は該サイクルのＣＡＳ部分で活動化される。
更に、現在の行アドレスは制御装置の行ラッチに記憶さ
れ、有効ラッチで有効ビットがセットされて行ラッチの
内容が有効であることを表わす、もしデータ読取りがＳ
ＲＡＭに含まれない記憶アドレスから実行されるならば
、完全なＲＡＳ／ＣＡＳ　ＤＲＡＭサイクルが実行され
る。このサイクル（第６Ｃ図）はＳＲＡＭバッファ、行
ラッチ及び有効ビットがこのサイクルによる影響を受け
ないという点でＯＲＡＭから取出された命令と異なる。
もしＣＰＵが書込みコマンドを出していたならば、完全
なＲＡＳ／ＣＡＳ　ＤＲＡＭサイクルが実行される。も
し記憶アドレスがＳＲＡＭバッファに含まれた記憶領域
とオーバラップするならば、制御装置内の有効ビットは
該サイクルのＣＡＳ部分で消去される（第６Ｂ図）、さ
もなければ、有効ビットはそのままの状態で残される。
　ＤＲＡＭの書込みは通常の方法で実行されることに注
目すべきである。同様に、　ＤＲＡＭのリフレッシュも
通常の方法で実行される。
Ｆ９発明の効果 本発明は少なくとも１つの動的ランダム・アクセス・メ
モリ（ＤＲＡＭ）アレイから成り、該ＤＲＡＭから出力
されるデータを記憶するためのオンチップ・センス・ラ
ッチ、分散キャッシュとして作用するオンチップ静的ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）及びオンチップ
・マルチプレクサを有するコンピュータ・メモリ・サブ
システムを提供する。
【図面の簡単な説明】
第１図は本発明による一般的なｃＰＵ及びメモリ・サブ
システムのブロック図である。 第２図はｃｐｕ、分散キャッシュＤＲＡＭ制御装置（Ｄ
ＣＤＲＡＭ　ＣＴＬＲ）及びメモリーモジュ−／Ｌ／　
（ＤＣＤＲＡＭ）　ヲ相互接続する制御ラインを示す図
である。 第３図は本発明によるＤＣＤＲＡＭチップの構造を示す
ブロック図である。 第４図はＤＣＤＲＡＭ制御装置の詳細なブロック図であ
る。 第５図はＤＣＤＲＡＭ制御装置の決定プロセスの流れ図
である。 第６Ａ図はＳＲＡＭバッファからの命令取出し又はデー
タ読取りのために生成される信号のタイミング図である
。 第６Ｂ図はＤＲＡＭアレイからのデータ読取り一検索さ
れたデータが命令である場合もある−のために生成され
る信号のタイミング図である。 第６Ｃ図はＤＲＡＭアレイからの読取りのための信号の
タイミング図である。 第６Ｄ図はＳＲＡＭ内のアドレスに対する書込みサイク
ルのタイミング図である。 １０・・・・中央演算処理装置、１２・・・・システム
・バス、　１４・・・・メモリ・サブシステム、　１８
・・・・ＤＣＤＲＡ阿制御装置、　１８・−・ＤＣＤＲ
ＡＭ、　　２２・・−・Ｎ　Ｘ　Ｎ　ＤＲＡＭアレイ、
２４・・・・センス・ロジック手段、２８・・・・ＳＲ
ＡＭバッファ、　３０．３４・・・・マルチプレクサ。 メモリ・サブシステム 第１図　　　　　　　　　　　　１４、第３図 出力ライン 第６Ａ図 一５ＲＡＭローよ二一−−一一一−−−−−−−−−−
−−−−一一一一一一一一一−−−−−−−−一一一−
第４８１１ 一データ・アラ 第６ＣＩ＋ Ｉ１１６０１１１１

Claims (2)

    【特許請求の範囲】
  1. （１）プロセッサとともに用いられるメモリ・サブシス
    テムであって、 データを動的に記憶する第１のメモリ・アレイ手段、 第１のメモリ・アレイ手段に結合され、前記第１のメモ
    リ・アレイ手段から読取られたデータの受領及び処理の
    ために作動可能なセンス・ロジック手段、 前記第１のメモリ・アレイ手段から少なくとも１行のデ
    ータを静的に記憶する第２のメモリ・アレイ手段、 第１の制御信号に応答し、前記センス・ロジック手段又
    は第２のメモリ・アレイ手段からデータを出力するマル
    チプレクサ手段、 前記センス・ロジック手段、第２のメモリ・アレイ手段
    及びマルチプレクサ手段を相互接続する前記第２のメモ
    リ・アレイ手段及びマルチプレクサ手段を相互接続する
    第２のバス、及び アドレス信号及びコマンド信号に応答し、前記第１の制
    御信号を生成して前記マルチプレクサ手段が出力データ
    のソースとして前記第２のメモリ・アレイ、又は出力デ
    ータのソースとして前記センス・ロジック手段を選択し
    、もし前記センス・ロジック手段が選択されれば前記第
    ２のメモリ・アレイ手段に記憶されている情報が破棄さ
    れないようにする制御装置手段 を含むメモリ・サブシステム。
  2. （２）プロセッサとともに用いられる改良されたメモリ
    ・サブシステムであって、 少なくとも１つのＤＲＡＭアレイ、 前記ＤＲＡＭアレイに結合されたセンス・ロジック手段
    、 前記ＤＲＡＭアレイの少なくとも１行に含まれたデータ
    を記憶するＳＲＡＭバッファ、 マルチプレクサ、 前記センス・ロジック手段、ＳＲＡＭバッファ及び前記
    マルチプレクサを相互接続する第１のバス、及び 前記マルチプレクサ及び前記ＳＲＡＭバッファを相互接
    続する第２のバス、及び 前記ＳＲＡＭバッファに記憶されたデータに影響を及ぼ
    さずに前記センス・ロジック手段から出力データを読取
    らせる制御信号を生成する制御装置を含むメモリ・サブ
    システム。
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