ITTO970667A1 - Circuito e metodo di letura di celle di una matrice di memoria analo- gica, in particelle di tipo flash - Google Patents

Circuito e metodo di letura di celle di una matrice di memoria analo- gica, in particelle di tipo flash Download PDF

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Roberto Canegallo
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Marco Pasotti
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Description

DESCR IZIONE
del brevetto per invenzione industriale
La presente invenzione riguarda un circuito ed un metodo di'lettura di celle di una matrice di memoria analogica, in particolare di tipo flash.
Come è noto, la lettura di una cella di memoria avviene polarizzando il terminale di porta della cella (attraverso la linea di parola cui il terminale stesso è collegato)-ad una tensione di lettura VPCX di valore prefissato e forzando nella linea di bit, cui è collegato il terminale di pozzo della cella da leggere, una tensione di polarizzazione If.Mantenendo la cella selezionata in regione lineare, vale la seguente equazione:
(1)
in cui K è una.costante legata al processo di fabbricazione, W/L è il rapporto dimensionale larghezza/lunghezza della cella, Vth è la tensione di soglia della cella (ovvero la minima tensione da applicare fra i terminali di porta e sorgente della cella stessa affinché essa cominci a condurre corrente) e VDS è la caduta pozzo-sorgente della cella. Polarizzando opportunamente la cella, la caduta VDs è costante e il temine VDS/2 è trascurabile rispetto al termine ( VPCX - Vth) ; di conseguenza, in tale condizione, la corrente If fluente attraverso la cella dipende linearmente dalla tensione di soglia Vth e la (1) diventa:
(2)
Sono stati proposti diversi circuiti per la lettura della tensione di soglia Vth; tuttavia essi non sono abbastanza precisi o sufficientemente rapidi a causa del fatto che il valore di soglia e le caratteristiche elettriche delle celle sono fortemente dipendenti dalla temperatura e dato che la cella presenta una bassa /trasconduttanza e ad essa sono associate elevate capacità parassite.
Scopo dell'invenzione è quindi mettere a disposizione un circuito ed un metodo di lettura che risolvano gli inconvenienti delle soluzioni note.
Secondo la presente invenzione vengono realizzati un circuito ed un metodo di lettura di celle di una matrice di memoria analogica, in particolare di tipo flash, come definiti nella rivendicazione 1 e, rispettivamente, 11.
L'invenzione si basa sulla generazione di una tensione di rampa esterna fornita al terminale di porta di una cella flash di riferimento (ad esempio vergine) non appartenente alla matrice di memoria. Applicando una tensione di' lettura costante alla cella da leggere, questa genera una corrente fissa che viene comparata con 'la corrente della Icella di,riferimento; quando le due correnti sono fra loro uguali, viene-interrotta la crescita della tensione di rampa esterna, il cui valore istantaneo è proporzionale alla tensione di·soglia della cella da leggere.
Per la comprensione della presente invenzione ne vengono ora descritte alcune forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la-figura 1 mostra uno schema circuitale semplificato di una prima forma di realizzazione del presente circuito di lettura;
- la figura 2 mostra uno schema circuitale semplificato di una seconda forma di realizzazione del presente circuito; e
- la figura 3 presenta uno schema circuitale semplificato di una terza forma di realizzazione del presente circuito.
-In fig. 1, una cella da leggere 2 appartiene ad una matrice di memoria 1 flash di-tipo noto, comprendente una pluralità di celle disposte su righe-è colonne e polarizzate attraverso,linee di parola.'3 e_.linee di bit 4 mostrate solo schematicamente.
In particolare, la cella da -leggere 2 presenta terminaie di sorgente 11 collegato a massa, terminale di porta 12 collegato alla linea di parola 3 e polarizzato alla tensione Vpcx di lettura e terminale di pozzo 13 collegato alla linea di bit 4. La linea di bit 4 è a sua volta collegata ad un nodo 18 attraverso un interruttore di selezione 16 ed un primo transistore di polarizzazione 17, di tipo NMOS, appartenenti ad un decodificatore di colonna non mostrato. Il nodo 18 è collegato ad un circuito a specchio di corrente 19 formato da due transistori PMOS 21, 22; in dettaglio, il transistore PMOS 21 è collegato a diodo (presenta cioè terminali di pozzo e porta corto-circuitati) e ha terminale di pozzo collegato al nodo 18, terminale di sorgente collegato alla linea di alimentazione 23 posta a Vdd e terminale di porta collegato al terminale di porta del transistore PMOS 22; quest'ultimo ha terminale di sorgente collegato alla linea di alimentazione 23 e terminale di pozzo collegato ad un nodo 24.
II.nodo 24 è collegato, attraverso un secondo transistore di polarizzazione 25 pure di tipo NMOS ed un interruttore dummy 26 mantenuto sempre chiuso, al terminale di pozzo 28 di una cella di riferimento 27, ad esempio una cella vergine non appartenente alla matrice di memoria 1, avente terminale di sorgente 29 collegato a massa e terminale di’porta 30 collegato all'uscita di un generatore di rampa 31; quest'ultimo ha un ingresso di attivazione 32 ricevente un segnale di START ed un ingresso di disattivazione 33 ricevente un segnale di STOP. L'ingresso di disattivazione 33 è collegato all'uscita di un comparatore 35 avente ingresso non invertente collegato al nodo 18 e ingresso invertente collegato al nodo 24. L'uscita del generatore di rampa 31 è inoltre collegata ad un circuito di campionamento e memorizzazione ("sample-and-hold") 38 la cui uscita 39 costituisce l'uscita del circuito di lettura 40.
In figura 1, sono rappresentate anche alcune grandezze fisiche utili per la discussione che segue, e precisamente la tensione di uscita V0 del generatore di rampa 31; la caduta di tensione νDS,2 e VDS.27 fra i terminali di pozzo e sorgente della cella da leggere 2 e, rispettivamente, della cella di riferimento 27; nonché le correnti I2 e I27 fluenti attraverso le stesse celle.
Nel circuito di fig. 1, i transistori di polarizzazione 17 e 25 hanno la funzióne di mantenere le celle 2 e 27 in regione lineare e di evitare la cancellazione di tali celle quando esse non sono selezionate, mantenendo costante la caduta di tensione fra i terminali di pozzo e sorgente delle celle 2 e 27.
Il funzionamento del circuito di lettura 40 di fig. 1 è il seguente. Al ricevimento del segnale di START sul suo ingresso 32, il generatore di rampa 31 comincia a generare una tensione di valore crescente linearmente da un valore minimo ad un valore massimo. Fintanto che la tensione V0 fornita alla cella di riferimento 27 è bassa, questa conduce poca corrente e il nodo 24 è ad una tensione maggiore del nodo 18; di conseguenza il segnale di STOP è basso e il generatore di rampa 31 rimane attivo.
Non appena la tensione di soglia V0 raggiunge un valore tale per cui la cella di riferimento 27 conduce una corrente I27 di valore uguale alla corrente I2 fluente attraverso la cella da leggere 2, e quindi la tensione sul nodo 18 diventa uguale alla tensione sul nodo 24, il comparatore 35 scatta, portando il segnale STOP ad un valore alto ed interrompendo la crescita della tensione V0. Trascurando il ritardo fra l'istante di commutazione del comparatore 35 e l'arresto del generatore di rampa 31, sull'uscita 39 del circuito di lettura 40 è quindi presente la tensione V0 che, come sotto spiegato, è proporzionale=alla tensione di soglia cercata.
Infatti, ammettendo che la cella da leggere 2 e la cella di riferimento 27 siano realizzate fra loro uguali e con la stessa tecnologia, in base alla (2), le correnti I2 e I27 sono date da:
(3)
(4 )
in cui Vth,2 e Vth,27 sono le tensioni di soglia della cella da leggere 2 e, rispettivamente, della cella di riferimento 27 e le altre grandezze hanno il significato già illustrato.
Nell'istante di commutazione del comparatore 35, si ha che:
(5)
Inoltre, all'equilibrio, le tensioni sui nodi 18 e 24 sono uguali e, dato che i transistori di polarizzazione 17, 25 ricevono, sul terminale di porta, una stessa tensione di polarizzazione VR (di ad esempio ì,2-l,4 V), essi presentano la stessa caduta porta-sorgente; ne consegue che:
(6)
Dalla (3) e dalla (4), tenendo conto della (5) e della (6), si ottiene che:
(7)
Dalla (7) si ricava inoltre immediatamente che:
( 8 )
ovvero
( 9 )
Dalla (9) si rileva che la tensione di soglia Vth,2 della cella da- leggere 2 è linearmente dipendente dalla tensione di uscita V0 del circuito di lettura 40, per cui, conoscendo la tensione di soglia Vth,27 della cella di riferimento 27 e la tensione di lettura VPCX applicata al terminale di-porta 12 della cella da leggere 2, è possibile ottenere il valore di soglia Vth,2 ricercato.
In effetti, la conoscenza esatta della tensione di soglia Vth,27 della cella di riferimento 27 non è neppure necessaria. Infatti, per la memorizzazione e successivamente la lettura della tensione di soglia della cella da leggere 2 è necessario solo conoscerne il valore relativo rispetto alla tensione di soglia della cella di riferimento 27, ovvero conoscere il valore della tensione di uscita data dalla (8), meno la tensione di lettura VPCX.
La tensione di uscita V0 è quindi indipendente dal punto di lavoro del circuito ed inoltre è indipendente dalla temperatura. Infatti, considerando la tensione di soglia come dovuta alla somma algebrica di due termini, un primo a temperatura costante {a 300°K) ed un secondo β(T) dipendente dalla temperatura (e di valore decrescente), per la cella da leggere 2 e per la cella di riferimento 27 valgono le seguenti relazioni:
( 10)
( 11 )
e la (8) diventa :
(12)
per cui la tensione di uscita V0 è indipendente da variazioni di temperatura.
Il circuito descritto presenta la caratteristica che qualunque rumore sia.presente sulla linea di alimentazione 23 o sulle tensioni di polarizzazione VPCX o VR, esso produce perturbazioni uguali nelle correnti della cella da leggere 2 e della cella di riferimento 27, senza influenzare la tensione di uscita V0 che quindi è sostanzialmente insensibile a rumore comune.
Dato che la velocità di commutazione del comparatore 35 è limitata, il circuito di lettura 40 di fig. 1 presenta un errore di offset dovuto al ritardo fra la commutazione del comparatore 35 e l'arresto del generatore di rampa 35. Se tale errore di offset è indipendente dalla temperatura e costante nel tempo, esso non comporta una errata lettura del circuito, dato che esso è presente anche in programmazione; se ciò non fosse il caso, è possibile utilizzare una variante del circuito di fig. 1, mostrata in fig. 2.
In dettaglio, il circuito di lettura 40' di fig. 2 differisce da quello di fig. 1 solo per il fatto di generare una rampa di tensione discreta, invece che continua. Quindi, in fig. 2, il generatore di rampa 31 e il circuito di sample-and-hold 38 di fig. 1 sono sostituiti da un generatore di rampa digitale 43 e da un convertitore digitale/analogico 44-. Anche in fig. 2, il generatore digitale 43 presenta un ingresso di abilitazione 32 ed un ingresso di disabilitazione 33 collegati come gli omonimi ingressi di fig. 1; l'uscita 45 del generatore digitale 43 è collegata ad un ingresso del convertitore D/A 44, la cui uscita 39 è collegata al terminale di porta 30 della cella di riferimento 27 e forma ancora l'uscita del circuito 40'.
Con la soluzione di fig. 2, il ritardo del comparatore 35 non comporta un errore di lettura, dato che la crescita della tensione di uscita V0 avviene in modo discreto e, progettando opportunamente il circuito, è possibile fa sì che la tensione di uscita cresca di un gradino solo dopo che il comparatore 35 ha avuto il tempo di reagire al gradino precedente.
La figura 3 mostra una terza forma di realizzazione, vantaggiosamente utilizzabile per applicazioni digitali. In dettaglio, il circuito 40" di fig. 3 comprende un generatore di rampa analogica 31 come nella forma di realizzazione di fig. 1, ma la sua uscita 49, invece che ad un circuito di sample-and-hold, è fornita ad un convertitore analogicodigitale 50 formato da un partitore di tensione 51, da comparatori 53, 54 e 55 e da un codificatore o encoder 56. In dettaglio, nell'esempio illustrato, in cui il livello di soglia viene fornito in uscita tramite un segnale digitale a due bit, il partitore di tensione 51 comprende quattro resistori 60, 61, 62 e 63 collegati reciprocamente in serie fra un nodo 65 ricevente una tensione VRL pari al valore minimo che può essere assunto dalla tensione V0, nel caso di differenza di soglia massima fra le celle 2 e 27, ad esempio pari a 0 V) ed un nodo 66 ricevente una tensione pari al valore massimo che può essere assunto dalla tensione V0 e quindi a VPCX, nel caso di differenza di soglia nulla fra le celle 2 e 27). Di conseguenza sui nodi intermedi 67-69 fra i resistori 60-63 sono presenti tensioni di valore intermedio fra VRL, e VRH. I comparatori 53, 54 e 55 sono collegati con il loro ingresso positivo all'uscita 49 del generatore di rampa 31 e, con il loro<'>ingresso negativo ad un rispettivo nodo intermedio 67, 68 e 69. Le uscite dei comparatori 53-55 sono fornite al codificatore 56 avente un'uscita 70 sulla quale viene fornita la codifica digitale in due bit della tensione V0.
Nel circuito di lettura 40" di fig. 3, man mano che la tensione V0 di uscita del generatore di rampa 31 sale, e supera la tensione presente sui nodi intermedi 67, 68 e 69, i comparatori 53, 54 e 55 commutano dallo stato basso a quello alto, in successione. Quando le correnti I2 e I27 sono fra loro uguali, come per i circuiti 40 e 40', il comparatore 35 scatta e il codificatore 56 fornisce in uscita un segnale digitale a due bit correlato al numero di comparatori 53, 54 e 55 che presentano uscita positiva e quindi al valore della differenza di soglia esistente fra le celle 2 e 27.
La soluzione di fig. 3 è quindi particolarmente adatta nel caso di impiego digitale, in cui, naturalmente, il livello di precisione di lettura dipende dal numero di comparatori 53-55 impiegati e quindi dal numero di bit del segnale di uscita.
Il circuito di lettura 40" è particolarmente semplice ed affidabile, la sua uscita è direttamente utilizzabile in dispositivi digitali e richiede solo un valore di riferimento.
Risulta infine chiaro che al circuito di lettura qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione. In particolare, la tensione di rampa può essere crescente o decrescente o può anche presentare un andamento non lineare, purché monotono.

Claims (8)

  1. R IV EN D ICA Z ION I 1. Circuito di lettura {40; 40'; 40") di una cella di una matrice di memoria analogica, in particolare di tipo flash, collegato ad una prima (2) e ad una seconda (27) cella aventi ciascuna un primo (13, 28) terminale ed un terminale di controllo (12, 30), detto circuito di lettura (40; 40'; 40")-comprendendo un circuito a specchio di corrente (19) avente un primo ed un secondo nodo (18, 24) collegati a detto primo terminale di detta pr-ima (2) e, rispettivamente, detta seconda (27) cella; mezzi di polarizzazione (3) collegati a detto terminale di controllo (12) di detta prima cella; e mezzi comparatori (35) aventi un primo ed un secondo ingresso collegati a detto primo (18) e, rispettivamente, detto secondo (24) nodo di detto circuito-a specchio di corrente (19), caratterizzato dal fatto di comprendere uno stadio generatore (31; 43) di tensione variabile in modo monotono, detto stadio generatore avendo un ingresso di abilitazione (33) collegato ad un'uscita di detti mezzi comparatori (35) ed un'uscita (49) collegata a detto terminale di controllo (30) di detta seconda cella (27) e ad un'uscita (39); 70) di detto circuito di lettura (40; 40'; 40").
  2. 2. Circuito secondo la rivendicazione 1, caratterizzato dal fatto che detto stadio generatore comprende un generatore di rampa (31).
  3. 3. Circuito secondo la rivendicazione 1 o 2, caratterizzato dal fatto che detta tensione (V0) è crescente.
  4. 4 . Circuito secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detta prima cella (2) è·una cella di matrice da leggere e detta seconda cella (27) èuna cella di riferimento.
  5. 5. Circuito secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che detti mezzi comparatori (35); presentano un ingresso positivo collegato a detto primo nodo (18), un ingresso negativo collegato a detto secondo nodo (24) ed un'uscita fornente un segnale di disattivaziohe (STOP) al rilevamento di uguali correnti in dette prima (2) e seconda (27) cella, dal fatto che detto stadio generatore (31) comprende un ingresso di attivazione (32) e dal fatto che detto ingresso di abilitazione definisce un ingresso di disattivazione (33) ricevente detto segnale di disattivazione da detti mezzi comparatori.
  6. 6. Circuito secondo una qualsiasi delle rivendicazioni precedenti-, caratterizzato dal fatto che detto primo terminale (13) è un terminale di pozzo é dal fatto che detto terminale di controllo (12) di detta prima cella è polariz- -zato ad una tensione di riferimento costante (VPCX). .
  7. 7. Circuito secondo una qualsiasi delle rivendicazioni, precedenti/ caratterizzato dal fatto che detto stadio generatore (31) comprende un elemento·generatore di rampa analogica e dal fatto di comprenderé un -circuito di sampleand-hold (38) collegato a detto elemento generatore di rampa analogica ed avente un'uscita {39) definente detta uscita di.detto circuito di lettura.
  8. 8. Circuito secondo una qualsiasi delle rivendicazioni 1-6, caratterizzato dal fatto che detto stadio generatore comprende un .generatore di rampa digitale '(43) e dal fatto di comprendere un convertitore,digitale/analogico (44) collegato a detto generatore- di rampa digitale ed avente un'uscita (39) definente detta uscita di detto circuito di lettura e collegata a detto terminale di controllo (30) di detta seconda cella (27). · 9,.·Circuito secondo una qualsiasi delle rivendicazioni 1-6, caratterizzato dal fatto che detto stadio generatore (31) comprende un elemento generatore di rampa analogica e dal fatto di comprendere un circuito convertitore analogico/digitale.(50). 10. Circuito secondo la rivendicazione 9, caratterizzato dal fatto che detto circuito convertitore analogico/digitale (50) comprende una pluralità di elementi comparatori, (53-55) aventi un -primo ingresso collegato a detto elemento generatore di rampa analogica (31) ed un secondo ingressprcoldrigato ad ùna rispettiva tensione di riferimento ed un'uscita, ed un codificatore (56) avente una pluralità di 'ingressi collegati alle uscite-di detti elementi comparatori e un'uscita (70) fornente un segnale digitale. . 11. Metodo di lettura di celle di una matrice di memoria analogica, in particolare di tipo flash, comprendente le fasi di : - collegare una prima (2) ed una seconda (27) cella ad un circuito a specchio di corrente (19); - polarizzare il terminale di controllo (12) di detta prima cella ad una tensione costante prefissata; e - confrontare le'correnti fluenti in dette prima e seconda cella, caratterizzato dal fatto di comprendere le fasi di: - alimentare una tensione variabile in modo monotono (V0) al terminale di controllo (30).di detta seconda cella (27) fintanto che dette prima e seconda corrente sono differenti; e - determinare la tensione di soglia di detta prima' cella (2) rispetto a detta seconda cella (27) in. base al valore istantaneo assunto da detta tensione variabile (V0) nel momento in cui détte prima e seconda corrente diventano uguali. 12. Mètodo secondo la rivendicazione 11, caratterizzato dal fatto<' >che .detta tensione variabile (V0) è una tensione variabile linearmente. 13. Metodo secondo la rivendicazione 11 o 12, caratterizzato dal. fatto che detta tensione variabile (V0) è una tensione,crescènte. .14.,Metodo secondo una qualsiasi delle rivendicazioni 11-13, caratterizzato dal fatto che.detta tensione variabile (V0) è una .tensione analogica e dal fatto di comprendere inoltre le fasi di; - campionare detta tensione analogica; - memorizzare detta tensione analogica. 15. Metodo secondo una qualsiasi delle rivendicazioni 11-13, caratterizzato dal fatto che detta tensione variabile (V0) definisce una rampa discreta. 16. Metodo secondo una qualsiasi delle rivendicazioni 11-15, caratterizzato dal fatto che detta fase di determinare la tensione di soglia comprende la fase di calcolare la differenza fra detta tensione costante prefissata (VPCX) e detto valore istantaneo (V0) . 17. Circuito ed un metodo di lettura di celle di una matrice di memoria analogica, in particolare di tipo flash, sostanzialmente come descritti con riferimento alle figure annesse.
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