JP2000252427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000252427A JP2000252427A JP11047872A JP4787299A JP2000252427A JP 2000252427 A JP2000252427 A JP 2000252427A JP 11047872 A JP11047872 A JP 11047872A JP 4787299 A JP4787299 A JP 4787299A JP 2000252427 A JP2000252427 A JP 2000252427A
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Abstract
(57)【要約】
【課題】 アナログ素子を精度良く形成する。
【解決手段】 本発明は、半導体基板の主面の上に第１
の絶縁膜と、多結晶シリコンまたはアモルファスシリコ
ンからなる第１の導電膜と、第２の絶縁膜と、第２の導
電膜とを順次に堆積する工程と、第２の導電膜および第
２の絶縁膜をフォトリソグラフィ方法を用いてパターニ
ングすることによって第２の導電体を形成する工程と、
第１の導電膜から形成される第１の導電体のコンタクト
形成領域に前記第２の導電体の一部にオーバーラップす
るようにフォトレジスト膜を形成する工程と、フォトレ
ジスト膜および前記第２の導電体をマスクに第１の導電
膜をパターンニングし第１の導電体を形成する工程と、
高融点金属膜を全面に堆積した後に熱処理を施すことに
より前記第１の導電体のコンタクト形成領域に金属シリ
サイド膜を形成する工程とを有する。
の絶縁膜と、多結晶シリコンまたはアモルファスシリコ
ンからなる第１の導電膜と、第２の絶縁膜と、第２の導
電膜とを順次に堆積する工程と、第２の導電膜および第
２の絶縁膜をフォトリソグラフィ方法を用いてパターニ
ングすることによって第２の導電体を形成する工程と、
第１の導電膜から形成される第１の導電体のコンタクト
形成領域に前記第２の導電体の一部にオーバーラップす
るようにフォトレジスト膜を形成する工程と、フォトレ
ジスト膜および前記第２の導電体をマスクに第１の導電
膜をパターンニングし第１の導電体を形成する工程と、
高融点金属膜を全面に堆積した後に熱処理を施すことに
より前記第１の導電体のコンタクト形成領域に金属シリ
サイド膜を形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗素子および容
量素子などのアナログ素子を有する半導体装置の製造方
法に関する。
量素子などのアナログ素子を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】アナログ素子およびデジタル素子が混載
されている半導体装置の製造方法は、デジタル素子の製
造方法に抵抗素子および容量素子等のアナログ素子の製
造方法を付加して構成されている。
されている半導体装置の製造方法は、デジタル素子の製
造方法に抵抗素子および容量素子等のアナログ素子の製
造方法を付加して構成されている。
【０００３】一般的に抵抗素子は電位（バイアス）依存
性の少ない多結晶シリコン膜が多く使用され、容量素子
は誘電膜としてシリコン酸化膜や窒化膜等の絶縁膜を使
用し、容量素子の電極としては金属膜または多結晶シリ
コン膜が使用されている。
性の少ない多結晶シリコン膜が多く使用され、容量素子
は誘電膜としてシリコン酸化膜や窒化膜等の絶縁膜を使
用し、容量素子の電極としては金属膜または多結晶シリ
コン膜が使用されている。
【０００４】これら抵抗素子および容量素子のアナログ
素子には高精度が要求される。抵抗素子には寸法の精度
向上や配線引き出し部分の寄生抵抗低減が必要である。
容量素子には誘電膜のバラツキ低減や高周波特性に影響
を及ぼす配線引き出し部分の寄生抵抗低減が必要であ
る。特に、導電膜として多結晶シリコン膜またはアモル
ファスシリコン膜を用いた抵抗素子や容量素子のコンタ
クト形成領域すなわち配線引き出し領域は寄生抵抗（す
なわちコンタクト抵抗）が高く、このコンタクト領域に
金属シリサイド膜を形成することが要求されている。更
に、アナログ素子およびデジタル素子が混載されている
半導体装置は、製造コスト低減のために製造工程の簡略
化が要求されている。
素子には高精度が要求される。抵抗素子には寸法の精度
向上や配線引き出し部分の寄生抵抗低減が必要である。
容量素子には誘電膜のバラツキ低減や高周波特性に影響
を及ぼす配線引き出し部分の寄生抵抗低減が必要であ
る。特に、導電膜として多結晶シリコン膜またはアモル
ファスシリコン膜を用いた抵抗素子や容量素子のコンタ
クト形成領域すなわち配線引き出し領域は寄生抵抗（す
なわちコンタクト抵抗）が高く、このコンタクト領域に
金属シリサイド膜を形成することが要求されている。更
に、アナログ素子およびデジタル素子が混載されている
半導体装置は、製造コスト低減のために製造工程の簡略
化が要求されている。
【０００５】この種の半導体装置の製造方法として、特
開平１０−４１７９号公報に記載されたものがある。次
に、この従来の半導体装置の製造方法を説明する。図２
０および図２１に示すように、半導体基板１０１の主面
上にシリコン酸化膜１０２と、多結晶シリコン膜１０３
とを順次に堆積する。この多結晶シリコン膜１０３は、
抵抗素子および容量素子の下部電極となるものである。
図２２および図２３に示すように、多結晶シリコン膜１
０３の上に容量素子の誘電膜となる酸化膜１０４をゲー
ト酸化膜と兼ねて形成し、次に酸化膜１０４の上にゲー
ト電極および容量素子の上部電極となるタングステン膜
１０５を形成する。そして、図２４に示すように、通常
のＭＯＳトランジスタの形成方法であるゲート電極の側
面に絶縁膜１１２、１１３を形成した後に、図２５に示
すように高融点金属を用いて金属シリサイド膜１０７、
１０８を、容量素子の上部電極（すなわちゲート電極）
となるタングステン膜１０５と、抵抗素子（すなわち容
量素子の下部電極）となる多結晶シリコン膜１０３の露
出部分（配線引き出し領域）に形成する。ここで、抵抗
素子の抵抗部分は容量素子の上部電極（すなわちゲート
電極）となるタングステン膜１０５が被っている領域で
あり、抵抗素子の配線引き出し領域は金属シリサイド膜
１０７が形成された部分となる。その後、図２６および
図２７に示すように、コンタクトホール１１０および配
線１１１を形成し、抵抗素子および容量素子が得られ
る。ここで、図２６は図２８の半導体装置の製造途中の
状態を示す平面図のＥ−Ｅ線の断面図である。図２７は
図２９の半導体装置の製造途中の状態を示す平面図のＦ
−Ｆ線の断面図である。
開平１０−４１７９号公報に記載されたものがある。次
に、この従来の半導体装置の製造方法を説明する。図２
０および図２１に示すように、半導体基板１０１の主面
上にシリコン酸化膜１０２と、多結晶シリコン膜１０３
とを順次に堆積する。この多結晶シリコン膜１０３は、
抵抗素子および容量素子の下部電極となるものである。
図２２および図２３に示すように、多結晶シリコン膜１
０３の上に容量素子の誘電膜となる酸化膜１０４をゲー
ト酸化膜と兼ねて形成し、次に酸化膜１０４の上にゲー
ト電極および容量素子の上部電極となるタングステン膜
１０５を形成する。そして、図２４に示すように、通常
のＭＯＳトランジスタの形成方法であるゲート電極の側
面に絶縁膜１１２、１１３を形成した後に、図２５に示
すように高融点金属を用いて金属シリサイド膜１０７、
１０８を、容量素子の上部電極（すなわちゲート電極）
となるタングステン膜１０５と、抵抗素子（すなわち容
量素子の下部電極）となる多結晶シリコン膜１０３の露
出部分（配線引き出し領域）に形成する。ここで、抵抗
素子の抵抗部分は容量素子の上部電極（すなわちゲート
電極）となるタングステン膜１０５が被っている領域で
あり、抵抗素子の配線引き出し領域は金属シリサイド膜
１０７が形成された部分となる。その後、図２６および
図２７に示すように、コンタクトホール１１０および配
線１１１を形成し、抵抗素子および容量素子が得られ
る。ここで、図２６は図２８の半導体装置の製造途中の
状態を示す平面図のＥ−Ｅ線の断面図である。図２７は
図２９の半導体装置の製造途中の状態を示す平面図のＦ
−Ｆ線の断面図である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法においては、図２８および図２９
に示すように抵抗素子の幅方向と長さ方向が２回のフォ
トリソグラフィ方法によって決められているために抵抗
素子の寸法精度の向上が図れないという問題がある。こ
れは、抵抗素子の幅が抵抗素子自身である多結晶シリコ
ン膜１０３のパターニングで決定され、一方、抵抗素子
の長さが容量素子の上部電極（すなわちゲート電極）と
なるタングステン膜１０５のパターニングで決定される
ためである。
半導体装置の製造方法においては、図２８および図２９
に示すように抵抗素子の幅方向と長さ方向が２回のフォ
トリソグラフィ方法によって決められているために抵抗
素子の寸法精度の向上が図れないという問題がある。こ
れは、抵抗素子の幅が抵抗素子自身である多結晶シリコ
ン膜１０３のパターニングで決定され、一方、抵抗素子
の長さが容量素子の上部電極（すなわちゲート電極）と
なるタングステン膜１０５のパターニングで決定される
ためである。
【０００７】本発明の目的は、抵抗素子の寸法精度を向
上させ、低コストで精度の良いアナログ素子を形成する
ことができる半導体装置の製造方法を提供することにあ
る。
上させ、低コストで精度の良いアナログ素子を形成する
ことができる半導体装置の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、半導体基板の主面の上に第
１の絶縁膜を堆積する工程と、第１の絶縁膜の上に多結
晶シリコンまたはアモルファスシリコンからなる第１の
導電膜を堆積する工程と、第１の導電膜上に第２の絶縁
膜を堆積する工程と、第２の絶縁膜上に第２の導電膜を
堆積する工程と、第２の導電膜および第２の絶縁膜をフ
ォトリソグラフィ方法を用いてパターニングすることに
よって第２の導電体を形成する工程と、第１の導電膜か
ら形成される第１の導電体のコンタクト形成領域に第２
の導電体の一部にオーバーラップするようにフォトレジ
スト膜を形成する工程と、フォトレジスト膜および第２
の導電体をマスクに第１の導電膜をパターニングし第１
の導電体を形成する工程と、高融点金属膜を全面に堆積
した後に熱処理を施すことにより第１の導電体のコンタ
クト形成領域に金属シリサイド膜を形成する工程とを有
することを特徴とする。
に、請求項１記載の発明は、半導体基板の主面の上に第
１の絶縁膜を堆積する工程と、第１の絶縁膜の上に多結
晶シリコンまたはアモルファスシリコンからなる第１の
導電膜を堆積する工程と、第１の導電膜上に第２の絶縁
膜を堆積する工程と、第２の絶縁膜上に第２の導電膜を
堆積する工程と、第２の導電膜および第２の絶縁膜をフ
ォトリソグラフィ方法を用いてパターニングすることに
よって第２の導電体を形成する工程と、第１の導電膜か
ら形成される第１の導電体のコンタクト形成領域に第２
の導電体の一部にオーバーラップするようにフォトレジ
スト膜を形成する工程と、フォトレジスト膜および第２
の導電体をマスクに第１の導電膜をパターニングし第１
の導電体を形成する工程と、高融点金属膜を全面に堆積
した後に熱処理を施すことにより第１の導電体のコンタ
クト形成領域に金属シリサイド膜を形成する工程とを有
することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、第１の導電体の形成後で、かつ、高融点金
属膜を堆積する前に、第１および第２の導電体の側面に
第３の絶縁膜を形成する工程を有することを特徴とす
る。
明において、第１の導電体の形成後で、かつ、高融点金
属膜を堆積する前に、第１および第２の導電体の側面に
第３の絶縁膜を形成する工程を有することを特徴とす
る。
【００１０】請求項３記載の発明は、半導体基板の主面
の上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の
上に多結晶シリコンまたはアモルファスシリコンからな
る第１の導電膜を堆積する工程と、第１の導電膜上に第
２の絶縁膜を堆積する工程と、第２の絶縁膜上に多結晶
シリコン膜またはアモルファスシリコン膜からなる第２
の導電膜を堆積する工程と、第２の導電膜および第２の
絶縁膜をフォトリソグラフィ方法を用いてパターニング
することによって第２の導電体を形成する工程と、第１
の導電膜から形成される第１の導電体のコンタクト形成
領域に第２の導電体の一部にオーバーラップするように
フォトレジスト膜を形成する工程と、フォトレジスト膜
および第２の導電体をマスクに第１の導電膜をパターニ
ングし第１の導電体を形成する工程と、高融点金属膜を
全面に堆積した後に熱処理を施すことにより第１の導電
体のコンタクト形成領域に金属シリサイド膜を形成する
工程とを有することを特徴とする。
の上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の
上に多結晶シリコンまたはアモルファスシリコンからな
る第１の導電膜を堆積する工程と、第１の導電膜上に第
２の絶縁膜を堆積する工程と、第２の絶縁膜上に多結晶
シリコン膜またはアモルファスシリコン膜からなる第２
の導電膜を堆積する工程と、第２の導電膜および第２の
絶縁膜をフォトリソグラフィ方法を用いてパターニング
することによって第２の導電体を形成する工程と、第１
の導電膜から形成される第１の導電体のコンタクト形成
領域に第２の導電体の一部にオーバーラップするように
フォトレジスト膜を形成する工程と、フォトレジスト膜
および第２の導電体をマスクに第１の導電膜をパターニ
ングし第１の導電体を形成する工程と、高融点金属膜を
全面に堆積した後に熱処理を施すことにより第１の導電
体のコンタクト形成領域に金属シリサイド膜を形成する
工程とを有することを特徴とする。
【００１１】請求項４記載の発明は、請求項３に記載の
半導体装置の製造方法において、第２の導電体に金属シ
リサイド膜を形成する工程を有することを特徴とする。
半導体装置の製造方法において、第２の導電体に金属シ
リサイド膜を形成する工程を有することを特徴とする。
【００１２】請求項５記載の発明は、請求項１から請求
項４の１つに記載の発明において、さらにＭＯＳトラン
ジスタの製造方法を有し、第１の導電体とＭＯＳトラン
ジスタのゲート電極が同時に形成されることを特徴とす
る。
項４の１つに記載の発明において、さらにＭＯＳトラン
ジスタの製造方法を有し、第１の導電体とＭＯＳトラン
ジスタのゲート電極が同時に形成されることを特徴とす
る。
【００１３】請求項６記載の発明は、請求項１から請求
項４の１つに記載の発明において、さらにＭＯＳトラン
ジスタの製造方法を有し、第１および第２の導電体の金
属シリサイド膜の形成がＭＯＳトランジスタのソース、
ドレインまたはゲート電極の金属シリサイド膜の形成と
同時であることを特徴とする。
項４の１つに記載の発明において、さらにＭＯＳトラン
ジスタの製造方法を有し、第１および第２の導電体の金
属シリサイド膜の形成がＭＯＳトランジスタのソース、
ドレインまたはゲート電極の金属シリサイド膜の形成と
同時であることを特徴とする。
【００１４】請求項７記載の発明は、請求項５記載の発
明において、第１および第２の導電体の金属シリサイド
膜の形成がＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする。
明において、第１および第２の導電体の金属シリサイド
膜の形成がＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１から図８は、本発明の
第１の実施形態としての半導体装置の製造方法の工程を
説明するための図である。図１に示すように、シリコン
からなる半導体基板１の主面の全面の上に２００〜３０
０ｎｍ程度の膜厚である多結晶シリコンからなるシリコ
ン酸化膜２を堆積した後に、２００〜３００ｎｍの膜厚
で不純物としてボロンを１×１０20ｃｍ-3程度添加した
多結晶シリコン膜３と、１０〜３０ｎｍ程度の膜厚のシ
リコン酸化膜４と、２００〜３００ｎｍの膜厚のタング
ステン膜５を順次に堆積する。なお、シリコン酸化膜２
は、アモルファスシリコンで形成してもよい。
に基づいて詳細に説明する。図１から図８は、本発明の
第１の実施形態としての半導体装置の製造方法の工程を
説明するための図である。図１に示すように、シリコン
からなる半導体基板１の主面の全面の上に２００〜３０
０ｎｍ程度の膜厚である多結晶シリコンからなるシリコ
ン酸化膜２を堆積した後に、２００〜３００ｎｍの膜厚
で不純物としてボロンを１×１０20ｃｍ-3程度添加した
多結晶シリコン膜３と、１０〜３０ｎｍ程度の膜厚のシ
リコン酸化膜４と、２００〜３００ｎｍの膜厚のタング
ステン膜５を順次に堆積する。なお、シリコン酸化膜２
は、アモルファスシリコンで形成してもよい。
【００１６】次に、図２に示すように、タングステン膜
５およびシリコン酸化膜４を同時にパターニングする。
次に、図３および図４に示すように、フォトレジスト６
およびタングステン膜５をマスクに異方性エッチング方
法を用いて多結晶シリコン膜３をパターニングする。こ
こで、図３は図９の半導体装置の製造途中の状態を示す
平面図におけるＡ−Ａ線の断面図である。図４は図９の
Ｂ−Ｂ線の断面図である。フォトレジスト６は、タング
ステン膜５に５００ｎｍ程度だけオーバーラップするよ
うにしておく。これは、フォトレジスト６のタングステ
ン膜５とのフォトリソグラフィ工程の目合わせ余裕を得
るためである。このオーバーラップ量は、目合わせ余裕
に依るものであり、かつ、大きくしても弊害はなく極力
小さくする必要もない。また、本実施形態では、フォト
レジスト６の方がタングステン膜５より内側に位置して
いるが、特に同一寸法であっても構わなく、また逆転し
ても問題はない。
５およびシリコン酸化膜４を同時にパターニングする。
次に、図３および図４に示すように、フォトレジスト６
およびタングステン膜５をマスクに異方性エッチング方
法を用いて多結晶シリコン膜３をパターニングする。こ
こで、図３は図９の半導体装置の製造途中の状態を示す
平面図におけるＡ−Ａ線の断面図である。図４は図９の
Ｂ−Ｂ線の断面図である。フォトレジスト６は、タング
ステン膜５に５００ｎｍ程度だけオーバーラップするよ
うにしておく。これは、フォトレジスト６のタングステ
ン膜５とのフォトリソグラフィ工程の目合わせ余裕を得
るためである。このオーバーラップ量は、目合わせ余裕
に依るものであり、かつ、大きくしても弊害はなく極力
小さくする必要もない。また、本実施形態では、フォト
レジスト６の方がタングステン膜５より内側に位置して
いるが、特に同一寸法であっても構わなく、また逆転し
ても問題はない。
【００１７】次に、図５に示すように、フォトレジスト
６を除去した後に、全面に高融点金属膜として２０〜６
０ｎｍ程度の膜厚のチタン膜を堆積し（図示せず）、８
００℃程度の熱処理を行った後、絶縁膜上の余剰チタン
を除去することにより、図６に示すように、多結晶シリ
コン膜３の露出部分（コンタクト形成領域すなわち配線
の引き出し領域になる部分）に金属シリサイド膜７を形
成する。
６を除去した後に、全面に高融点金属膜として２０〜６
０ｎｍ程度の膜厚のチタン膜を堆積し（図示せず）、８
００℃程度の熱処理を行った後、絶縁膜上の余剰チタン
を除去することにより、図６に示すように、多結晶シリ
コン膜３の露出部分（コンタクト形成領域すなわち配線
の引き出し領域になる部分）に金属シリサイド膜７を形
成する。
【００１８】そして、図７および図８に示すように、シ
リコン酸化膜９を形成した後に、コンタクトホール１０
を金属シリサイド膜７上に形成してから配線１１を形成
する。ここで、図７は、図１０の半導体装置の製造途中
の状態を示す平面図におけるＣ−Ｃ線の断面図である。
この部分は、抵抗素子となっており、シート抵抗が２０
０Ω／□程度である。
リコン酸化膜９を形成した後に、コンタクトホール１０
を金属シリサイド膜７上に形成してから配線１１を形成
する。ここで、図７は、図１０の半導体装置の製造途中
の状態を示す平面図におけるＣ−Ｃ線の断面図である。
この部分は、抵抗素子となっており、シート抵抗が２０
０Ω／□程度である。
【００１９】一方、図８は、図１１の半導体装置の製造
途中の状態を示す平面図におけるＤ−Ｄ線の断面図であ
る。この部分は、多結晶シリコン膜３を下部電極とし、
タングステン膜５を上部電極とし、シリコン酸化膜４を
誘電膜にした容量素子となっている。したがって、コン
タクトホール１０の開口の大きさによって、抵抗素子お
よび容量素子のいずれかを選択することが可能である。
途中の状態を示す平面図におけるＤ−Ｄ線の断面図であ
る。この部分は、多結晶シリコン膜３を下部電極とし、
タングステン膜５を上部電極とし、シリコン酸化膜４を
誘電膜にした容量素子となっている。したがって、コン
タクトホール１０の開口の大きさによって、抵抗素子お
よび容量素子のいずれかを選択することが可能である。
【００２０】次に、本発明の第２の実施形態を図面に基
づいて詳細に説明する。図１２から図１９は、本発明の
第２の実施形態としての半導体装置の製造方法の工程を
説明するための図である。図１２に示すように、シリコ
ンからなる半導体基板１の主面の全面の上に２００〜３
００ｎｍ程度の膜厚のシリコン酸化膜２を堆積した後
に、２００〜３００ｎｍの膜厚で不純物としてボロンを
１×１０20ｃｍ-3程度添加した多結晶シリコン膜３と、
１０〜３０ｎｍ程度の膜厚のシリコン酸化膜４と、２０
０〜３００ｎｍの膜厚の多結晶シリコン膜５´を順次に
堆積する。
づいて詳細に説明する。図１２から図１９は、本発明の
第２の実施形態としての半導体装置の製造方法の工程を
説明するための図である。図１２に示すように、シリコ
ンからなる半導体基板１の主面の全面の上に２００〜３
００ｎｍ程度の膜厚のシリコン酸化膜２を堆積した後
に、２００〜３００ｎｍの膜厚で不純物としてボロンを
１×１０20ｃｍ-3程度添加した多結晶シリコン膜３と、
１０〜３０ｎｍ程度の膜厚のシリコン酸化膜４と、２０
０〜３００ｎｍの膜厚の多結晶シリコン膜５´を順次に
堆積する。
【００２１】次に、図１３に示すように、多結晶シリコ
ン膜５´およびシリコン酸化膜４を同時にパターニング
する。次に、図１４および図１５に示すように、フォト
レジスト６および多結晶シリコン膜５´をマスクに異方
性エッチング方法を用いて多結晶シリコン膜３をパター
ニングする。フォトレジスト６は、多結晶シリコン膜５
´に５００ｎｍ程度だけオーバーラップするようにして
おく。これは、フォトレジスト６の多結晶シリコン膜５
´とのフォトリソグラフィ工程の目合わせ余裕を得るた
めである。このオーバーラップ量は、目合わせ余裕に依
るものであり、かつ、大きくしても弊害はなく極力小さ
くする必要もない。また、本実施形態では、フォトレジ
スト６の方が多結晶シリコン膜５´より内側に位置して
いるが、特に同一寸法であっても構わなく、また逆転し
ても問題はない。
ン膜５´およびシリコン酸化膜４を同時にパターニング
する。次に、図１４および図１５に示すように、フォト
レジスト６および多結晶シリコン膜５´をマスクに異方
性エッチング方法を用いて多結晶シリコン膜３をパター
ニングする。フォトレジスト６は、多結晶シリコン膜５
´に５００ｎｍ程度だけオーバーラップするようにして
おく。これは、フォトレジスト６の多結晶シリコン膜５
´とのフォトリソグラフィ工程の目合わせ余裕を得るた
めである。このオーバーラップ量は、目合わせ余裕に依
るものであり、かつ、大きくしても弊害はなく極力小さ
くする必要もない。また、本実施形態では、フォトレジ
スト６の方が多結晶シリコン膜５´より内側に位置して
いるが、特に同一寸法であっても構わなく、また逆転し
ても問題はない。
【００２２】次に、図１６に示すように、フォトレジス
ト６を除去した後に、全面に高融点金属膜として２０〜
６０ｎｍ程度の膜厚のチタン膜を堆積し（図示せず）、
８００℃程度の熱処理を行った後、絶縁膜上の余剰チタ
ンを除去することにより、図１６に示すように、多結晶
シリコン膜３の露出部分（コンタクト形成領域すなわち
配線の引き出し領域になる部分）に金属シリサイド膜７
を形成する。
ト６を除去した後に、全面に高融点金属膜として２０〜
６０ｎｍ程度の膜厚のチタン膜を堆積し（図示せず）、
８００℃程度の熱処理を行った後、絶縁膜上の余剰チタ
ンを除去することにより、図１６に示すように、多結晶
シリコン膜３の露出部分（コンタクト形成領域すなわち
配線の引き出し領域になる部分）に金属シリサイド膜７
を形成する。
【００２３】そして、図１８および図１９に示すよう
に、シリコン酸化膜９を形成した後に、コンタクトホー
ル１０を金属シリサイド膜７上に形成してから配線１１
を形成する。
に、シリコン酸化膜９を形成した後に、コンタクトホー
ル１０を金属シリサイド膜７上に形成してから配線１１
を形成する。
【００２４】本発明の第２の実施形態としての半導体装
置の製造方法において本発明の第１の実施形態と異なる
点は、多結晶シリコン膜３をＭＯＳトランジスタのゲー
ト電極と兼ねた点とタングステン膜５を多結晶シリコン
膜５´に変更したことである。ＭＯＳトランジスタの製
造方法は図中で表示していないが、ゲート電極の製造方
法はフォトレジスト６で多結晶シリコン膜３を通常のフ
ォトリソグラフィ方法を用いてパターニングすればよ
い。また、ゲート電極の低抵抗化には金属シリサイド膜
７で達成できる。本発明の第２の実施形態のようにゲー
ト電極と同時に多結晶シリコン膜３から構成される抵抗
素子および容量素子の下部電極を作成することが可能で
ある。さらに、ゲート電極のＬＤＤ酸化膜も形成可能で
あり、図１５に示すように多結晶シリコン膜３および多
結晶シリコン膜５´の側面にはシリコン酸化膜１２、１
３が形成されている。
置の製造方法において本発明の第１の実施形態と異なる
点は、多結晶シリコン膜３をＭＯＳトランジスタのゲー
ト電極と兼ねた点とタングステン膜５を多結晶シリコン
膜５´に変更したことである。ＭＯＳトランジスタの製
造方法は図中で表示していないが、ゲート電極の製造方
法はフォトレジスト６で多結晶シリコン膜３を通常のフ
ォトリソグラフィ方法を用いてパターニングすればよ
い。また、ゲート電極の低抵抗化には金属シリサイド膜
７で達成できる。本発明の第２の実施形態のようにゲー
ト電極と同時に多結晶シリコン膜３から構成される抵抗
素子および容量素子の下部電極を作成することが可能で
ある。さらに、ゲート電極のＬＤＤ酸化膜も形成可能で
あり、図１５に示すように多結晶シリコン膜３および多
結晶シリコン膜５´の側面にはシリコン酸化膜１２、１
３が形成されている。
【００２５】なお、本発明の上記実施形態において、タ
ングステン膜、チタン、多結晶シリコン膜およびシリコ
ン酸化膜は、それぞれ導電膜、高融点金属、アモルファ
スシリコン膜および窒化膜であってもよい。
ングステン膜、チタン、多結晶シリコン膜およびシリコ
ン酸化膜は、それぞれ導電膜、高融点金属、アモルファ
スシリコン膜および窒化膜であってもよい。
【００２６】本発明の上記実施形態においては、第１の
導電膜であるシリコン酸化膜２が抵抗素子、容量素子の
上部電極およびゲート電極を兼ねたこと、容量の上部電
極となる第２の導電体であるタングステン膜５および多
結晶シリコン膜５´のパターニング後に抵抗素子および
容量素子の下部電極のコンタクト形成領域すなわち配線
引き出し領域はフォトレジストで抵抗素子の抵抗部分お
よび容量素子の電極対向部分は第２の導電膜をマスクに
パターニングしたこと、および、抵抗素子および容量素
子のコンタクト形成領域すなわち配線引き出し部分だけ
を金属シリサイドしたことによって、低コストで精度の
高いアナログ素子が形成できる。
導電膜であるシリコン酸化膜２が抵抗素子、容量素子の
上部電極およびゲート電極を兼ねたこと、容量の上部電
極となる第２の導電体であるタングステン膜５および多
結晶シリコン膜５´のパターニング後に抵抗素子および
容量素子の下部電極のコンタクト形成領域すなわち配線
引き出し領域はフォトレジストで抵抗素子の抵抗部分お
よび容量素子の電極対向部分は第２の導電膜をマスクに
パターニングしたこと、および、抵抗素子および容量素
子のコンタクト形成領域すなわち配線引き出し部分だけ
を金属シリサイドしたことによって、低コストで精度の
高いアナログ素子が形成できる。
【００２７】
【発明の効果】請求項１から請求項７に記載の発明によ
れば、抵抗素子の抵抗部分が容量素子の上部電極をマス
クにパターニングできるから、抵抗素子および容量素子
などのアナログ素子を精度良く形成することができる。
れば、抵抗素子の抵抗部分が容量素子の上部電極をマス
クにパターニングできるから、抵抗素子および容量素子
などのアナログ素子を精度良く形成することができる。
【００２８】また、請求項５から請求項７に記載の発明
によれば、抵抗素子、容量素子の下部電極およびゲート
電極を同時に作成できるから、製造工程を短縮すること
ができる。
によれば、抵抗素子、容量素子の下部電極およびゲート
電極を同時に作成できるから、製造工程を短縮すること
ができる。
【図１】本発明の第１の実施形態としての半導体装置の
製造方法の工程を説明するための断面図である。
製造方法の工程を説明するための断面図である。
【図２】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するため断面図である。
製造方法の他の工程を説明するため断面図である。
【図３】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。
製造方法の他の工程を説明するための断面図である。
【図４】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。
製造方法の他の工程を説明するための断面図である。
【図５】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。
製造方法の他の工程を説明するための断面図である。
【図６】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。
製造方法の他の工程を説明するための断面図である。
【図７】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。
製造方法の他の工程を説明するための断面図である。
【図８】本発明の第１の実施形態としての半導体装置の
製造方法の他の工程を説明するための断面図である。
製造方法の他の工程を説明するための断面図である。
【図９】本発明の第１の実施形態における半導体装置の
製造途中の状態を示すの平面図である。
製造途中の状態を示すの平面図である。
【図１０】本発明の第１の実施形態における半導体装置
の製造途中の他の状態を示す平面図である。
の製造途中の他の状態を示す平面図である。
【図１１】本発明の第１の実施形態における半導体装置
の製造途中の他の状態を示す平面図である。
の製造途中の他の状態を示す平面図である。
【図１２】本発明の第２の実施形態としての半導体装置
の製造方法の工程を説明するための断面図である。
の製造方法の工程を説明するための断面図である。
【図１３】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するため断面図である。
の製造方法の他の工程を説明するため断面図である。
【図１４】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。
の製造方法の他の工程を説明するための断面図である。
【図１５】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。
の製造方法の他の工程を説明するための断面図である。
【図１６】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。
の製造方法の他の工程を説明するための断面図である。
【図１７】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。
の製造方法の他の工程を説明するための断面図である。
【図１８】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。
の製造方法の他の工程を説明するための断面図である。
【図１９】本発明の第２の実施形態としての半導体装置
の製造方法の他の工程を説明するための断面図である。
の製造方法の他の工程を説明するための断面図である。
【図２０】従来の半導体装置の製造方法の工程を説明す
るための断面図である。
るための断面図である。
【図２１】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２２】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２３】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２４】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２５】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２６】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２７】従来の半導体装置の製造方法の他の工程を説
明するための断面図である。
明するための断面図である。
【図２８】従来の半導体装置の製造途中の状態を示す平
面図である。
面図である。
【図２９】従来の半導体装置の製造途中の他の状態を示
す平面図である。
す平面図である。
１ 半導体基板 ２ シリコン酸化膜 ３ 多結晶シリコン膜 ４ シリコン酸化膜 ５ タングステン膜 ５´ 多結晶シリコン膜 ６ フォトレジスト ７、８ 金属シリサイド膜 ９ シリコン酸化膜 １０コンタクトホール １１ 配線 １２、１３ シリコン酸化膜
Claims (7)
- 【請求項１】 半導体基板の主面の上に第１の絶縁膜を
堆積する工程と、 前記第１の絶縁膜の上に多結晶シリコンまたはアモルフ
ァスシリコンからなる第１の導電膜を堆積する工程と、 前記第１の導電膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に第２の導電膜を堆積する工程と、 前記第２の導電膜および前記第２の絶縁膜をフォトリソ
グラフィ方法を用いてパターニングすることによって第
２の導電体を形成する工程と、 第１の導電膜から形成される第１の導電体のコンタクト
形成領域に前記第２の導電体の一部にオーバーラップす
るようにフォトレジスト膜を形成する工程と、 前記フォトレジスト膜および前記第２の導電体をマスク
に第１の導電膜をパターニングし第１の導電体を形成す
る工程と、 高融点金属膜を全面に堆積した後に熱処理を施すことに
より前記第１の導電体のコンタクト形成領域に金属シリ
サイド膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第１の導電体の形成後で、かつ、前記高融点金属膜
を堆積する前に、前記第１および第２の導電体の側面に
第３の絶縁膜を形成する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 半導体基板の主面の上に第１の絶縁膜を
堆積する工程と、 前記第１の絶縁膜の上に多結晶シリコンまたはアモルフ
ァスシリコンからなる第１の導電膜を堆積する工程と、 前記第１の導電膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に多結晶シリコン膜またはアモルフ
ァスシリコン膜からなる第２の導電膜を堆積する工程
と、 前記第２の導電膜および前記第２の絶縁膜をフォトリソ
グラフィ方法を用いてパターニングすることによって第
２の導電体を形成する工程と、 第１の導電膜から形成される第１の導電体のコンタクト
形成領域に前記第２の導電体の一部にオーバーラップす
るようにフォトレジスト膜を形成する工程と、 前記フォトレジスト膜および前記第２の導電体をマスク
に第１の導電膜をパターニングし第１の導電体を形成す
る工程と、 高融点金属膜を全面に堆積した後に熱処理を施すことに
より前記第１の導電体のコンタクト形成領域に金属シリ
サイド膜を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記第２の導電体に金属シリサイド膜を形成する工程を
有することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１から請求項４の１つに記載の半
導体装置の製造方法において、 さらにＭＯＳトランジスタの製造方法を有し、 前記第１の導電体と前記ＭＯＳトランジスタのゲート電
極が同時に形成されることを特徴とする半導体装置の製
造方法。 - 【請求項６】 請求項１から請求項４の１つに記載の半
導体装置の製造方法において、 さらにＭＯＳトランジスタの製造方法を有し、 前記第１および第２の導電体の前記金属シリサイド膜の
形成が前記ＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５に記載の半導体装置の製造方法
において、 前記第１および第２の導電体の前記金属シリサイド膜の
形成が前記ＭＯＳトランジスタのソース、ドレインまた
はゲート電極の金属シリサイド膜の形成と同時であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04787299A JP3180796B2 (ja) | 1999-02-25 | 1999-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04787299A JP3180796B2 (ja) | 1999-02-25 | 1999-02-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252427A true JP2000252427A (ja) | 2000-09-14 |
| JP3180796B2 JP3180796B2 (ja) | 2001-06-25 |
Family
ID=12787481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04787299A Expired - Fee Related JP3180796B2 (ja) | 1999-02-25 | 1999-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180796B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005024950A1 (ja) * | 2003-09-05 | 2006-11-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR101102785B1 (ko) | 2004-03-10 | 2012-01-05 | 프리스케일 세미컨덕터, 인크. | 반도체 장치 제조 방법, 및 그 방법으로 제조된 반도체장치 |
| JP2012186491A (ja) * | 2012-05-07 | 2012-09-27 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-02-25 JP JP04787299A patent/JP3180796B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005024950A1 (ja) * | 2003-09-05 | 2006-11-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP4500262B2 (ja) * | 2003-09-05 | 2010-07-14 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR101102785B1 (ko) | 2004-03-10 | 2012-01-05 | 프리스케일 세미컨덕터, 인크. | 반도체 장치 제조 방법, 및 그 방법으로 제조된 반도체장치 |
| JP2012186491A (ja) * | 2012-05-07 | 2012-09-27 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3180796B2 (ja) | 2001-06-25 |
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