JP2000277699A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000277699A JP2000277699A JP11084892A JP8489299A JP2000277699A JP 2000277699 A JP2000277699 A JP 2000277699A JP 11084892 A JP11084892 A JP 11084892A JP 8489299 A JP8489299 A JP 8489299A JP 2000277699 A JP2000277699 A JP 2000277699A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- power supply
- supply interface
- transistor drive
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000003139 buffering effect Effects 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複雑な作成工程を経ることなく、動作速度の
速い半導体集積回路を提供する。 【解決手段】 機能構成部１１（２１）と、Ｐチャンネ
ルトランジスタ駆動能力切り替え部１２（２２）と、Ｐ
チャンネルトランジスタ駆動部１３（２３）と、Ｎチャ
ンネルトランジスタ駆動能力切り替え部１４（２４）
と、Ｎチャンネルトランジスタ駆動部１５（２５）とか
らなる電源インターフェイス部Ａ（Ｂ）が複数組搭載さ
れ、前記電源インターフェイス部Ａ、Ｂ同士は双方向バ
ッファが可能なように構成した。
速い半導体集積回路を提供する。 【解決手段】 機能構成部１１（２１）と、Ｐチャンネ
ルトランジスタ駆動能力切り替え部１２（２２）と、Ｐ
チャンネルトランジスタ駆動部１３（２３）と、Ｎチャ
ンネルトランジスタ駆動能力切り替え部１４（２４）
と、Ｎチャンネルトランジスタ駆動部１５（２５）とか
らなる電源インターフェイス部Ａ（Ｂ）が複数組搭載さ
れ、前記電源インターフェイス部Ａ、Ｂ同士は双方向バ
ッファが可能なように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に多電源のインターフェイスを有する半導体集
積回路に関する。
関し、特に多電源のインターフェイスを有する半導体集
積回路に関する。
【０００２】
【従来の技術】半導体集積回路チップ内部のロジックが
ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒａｙ）あるいは１マスクゲートアレイで
ある場合において、端子配置に制約を設けずに多電源の
インターフェイスを有する半導体集積回路を作成する際
には、最大電圧に耐圧があるようにバッファを作成し、
インターフェイスの電源に合わせて電源電圧を変えて使
用していた。
ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒａｙ）あるいは１マスクゲートアレイで
ある場合において、端子配置に制約を設けずに多電源の
インターフェイスを有する半導体集積回路を作成する際
には、最大電圧に耐圧があるようにバッファを作成し、
インターフェイスの電源に合わせて電源電圧を変えて使
用していた。
【０００３】図３に、従来のインターフェイスバッファ
を構成する単一電源インターフェイス部Ｃを示す。この
単一電源インターフェイス部は、機能構成部４１と、Ｐ
チャンネルトランジスタ駆動能力切り替え部４２と、Ｐ
チャンネルトランジスタ駆動部４３と、Ｎチャンネルト
ランジスタ駆動能力切り替え部４４と、Ｎチャンネルト
ランジスタ駆動部４５とからなるものである。
を構成する単一電源インターフェイス部Ｃを示す。この
単一電源インターフェイス部は、機能構成部４１と、Ｐ
チャンネルトランジスタ駆動能力切り替え部４２と、Ｐ
チャンネルトランジスタ駆動部４３と、Ｎチャンネルト
ランジスタ駆動能力切り替え部４４と、Ｎチャンネルト
ランジスタ駆動部４５とからなるものである。
【０００４】
【発明が解決しようとする課題】しかし、このように単
一電源インターフェイス部を用いて多電源用のインター
フェイスバッファを作成すると、前述のとおり多電源の
うち最大電圧の電源に耐圧を合わせなければならない。
このインターフェイスバッファにおいては、その他の電
源で駆動した場合は最大電圧より低い電圧で使用される
こととなるが、そうした場合に電圧波形の立ち上がりや
立ち下がりが非常に遅くなり、動作速度を遅くするとい
う問題があった。
一電源インターフェイス部を用いて多電源用のインター
フェイスバッファを作成すると、前述のとおり多電源の
うち最大電圧の電源に耐圧を合わせなければならない。
このインターフェイスバッファにおいては、その他の電
源で駆動した場合は最大電圧より低い電圧で使用される
こととなるが、そうした場合に電圧波形の立ち上がりや
立ち下がりが非常に遅くなり、動作速度を遅くするとい
う問題があった。
【０００５】本発明は上記事情に鑑みてなされたもので
あり、複雑な作成工程を経ることなく、動作速度の速い
半導体集積回路を提供することを目的とする。
あり、複雑な作成工程を経ることなく、動作速度の速い
半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路は、機能構成部と、Ｐチャンネルトランジスタ駆動
能力切り替え部と、Ｐチャンネルトランジスタ駆動部
と、Ｎチャンネルトランジスタ駆動能力切り替え部と、
Ｎチャンネルトランジスタ駆動部とからなる電源インタ
ーフェイス部が複数個搭載されることにより１つの多電
源インターフェイス部が構成されており、前記複数の電
源インターフェイス部同士は双方向バッファが可能とさ
れていることを特徴とする。
回路は、機能構成部と、Ｐチャンネルトランジスタ駆動
能力切り替え部と、Ｐチャンネルトランジスタ駆動部
と、Ｎチャンネルトランジスタ駆動能力切り替え部と、
Ｎチャンネルトランジスタ駆動部とからなる電源インタ
ーフェイス部が複数個搭載されることにより１つの多電
源インターフェイス部が構成されており、前記複数の電
源インターフェイス部同士は双方向バッファが可能とさ
れていることを特徴とする。
【０００７】これにより、電源電圧の異なるＰチャンネ
ルトランジスタ駆動部、Ｎチャンネルトランジスタ駆動
部を有していても、自由に多電源のインターフェイスバ
ッファを構成し配置することができる。
ルトランジスタ駆動部、Ｎチャンネルトランジスタ駆動
部を有していても、自由に多電源のインターフェイスバ
ッファを構成し配置することができる。
【０００８】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の実施形態を、図１及び図２を用いて説明する。
路の実施形態を、図１及び図２を用いて説明する。
【０００９】図１は、本発明の実施の形態である２電源
インターフェイスバッファの構成を示した図である。本
実施形態に係る２電源インターフェイスバッファは、第
１電源インターフェイス部Ａと第２電源インターフェイ
ス部Ｂからなり、これら各々の電源インターフェイス部
は、機能構成部１１、２１と、Ｐチャンネルトランジス
タ駆動能力切り替え部１２、２２と、Ｐチャンネルトラ
ンジスタ駆動部１３、２３と、Ｎチャンネルトランジス
タ駆動能力切り替え部１４、２４と、Ｎチャンネルトラ
ンジスタ駆動部１５、２５とから構成されている。
インターフェイスバッファの構成を示した図である。本
実施形態に係る２電源インターフェイスバッファは、第
１電源インターフェイス部Ａと第２電源インターフェイ
ス部Ｂからなり、これら各々の電源インターフェイス部
は、機能構成部１１、２１と、Ｐチャンネルトランジス
タ駆動能力切り替え部１２、２２と、Ｐチャンネルトラ
ンジスタ駆動部１３、２３と、Ｎチャンネルトランジス
タ駆動能力切り替え部１４、２４と、Ｎチャンネルトラ
ンジスタ駆動部１５、２５とから構成されている。
【００１０】機能構成部１１、２１は、ＦＰＧＡまたは
１マスクゲートアレイから構成されている。また、機能
構成部１１と機能構成部２１とは、双方向バッファが可
能なように構成されている。
１マスクゲートアレイから構成されている。また、機能
構成部１１と機能構成部２１とは、双方向バッファが可
能なように構成されている。
【００１１】Ｐチャンネルトランジスタ駆動能力切り替
え部１２、２２は、目的の駆動能力に合わせ、使用する
トランジスタの入力信号をディスエーブルまたはイネー
ブルになるように最終メタル配線で結線する。
え部１２、２２は、目的の駆動能力に合わせ、使用する
トランジスタの入力信号をディスエーブルまたはイネー
ブルになるように最終メタル配線で結線する。
【００１２】Ｐチャンネルトランジスタ駆動部１３、２
３は、図示しないＰＡＤからこれら駆動部をスルーで通
過する配線とドレイン配線とを持つ。Ｐ型トランジスタ
として使用する場合は、ドレイン配線をＰＡＤと最終メ
タルで結線する。Ｐ型トランジスタとして使用しない場
合は、ドレイン部のスルーホールを最終メタル配線で覆
うようにし、配線を施さないようにする。
３は、図示しないＰＡＤからこれら駆動部をスルーで通
過する配線とドレイン配線とを持つ。Ｐ型トランジスタ
として使用する場合は、ドレイン配線をＰＡＤと最終メ
タルで結線する。Ｐ型トランジスタとして使用しない場
合は、ドレイン部のスルーホールを最終メタル配線で覆
うようにし、配線を施さないようにする。
【００１３】Ｎチャンネルトランジスタ駆動能力切り替
え部１４、２４は、目的の駆動能力に合わせ、使用する
トランジスタの入力信号をディスエーブルまたはイネー
ブルになるように最終メタル配線で結線する。
え部１４、２４は、目的の駆動能力に合わせ、使用する
トランジスタの入力信号をディスエーブルまたはイネー
ブルになるように最終メタル配線で結線する。
【００１４】Ｎチャンネルトランジスタ駆動部１５、２
５は、ＰＡＤから駆動部をスルーで通過する配線とドレ
イン配線とを持つ。Ｎ型トランジスタとして使用する場
合は、ドレイン配線をＰＡＤと最終メタルで結線する。
Ｎ型トランジスタとして使用しない場合は、ドレイン部
のスルーホールを最終メタル配線で覆うようにし、配線
を施さないようにする。
５は、ＰＡＤから駆動部をスルーで通過する配線とドレ
イン配線とを持つ。Ｎ型トランジスタとして使用する場
合は、ドレイン配線をＰＡＤと最終メタルで結線する。
Ｎ型トランジスタとして使用しない場合は、ドレイン部
のスルーホールを最終メタル配線で覆うようにし、配線
を施さないようにする。
【００１５】次に、上記実施の形態である２電源インタ
ーフェイスバッファの回路パターンについて、図２を用
いて説明する。
ーフェイスバッファの回路パターンについて、図２を用
いて説明する。
【００１６】図２は、２層（第１メタル配線及び第２メ
タル配線）でインターフェイスバッファを構成した場合
で、Ｐチャンネルトランジスタとして使用する場合の駆
動能力切り替え部１２及び駆動部１３を示す平面図であ
る。なお、Ｎチャンネルトランジスタとして使用する場
合も同様の構成である。この図において、３１は第１メ
タル配線と第２メタル配線とがスルーホールにより接続
している部分を、３２は各トランジスタのゲート又はド
レインの何れかと第１メタル配線と第２メタル配線とが
コンタクト及びスルーホールにより接続している部分
を、３３は各トランジスタのソースと第１メタル配線と
がコンタクトにより接続している部分を各々示してい
る。また、斜線部は本実施形態においての最終メタル配
線である第２メタル配線を示すものである。
タル配線）でインターフェイスバッファを構成した場合
で、Ｐチャンネルトランジスタとして使用する場合の駆
動能力切り替え部１２及び駆動部１３を示す平面図であ
る。なお、Ｎチャンネルトランジスタとして使用する場
合も同様の構成である。この図において、３１は第１メ
タル配線と第２メタル配線とがスルーホールにより接続
している部分を、３２は各トランジスタのゲート又はド
レインの何れかと第１メタル配線と第２メタル配線とが
コンタクト及びスルーホールにより接続している部分
を、３３は各トランジスタのソースと第１メタル配線と
がコンタクトにより接続している部分を各々示してい
る。また、斜線部は本実施形態においての最終メタル配
線である第２メタル配線を示すものである。
【００１７】駆動部のトランジスタのゲート３４は、こ
の図においては図示しない機能構成部によって制御され
るディスエーブル信号３５又はイネーブル信号３６によ
り制御される。駆動部のトランジスタのソースは、コン
タクトにより第１メタル配線の電源３７に接続される。
駆動部のトランジスタのドレインは、コンタクト及びス
ルーホールにより第２メタル配線の図示しないＰＡＤと
接続される。
の図においては図示しない機能構成部によって制御され
るディスエーブル信号３５又はイネーブル信号３６によ
り制御される。駆動部のトランジスタのソースは、コン
タクトにより第１メタル配線の電源３７に接続される。
駆動部のトランジスタのドレインは、コンタクト及びス
ルーホールにより第２メタル配線の図示しないＰＡＤと
接続される。
【００１８】このように、半導体集積回路を仕上げる段
階において第２メタル配線を適宜接続することにより、
機能構成部と、Ｐチャンネルトランジスタ駆動能力切り
替え部と、Ｐチャンネルトランジスタ駆動部と、Ｎチャ
ンネルトランジスタ駆動能力切り替え部と、Ｎチャンネ
ルトランジスタ駆動部とは接続され、目的の電源電圧イ
ンターフェイスが実現できる。
階において第２メタル配線を適宜接続することにより、
機能構成部と、Ｐチャンネルトランジスタ駆動能力切り
替え部と、Ｐチャンネルトランジスタ駆動部と、Ｎチャ
ンネルトランジスタ駆動能力切り替え部と、Ｎチャンネ
ルトランジスタ駆動部とは接続され、目的の電源電圧イ
ンターフェイスが実現できる。
【００１９】
【発明の効果】以上説明したように、本発明に係る半導
体集積回路によれば、機能構成部と、Ｐチャンネルトラ
ンジスタ駆動能力切り替え部と、Ｐチャンネルトランジ
スタ駆動部と、Ｎチャンネルトランジスタ駆動能力切り
替え部と、Ｎチャンネルトランジスタ駆動部とからなる
電源インターフェイス部が複数個搭載されることにより
１つの多電源インターフェイス部が構成されており、前
記複数の電源インターフェイス部同士は双方向バッファ
が可能とされている構成としている。
体集積回路によれば、機能構成部と、Ｐチャンネルトラ
ンジスタ駆動能力切り替え部と、Ｐチャンネルトランジ
スタ駆動部と、Ｎチャンネルトランジスタ駆動能力切り
替え部と、Ｎチャンネルトランジスタ駆動部とからなる
電源インターフェイス部が複数個搭載されることにより
１つの多電源インターフェイス部が構成されており、前
記複数の電源インターフェイス部同士は双方向バッファ
が可能とされている構成としている。
【００２０】これにより、異なる電源電圧により駆動さ
せた場合でも、電圧波形の立ち上がりや立ち下がりの遅
延を抑制することなく、自由に多電源インターフェイス
バッファを構成し配置できる。そのため、多電源インタ
ーフェイスをもつＦＰＧＡや１マスクゲートアレイを容
易に作成できるので、製品完成までに要する時間を短縮
でき、またロジック変更も容易に行うことができる。
せた場合でも、電圧波形の立ち上がりや立ち下がりの遅
延を抑制することなく、自由に多電源インターフェイス
バッファを構成し配置できる。そのため、多電源インタ
ーフェイスをもつＦＰＧＡや１マスクゲートアレイを容
易に作成できるので、製品完成までに要する時間を短縮
でき、またロジック変更も容易に行うことができる。
【図１】 本発明の一実施形態である２電源インターフ
ェイスの構成を示す図である。
ェイスの構成を示す図である。
【図２】 本発明の一実施形態である２電源インターフ
ェイスの回路パターンを示す図である。
ェイスの回路パターンを示す図である。
【図３】 従来の単一電源インターフェイスの構成を示
す図である。
す図である。
Ａ 第１電源インターフェイス部 Ｂ 第２電源インターフェイス部 １１，２１ 機能構成部 １２，２２ Ｐチャンネルトランジスタ駆動能力切り替
え部 １３，２３ Ｐチャンネルトランジスタ駆動部 １４，２４ Ｎチャンネルトランジスタ駆動能力切り替
え部 １５，２５ Ｎチャンネルトランジスタ駆動部
え部 １３，２３ Ｐチャンネルトランジスタ駆動部 １４，２４ Ｎチャンネルトランジスタ駆動能力切り替
え部 １５，２５ Ｎチャンネルトランジスタ駆動部
Claims (1)
- 【請求項１】 機能構成部と、Ｐ又はＮチャンネルトラ
ンジスタ駆動能力切り替え部と、Ｐ又はＮチャンネルト
ランジスタ駆動部とからなる電源インターフェイス部が
複数組搭載されることにより１つの多電源インターフェ
イス部が構成されており、前記複数の電源インターフェ
イス部同士は双方向バッファが可能とされていることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11084892A JP2000277699A (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11084892A JP2000277699A (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000277699A true JP2000277699A (ja) | 2000-10-06 |
Family
ID=13843409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11084892A Pending JP2000277699A (ja) | 1999-03-26 | 1999-03-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000277699A (ja) |
-
1999
- 1999-03-26 JP JP11084892A patent/JP2000277699A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4917571B2 (ja) | 分散されたゲートドライバを備えた電源集積回路及びｍｏｓトランジスタを駆動するための方法 | |
| US6211715B1 (en) | Semiconductor integrated circuit incorporating therein clock supply circuit | |
| JPH0334719A (ja) | 半導体集積回路 | |
| US7423472B2 (en) | Power switching circuit | |
| JPH10313236A (ja) | 遅延回路 | |
| JPH055407B2 (ja) | ||
| KR900008802B1 (ko) | Bimos 논리회로 | |
| US5327022A (en) | Multiplexer circuit less liable to malfunction | |
| JP2000277699A (ja) | 半導体集積回路 | |
| JPH10125793A (ja) | 低消費電力集積回路装置 | |
| JP2007110254A (ja) | 集積回路 | |
| JP2004180241A (ja) | アナログスイッチ回路 | |
| US6538493B2 (en) | Semiconductor integrated circuit | |
| US20070103458A1 (en) | Driving ic and display device | |
| JPS6380622A (ja) | 半導体集積回路装置 | |
| JPH11225060A (ja) | 出力バッファ回路 | |
| JPH04372220A (ja) | 半導体装置 | |
| JPH09246503A (ja) | 半導体集積回路 | |
| JPH06125252A (ja) | 遅延回路装置 | |
| US20110156765A1 (en) | Data output circuit provided with output driver | |
| JP2007158035A (ja) | 半導体集積回路 | |
| US6177833B1 (en) | Integrated circuit module having reduced impedance and method of providing the same | |
| JP2004327540A (ja) | 半導体装置及びその製造方法 | |
| JPH03195213A (ja) | 半導体アナログスイッチ | |
| JPH03217055A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020604 |