JPH0878528A - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
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- JPH0878528A JPH0878528A JP23598794A JP23598794A JPH0878528A JP H0878528 A JPH0878528 A JP H0878528A JP 23598794 A JP23598794 A JP 23598794A JP 23598794 A JP23598794 A JP 23598794A JP H0878528 A JPH0878528 A JP H0878528A
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Abstract
(57)【要約】 （修正有）
【目的】 ＳＯＧ膜からの放出ガスによるアルミ配線の
欠陥ボイド発生を防止する。 【構成】 第１のアルミ配線１上に第１のＣＶＤ膜２を
形成し、該ＣＶＤ膜上にＳＯＧ膜３を形成して表面を平
坦化するＳＯＧ成膜工程Ｓ１と、ＳＯＧ膜上に第２のＣ
ＶＤ膜４を形成するＣＶＤ積層工程Ｓ２と、アルミ配線
上の層間絶縁膜にコンタクトホールを形成するコンタク
トホール形成工程Ｓ３と、コンタクトホール内面にサイ
ドウォール５を形成するサイドウォール形成工程Ｓ５
と、サイドウォールを形成したコンタクトホールにアル
ミニウムを充填して第２のアルミ配線を形成する第２ア
ルミ配線形成工程Ｓ６とを含む半導体装置の配線形成方
法において、サイドウォール形成工程Ｓ５前に、ＳＯＧ
膜３に対する熱処理を施してアウトガスを放出させるた
めのプレヒート工程Ｓ４を有する。
欠陥ボイド発生を防止する。 【構成】 第１のアルミ配線１上に第１のＣＶＤ膜２を
形成し、該ＣＶＤ膜上にＳＯＧ膜３を形成して表面を平
坦化するＳＯＧ成膜工程Ｓ１と、ＳＯＧ膜上に第２のＣ
ＶＤ膜４を形成するＣＶＤ積層工程Ｓ２と、アルミ配線
上の層間絶縁膜にコンタクトホールを形成するコンタク
トホール形成工程Ｓ３と、コンタクトホール内面にサイ
ドウォール５を形成するサイドウォール形成工程Ｓ５
と、サイドウォールを形成したコンタクトホールにアル
ミニウムを充填して第２のアルミ配線を形成する第２ア
ルミ配線形成工程Ｓ６とを含む半導体装置の配線形成方
法において、サイドウォール形成工程Ｓ５前に、ＳＯＧ
膜３に対する熱処理を施してアウトガスを放出させるた
めのプレヒート工程Ｓ４を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の配線形成方
法に関し、特にＳＯＧ膜から発生するアウトガス処理に
関するものである。
法に関し、特にＳＯＧ膜から発生するアウトガス処理に
関するものである。
【０００２】
【従来の技術】トランジスタやその他ＬＳＩ等の半導体
装置においては、半導体基板上に各チップを形成し電極
とのコンタクトをとるために複数層のアルミ（Ａｌ）配
線が層間絶縁膜を介して形成される。
装置においては、半導体基板上に各チップを形成し電極
とのコンタクトをとるために複数層のアルミ（Ａｌ）配
線が層間絶縁膜を介して形成される。
【０００３】図２はこのアルミ配線部分の半導体チップ
の断面を示す。トランジスタのゲート電極等に接続する
第１のアルミ電極層１上にＣＶＤによるＳｉＯ2 等の絶
縁膜（第１のＣＶＤ膜２）が形成され、このＣＶＤ膜２
の上面を平坦化するためのＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇ
ｌａｓｓ）膜３が形成され、さらにその上に第２のＣＶ
Ｄ膜４が形成される。アルミ電極１上のこれらの絶縁膜
からなる層間絶縁膜の積層体（第１のＣＶＤ膜２、ＳＯ
Ｇ膜３、第２のＣＶＤ膜４）にコンタクトホールを形成
し、その内面にＣＶＤによりＳｉＯ2 等のサイドウォー
ル５が形成される。
の断面を示す。トランジスタのゲート電極等に接続する
第１のアルミ電極層１上にＣＶＤによるＳｉＯ2 等の絶
縁膜（第１のＣＶＤ膜２）が形成され、このＣＶＤ膜２
の上面を平坦化するためのＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇ
ｌａｓｓ）膜３が形成され、さらにその上に第２のＣＶ
Ｄ膜４が形成される。アルミ電極１上のこれらの絶縁膜
からなる層間絶縁膜の積層体（第１のＣＶＤ膜２、ＳＯ
Ｇ膜３、第２のＣＶＤ膜４）にコンタクトホールを形成
し、その内面にＣＶＤによりＳｉＯ2 等のサイドウォー
ル５が形成される。
【０００４】このようなサイドウォール５が形成された
コンタクトホール内にアルミニウムが充填され、図３に
示すように、このコンタクトホールを介して下層の第１
のアルミ電極１と上層の第２のアルミ配線（アルミ電極
７）が導通する。
コンタクトホール内にアルミニウムが充填され、図３に
示すように、このコンタクトホールを介して下層の第１
のアルミ電極１と上層の第２のアルミ配線（アルミ電極
７）が導通する。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
従来のアルミ配線構造においては、ＳＯＧ膜３の形成後
の配線形成工程等での熱処理において、ＳＯＧ膜３から
水分を含んだアウトガス（脱ガス）が放出される。前記
コンタクトホールのサイドウォール５はこのアウトガス
がコンタクト内のアルミ配線内に放出されることを防止
するために設けられたものであるが、このようなアウト
ガスはサイドウォール５によっては完全に放出すること
を防止できず、図３に示すように、一部がコンタクト内
に放出されアルミニウムが水分を吸収して腐食し配線内
に欠陥ボイド（ＰｏｉｓｏｎｅｄＶｉａ）６が形成され
る。このようなアルミ配線内の欠陥ボイド６により、コ
ンタクト抵抗の増大、導通不良、アルミ（Ａｌ）カバレ
ッジの悪化等の不具合を生ずる。
従来のアルミ配線構造においては、ＳＯＧ膜３の形成後
の配線形成工程等での熱処理において、ＳＯＧ膜３から
水分を含んだアウトガス（脱ガス）が放出される。前記
コンタクトホールのサイドウォール５はこのアウトガス
がコンタクト内のアルミ配線内に放出されることを防止
するために設けられたものであるが、このようなアウト
ガスはサイドウォール５によっては完全に放出すること
を防止できず、図３に示すように、一部がコンタクト内
に放出されアルミニウムが水分を吸収して腐食し配線内
に欠陥ボイド（ＰｏｉｓｏｎｅｄＶｉａ）６が形成され
る。このようなアルミ配線内の欠陥ボイド６により、コ
ンタクト抵抗の増大、導通不良、アルミ（Ａｌ）カバレ
ッジの悪化等の不具合を生ずる。
【０００６】本発明は上記従来技術の欠点に鑑みなされ
たものであって、表面平坦化処理のためのＳＯＧ膜から
の放出ガスによるアルミ配線の欠陥ボイド発生を防止し
た半導体装置の配線形成方法の提供を目的とする。
たものであって、表面平坦化処理のためのＳＯＧ膜から
の放出ガスによるアルミ配線の欠陥ボイド発生を防止し
た半導体装置の配線形成方法の提供を目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、第１のアルミ配線上にＣＶＤによる第
１の絶縁膜を形成し、該絶縁膜上にＳＯＧ膜を形成して
表面を平坦化するＳＯＧ成膜工程と、上記ＳＯＧ膜上に
ＣＶＤによる第２の絶縁膜を形成するＣＶＤ積層工程
と、上記アルミ配線上の第１の絶縁膜、ＳＯＧ膜および
第２の絶縁膜からなる積層体にコンタクトホールを形成
するコンタクトホール形成工程と、上記コンタクトホー
ル内面にＣＶＤにより絶縁膜のサイドウォールを形成す
るサイドウォール形成工程と、上記サイドウォールを形
成したコンタクトホールにアルミニウムを充填して第２
のアルミ配線を形成する第２アルミ配線形成工程とを含
む半導体装置の配線形成方法において、上記サイドウォ
ール形成工程前に、上記ＳＯＧ膜に対する熱処理を施し
てアウトガスを放出させるためのプレヒート工程を有す
ることを特徴としている。
に、本発明では、第１のアルミ配線上にＣＶＤによる第
１の絶縁膜を形成し、該絶縁膜上にＳＯＧ膜を形成して
表面を平坦化するＳＯＧ成膜工程と、上記ＳＯＧ膜上に
ＣＶＤによる第２の絶縁膜を形成するＣＶＤ積層工程
と、上記アルミ配線上の第１の絶縁膜、ＳＯＧ膜および
第２の絶縁膜からなる積層体にコンタクトホールを形成
するコンタクトホール形成工程と、上記コンタクトホー
ル内面にＣＶＤにより絶縁膜のサイドウォールを形成す
るサイドウォール形成工程と、上記サイドウォールを形
成したコンタクトホールにアルミニウムを充填して第２
のアルミ配線を形成する第２アルミ配線形成工程とを含
む半導体装置の配線形成方法において、上記サイドウォ
ール形成工程前に、上記ＳＯＧ膜に対する熱処理を施し
てアウトガスを放出させるためのプレヒート工程を有す
ることを特徴としている。
【０００８】好ましい実施例においては、前記プレヒー
ト工程の熱処理は３００〜３５０℃で行うことを特徴と
している。
ト工程の熱処理は３００〜３５０℃で行うことを特徴と
している。
【０００９】さらに好ましい実施例においては、前記プ
レヒート工程は、その後のサイドウォール形成工程を行
うためのＣＶＤ装置内で行うことを特徴としている。
レヒート工程は、その後のサイドウォール形成工程を行
うためのＣＶＤ装置内で行うことを特徴としている。
【００１０】さらに好ましい実施例においては、前記プ
レヒート工程は、減圧雰囲気で行うことを特徴としてい
る。
レヒート工程は、減圧雰囲気で行うことを特徴としてい
る。
【００１１】
【作用】プレヒート工程での熱処理によりＳＯＧ膜から
のアウトガスをコンタクトホール内に放出させ、その後
コンタクトホールにサイドウォールを形成する。従っ
て、その後の熱処理においてはＳＯＧ膜からアウトガス
はほとんど発生しないか、わづかに発生したとしてもサ
イドウォールによりコンタクト内への放出は完全に遮断
される。
のアウトガスをコンタクトホール内に放出させ、その後
コンタクトホールにサイドウォールを形成する。従っ
て、その後の熱処理においてはＳＯＧ膜からアウトガス
はほとんど発生しないか、わづかに発生したとしてもサ
イドウォールによりコンタクト内への放出は完全に遮断
される。
【００１２】
【実施例】図１は本発明に係る半導体装置の配線形成方
法のフローチャートである。まずステップＳ１におい
て、半導体基板上の第１アルミニウム配線層（図２のア
ルミ電極１に相当）上に層間絶縁膜の第１層を構成する
ＳｉＯ2 等の酸化膜をＣＶＤにより形成し、この第１層
のＣＶＤ膜２（図２参照）上に表面平坦化のためにＳＯ
Ｇ膜３を塗布して積層する。このときのＣＶＤ条件とし
ては、例えば成膜温度が３９０℃で成膜時間は２５ｓｅ
ｃで行う。また、ＳＯＧのキュア温度は４００℃でキュ
ア時間は３０ｍｉｎで行う。
法のフローチャートである。まずステップＳ１におい
て、半導体基板上の第１アルミニウム配線層（図２のア
ルミ電極１に相当）上に層間絶縁膜の第１層を構成する
ＳｉＯ2 等の酸化膜をＣＶＤにより形成し、この第１層
のＣＶＤ膜２（図２参照）上に表面平坦化のためにＳＯ
Ｇ膜３を塗布して積層する。このときのＣＶＤ条件とし
ては、例えば成膜温度が３９０℃で成膜時間は２５ｓｅ
ｃで行う。また、ＳＯＧのキュア温度は４００℃でキュ
ア時間は３０ｍｉｎで行う。
【００１３】次に、ステップＳ２において、ＳＯＧ膜３
上にＳｉＯ2 からなる第２のＣＶＤ膜４（図２参照）を
形成しＳＯＧ膜３をＣＶＤ膜２、４で上下から挟み込
む。この第２のＣＶＤ膜４の成膜条件も第１のＣＶＤ膜
と同じ、３９０℃、２５ｓｅｃで行う。この第２のＣＶ
Ｄ膜の形成工程において、３９０℃の熱処理によるＳＯ
Ｇ膜への影響が心配されるが、熱処理時間が２５ｓｅｃ
と短いため、ＳＯＧのクラック発生等の問題は生じな
い。
上にＳｉＯ2 からなる第２のＣＶＤ膜４（図２参照）を
形成しＳＯＧ膜３をＣＶＤ膜２、４で上下から挟み込
む。この第２のＣＶＤ膜４の成膜条件も第１のＣＶＤ膜
と同じ、３９０℃、２５ｓｅｃで行う。この第２のＣＶ
Ｄ膜の形成工程において、３９０℃の熱処理によるＳＯ
Ｇ膜への影響が心配されるが、熱処理時間が２５ｓｅｃ
と短いため、ＳＯＧのクラック発生等の問題は生じな
い。
【００１４】次に、ステップＳ３において、第１アルミ
ニウム配線層上の層間絶縁膜（第１のＣＶＤ膜、ＳＯＧ
膜および第２のＣＶＤ膜の積層体）にコンタクトホール
をパターン形成する。
ニウム配線層上の層間絶縁膜（第１のＣＶＤ膜、ＳＯＧ
膜および第２のＣＶＤ膜の積層体）にコンタクトホール
をパターン形成する。
【００１５】この後、ステップＳ４において、３００℃
〜３５０℃のプレヒート処理を施す。この熱処理によ
り、ＳＯＧ膜から水分を含んだアウトガスを発生させこ
れをコンタクトホール内に放出させる。この場合、プレ
ヒートの熱処理温度を３００℃〜３５０℃としたのは、
３００℃以下ではＳＯＧ膜からのアウトガスの発生が充
分促進されず、また３５０℃以上ではＳＯＧのクラック
発生やアルミ配線の溶融消失やストレスマイグレーショ
ン等の問題が生ずるからである。
〜３５０℃のプレヒート処理を施す。この熱処理によ
り、ＳＯＧ膜から水分を含んだアウトガスを発生させこ
れをコンタクトホール内に放出させる。この場合、プレ
ヒートの熱処理温度を３００℃〜３５０℃としたのは、
３００℃以下ではＳＯＧ膜からのアウトガスの発生が充
分促進されず、また３５０℃以上ではＳＯＧのクラック
発生やアルミ配線の溶融消失やストレスマイグレーショ
ン等の問題が生ずるからである。
【００１６】次に、ステップＳ５において、コンタクト
ホール内面にＳｉＯ2 からなるサイドウォールをＣＶＤ
により形成する。続いて、ステップＳ６において、第２
アルミニウム配線層を形成しコンタクトホールを介して
第１アルミニウム配線層と接続させる。
ホール内面にＳｉＯ2 からなるサイドウォールをＣＶＤ
により形成する。続いて、ステップＳ６において、第２
アルミニウム配線層を形成しコンタクトホールを介して
第１アルミニウム配線層と接続させる。
【００１７】上記プロセスにおいて、ステップＳ４のプ
レヒート工程は、ステップＳ３でコンタクトホールを形
成後、基板をステップＳ５で用いるＣＶＤ装置内に搬入
し、ＣＶＤ装置の加熱手段を用いて熱処理を施すことに
より行う。その後、基板をＣＶＤ装置内にセットしたま
まこのＣＶＤ装置によりステップＳ５のサイドウォール
形成工程を行う。これにより、プロセスのフローを効率
よく円滑に進行させることができる。またこのプレヒー
ト工程は空気あるいは窒素等の不活性ガス雰囲気で行う
ことが望ましく、さらにアウトガスの発生を促進させる
ために減圧雰囲気で行うことが好ましい。このような減
圧雰囲気を作ることはＣＶＤ装置により容易に実行可能
である。
レヒート工程は、ステップＳ３でコンタクトホールを形
成後、基板をステップＳ５で用いるＣＶＤ装置内に搬入
し、ＣＶＤ装置の加熱手段を用いて熱処理を施すことに
より行う。その後、基板をＣＶＤ装置内にセットしたま
まこのＣＶＤ装置によりステップＳ５のサイドウォール
形成工程を行う。これにより、プロセスのフローを効率
よく円滑に進行させることができる。またこのプレヒー
ト工程は空気あるいは窒素等の不活性ガス雰囲気で行う
ことが望ましく、さらにアウトガスの発生を促進させる
ために減圧雰囲気で行うことが好ましい。このような減
圧雰囲気を作ることはＣＶＤ装置により容易に実行可能
である。
【００１８】
【発明の効果】以上説明したように、本発明において
は、ＳＯＧを含む層間絶縁膜にコンタクトホールを形成
後、サイドウォールを形成する前に適当な温度の熱処理
を施してＳＯＧからアウトガスを放出させその後サイド
ウォールを形成しているため、その後のプロセスにおけ
る熱処理でのＳＯＧからのアウトガスはほとんどなくあ
るいはサイドウォールにより完全に遮断されコンタクト
ホールのアルミニウム電極内に導入されることはない。
従って、アウトガスによるアルミニウム電極内部での欠
陥ボイド（Ｐｏｉｓｏｎｅｄ Ｖｉａ）の発生がなくな
り、コンタクト抵抗の増大や導通不良あるいはアルミニ
ウムカバレッジの悪化等の問題が回避され信頼性の高い
半導体装置が得られるとともに歩留りの向上が達成され
る。
は、ＳＯＧを含む層間絶縁膜にコンタクトホールを形成
後、サイドウォールを形成する前に適当な温度の熱処理
を施してＳＯＧからアウトガスを放出させその後サイド
ウォールを形成しているため、その後のプロセスにおけ
る熱処理でのＳＯＧからのアウトガスはほとんどなくあ
るいはサイドウォールにより完全に遮断されコンタクト
ホールのアルミニウム電極内に導入されることはない。
従って、アウトガスによるアルミニウム電極内部での欠
陥ボイド（Ｐｏｉｓｏｎｅｄ Ｖｉａ）の発生がなくな
り、コンタクト抵抗の増大や導通不良あるいはアルミニ
ウムカバレッジの悪化等の問題が回避され信頼性の高い
半導体装置が得られるとともに歩留りの向上が達成され
る。
【図１】 本発明方法のフローチャートである。
【図２】 コンタクトホール部分の層間絶縁膜の断面図
である。
である。
【図３】 従来技術におけるアウトガス発生問題の説明
図である。
図である。
Ｓ１：ＳＯＧ膜形成工程 Ｓ２：第１のＣＶＤ膜形成工程 Ｓ３：コンタクトホール形成工程 Ｓ４：プレヒート工程 Ｓ５：サイドウォール形成工程 Ｓ６：第２アルミニウム配線層形成工程
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｍ
Claims (4)
- 【請求項１】 第１のアルミ配線上にＣＶＤによる第１
の絶縁膜を形成し、該絶縁膜上にＳＯＧ膜を形成して表
面を平坦化するＳＯＧ成膜工程と、 上記ＳＯＧ膜上にＣＶＤによる第２の絶縁膜を形成する
ＣＶＤ積層工程と、 上記アルミ配線上の第１の絶縁膜、ＳＯＧ膜および第２
の絶縁膜からなる積層体にコンタクトホールを形成する
コンタクトホール形成工程と、 上記コンタクトホール内面にＣＶＤにより絶縁膜のサイ
ドウォールを形成するサイドウォール形成工程と、 上記サイドウォールを形成したコンタクトホールにアル
ミニウムを充填して第２のアルミ配線を形成する第２ア
ルミ配線形成工程とを含む半導体装置の配線形成方法に
おいて、 上記サイドウォール形成工程前に、上記ＳＯＧ膜に対す
る熱処理を施してアウトガスを放出させるためのプレヒ
ート工程を有することを特徴とする半導体装置の配線形
成方法。 - 【請求項２】 前記プレヒート工程の熱処理は３００〜
３５０℃で行うことを特徴とする請求項１に記載の半導
体装置の配線形成方法。 - 【請求項３】 前記プレヒート工程は、その後のサイド
ウォール形成工程を行うためのＣＶＤ装置内で行うこと
を特徴とする請求項１または２に記載の半導体装置の配
線形成方法。 - 【請求項４】 前記プレヒート工程は、減圧雰囲気で行
うことを特徴とする請求項１、２または３に記載の半導
体装置の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23598794A JPH0878528A (ja) | 1994-09-05 | 1994-09-05 | 半導体装置の配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23598794A JPH0878528A (ja) | 1994-09-05 | 1994-09-05 | 半導体装置の配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878528A true JPH0878528A (ja) | 1996-03-22 |
Family
ID=16994140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23598794A Pending JPH0878528A (ja) | 1994-09-05 | 1994-09-05 | 半導体装置の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878528A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325616B1 (ko) * | 1999-12-31 | 2002-02-25 | 황인길 | 반도체 소자의 제조 방법 |
| US6509277B1 (en) | 1999-03-31 | 2003-01-21 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having insulatro film formed from liquid containing polymer of silicon, oxygen, and hydrogen |
| KR100613334B1 (ko) * | 1999-12-31 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100945927B1 (ko) * | 2008-03-05 | 2010-03-05 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 제조방법 |
-
1994
- 1994-09-05 JP JP23598794A patent/JPH0878528A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509277B1 (en) | 1999-03-31 | 2003-01-21 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having insulatro film formed from liquid containing polymer of silicon, oxygen, and hydrogen |
| US6833331B2 (en) | 1999-03-31 | 2004-12-21 | Hitachi Ltd. | Method of manufacturing semiconductor integrated circuit device having insulating film formed from liquid substance containing polymer of silicon, oxygen, and hydrogen |
| KR100325616B1 (ko) * | 1999-12-31 | 2002-02-25 | 황인길 | 반도체 소자의 제조 방법 |
| KR100613334B1 (ko) * | 1999-12-31 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100945927B1 (ko) * | 2008-03-05 | 2010-03-05 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 제조방법 |
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