JP2000294641A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 表面から異なる深さに位置する導電層にそれ
ぞれ到達するコンタクト孔を層間絶縁膜に形成する際の
エッチングによる導電層のダメージを低減して、高信頼
性の半導体装置を提供する。 【解決手段】 半導体基板１に形成された下地導電層７
とシリコン酸化膜８，１０及びＢＰＳＧ膜９からなる第
１層間絶縁膜を介して上地導電層１１を配置し、その上
に高温ＣＶＤ酸化膜１２及び低温ＣＶＤ酸化膜１３から
なる第２層間絶縁膜を形成し、コンタクト孔１７，１８
を形成する第１及び第２の位置１５，１６でそれぞれ低
温及び高温ＣＶＤ酸化膜１３，１２が表面に露出するよ
うに表面平坦化された第２層間絶縁膜の表面部をウェッ
トエッチングして第１位置１５では第２位置１６より深
くエッチングし、その後ドライエッチングして形成した
コンタクト孔１７，１８内に導電体を充填することによ
りそれぞれコンタクト部を形成する。
ぞれ到達するコンタクト孔を層間絶縁膜に形成する際の
エッチングによる導電層のダメージを低減して、高信頼
性の半導体装置を提供する。 【解決手段】 半導体基板１に形成された下地導電層７
とシリコン酸化膜８，１０及びＢＰＳＧ膜９からなる第
１層間絶縁膜を介して上地導電層１１を配置し、その上
に高温ＣＶＤ酸化膜１２及び低温ＣＶＤ酸化膜１３から
なる第２層間絶縁膜を形成し、コンタクト孔１７，１８
を形成する第１及び第２の位置１５，１６でそれぞれ低
温及び高温ＣＶＤ酸化膜１３，１２が表面に露出するよ
うに表面平坦化された第２層間絶縁膜の表面部をウェッ
トエッチングして第１位置１５では第２位置１６より深
くエッチングし、その後ドライエッチングして形成した
コンタクト孔１７，１８内に導電体を充填することによ
りそれぞれコンタクト部を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造の
技術分野に属するものであり、特に、半導体基板上に形
成された層間絶縁膜の表面から異なる深さに位置する導
電層にそれぞれ到達するコンタクト孔を前記層間絶縁膜
に形成する際のエッチングによる前記導電層のダメージ
を低減する半導体装置の製造方法、及び、この製造方法
により製造される半導体装置に関するものである。
技術分野に属するものであり、特に、半導体基板上に形
成された層間絶縁膜の表面から異なる深さに位置する導
電層にそれぞれ到達するコンタクト孔を前記層間絶縁膜
に形成する際のエッチングによる前記導電層のダメージ
を低減する半導体装置の製造方法、及び、この製造方法
により製造される半導体装置に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】図面を
参照しながら、従来例を説明する。図１０〜１３は従来
の半導体装置の製造方法を示す模式的断面図である。
参照しながら、従来例を説明する。図１０〜１３は従来
の半導体装置の製造方法を示す模式的断面図である。
【０００３】図１０に示されているように、シリコン基
板１の表面にて、フィールド酸化膜２、ゲート酸化膜
３、ゲート電極４、Ｎ- 拡散層５、サイドウォールスペ
ーサ６及びＮ+ 拡散層７（下地導電層）を形成し、その
上にシリコン酸化膜８、ＢＰＳＧ膜９及びシリコン酸化
膜１０からなる第１の層間絶縁膜を形成し、その上に配
線層１１（上地導電層）を形成する。
板１の表面にて、フィールド酸化膜２、ゲート酸化膜
３、ゲート電極４、Ｎ- 拡散層５、サイドウォールスペ
ーサ６及びＮ+ 拡散層７（下地導電層）を形成し、その
上にシリコン酸化膜８、ＢＰＳＧ膜９及びシリコン酸化
膜１０からなる第１の層間絶縁膜を形成し、その上に配
線層１１（上地導電層）を形成する。
【０００４】次に、図１１に示されているように、８０
０度程度の高温でのＣＶＤ法による厚さ１０００Å程度
のシリコン酸化膜１２と４００度程度の低温でのＣＶＤ
法による厚さ８０００Å程度のシリコン酸化膜１３とか
らなる第２の層間絶縁膜を形成する。
０度程度の高温でのＣＶＤ法による厚さ１０００Å程度
のシリコン酸化膜１２と４００度程度の低温でのＣＶＤ
法による厚さ８０００Å程度のシリコン酸化膜１３とか
らなる第２の層間絶縁膜を形成する。
【０００５】次に、図１２に示されているように、ＣＭ
Ｐ（化学機械的研磨）プロセスを用いて表面研磨を行
い、上地導電層１１の上部の領域においても高温ＣＶＤ
シリコン酸化膜１２の表面が露出しないように、第２の
層間絶縁膜の平坦化を行う。
Ｐ（化学機械的研磨）プロセスを用いて表面研磨を行
い、上地導電層１１の上部の領域においても高温ＣＶＤ
シリコン酸化膜１２の表面が露出しないように、第２の
層間絶縁膜の平坦化を行う。
【０００６】次に、図１３に示されているように、所望
位置に開口したコンタクトパターン値を有する不図示の
フォトレジスト膜を介して、（１３０）バッファードフ
ッ酸でウェットエッチングを行い、その後ドライエッチ
ングを行い、更にレジスト膜を除去する。
位置に開口したコンタクトパターン値を有する不図示の
フォトレジスト膜を介して、（１３０）バッファードフ
ッ酸でウェットエッチングを行い、その後ドライエッチ
ングを行い、更にレジスト膜を除去する。
【０００７】ウェットエッチング工程では、下地導電層
７上においても上地導電層１１上においても、エッチン
グされるのは低温ＣＶＤシリコン酸化膜１３のみであ
り、同等なエッチング掘れ具合１４を示す。このため、
ドライエッチング工程で上地導電層１１上に形成される
コンタクト孔１５’が該上地導電層１１の上面にまで到
達した後に下地導電層７上に形成されるコンタクト孔１
５’が該下地導電層７の上面に到達するまでの間に、上
地導電層１１の上面がオーバーエッチされる量が大き
く、該表面が表面損傷や膜減りなどの大きなダメージを
受ける。
７上においても上地導電層１１上においても、エッチン
グされるのは低温ＣＶＤシリコン酸化膜１３のみであ
り、同等なエッチング掘れ具合１４を示す。このため、
ドライエッチング工程で上地導電層１１上に形成される
コンタクト孔１５’が該上地導電層１１の上面にまで到
達した後に下地導電層７上に形成されるコンタクト孔１
５’が該下地導電層７の上面に到達するまでの間に、上
地導電層１１の上面がオーバーエッチされる量が大き
く、該表面が表面損傷や膜減りなどの大きなダメージを
受ける。
【０００８】これは、コンタクト孔形成のエッチングの
初期の段階のウェットエッチングにおける上地導電層上
の層間膜表面部及び下地導電層上の層間膜表面部のウェ
ットエッチングレートが同一であるため、以後のドライ
エッチング時に、上地導電層上面が露出してから下地導
電層上面が露出するまでの時間が長くなるからである。
初期の段階のウェットエッチングにおける上地導電層上
の層間膜表面部及び下地導電層上の層間膜表面部のウェ
ットエッチングレートが同一であるため、以後のドライ
エッチング時に、上地導電層上面が露出してから下地導
電層上面が露出するまでの時間が長くなるからである。
【０００９】従って、第２の層間絶縁膜上に所望パター
ンの導電膜を形成し、コンタクト孔１５’内をも導電体
で埋めることで得られる半導体装置は、信頼性が低い。
ンの導電膜を形成し、コンタクト孔１５’内をも導電体
で埋めることで得られる半導体装置は、信頼性が低い。
【００１０】そこで、本発明は、以上のような従来技術
の問題点に鑑み、層間絶縁膜の表面から異なる深さに位
置する導電層にそれぞれ到達するコンタクト孔を前記層
間絶縁膜に形成する際のエッチングによる前記導電層の
ダメージを低減する半導体装置の製造方法を提供するこ
とを目的とするものである。
の問題点に鑑み、層間絶縁膜の表面から異なる深さに位
置する導電層にそれぞれ到達するコンタクト孔を前記層
間絶縁膜に形成する際のエッチングによる前記導電層の
ダメージを低減する半導体装置の製造方法を提供するこ
とを目的とするものである。
【００１１】また、本発明は、前記導電層のダメージの
低減された半導体装置を提供することをも目的とするも
のである。
低減された半導体装置を提供することをも目的とするも
のである。
【００１２】
【課題を解決するための手段】本発明によれば、以上の
如き目的を達成するものとして、半導体基板上に形成さ
れた層間絶縁膜の表面から異なる深さに位置する第１導
電層と第２導電層とにそれぞれ到達する第１コンタクト
孔及び第２コンタクト孔を前記層間絶縁膜のそれぞれ第
１位置及び第２位置にエッチングにより形成し、前記第
１コンタクト孔及び第２コンタクト孔内に導電体を充填
することによりそれぞれ第１コンタクト部及び第２コン
タクト部を形成する半導体装置の製造方法において、前
記層間絶縁膜の表面から前記第１導電層までの第１深さ
が前記層間絶縁膜の表面から前記第２導電層までの第２
深さより大きく、前記層間絶縁膜の前記第２深さに相当
する厚さの表面部を前記第１位置においては前記第２位
置よりも前記エッチングのレートの大きな材料から構成
することで、前記第１位置においては第２位置よりも大
きな速度で前記層間絶縁膜の表面部をエッチングするこ
とを特徴とする、半導体装置の製造方法、が提供され
る。
如き目的を達成するものとして、半導体基板上に形成さ
れた層間絶縁膜の表面から異なる深さに位置する第１導
電層と第２導電層とにそれぞれ到達する第１コンタクト
孔及び第２コンタクト孔を前記層間絶縁膜のそれぞれ第
１位置及び第２位置にエッチングにより形成し、前記第
１コンタクト孔及び第２コンタクト孔内に導電体を充填
することによりそれぞれ第１コンタクト部及び第２コン
タクト部を形成する半導体装置の製造方法において、前
記層間絶縁膜の表面から前記第１導電層までの第１深さ
が前記層間絶縁膜の表面から前記第２導電層までの第２
深さより大きく、前記層間絶縁膜の前記第２深さに相当
する厚さの表面部を前記第１位置においては前記第２位
置よりも前記エッチングのレートの大きな材料から構成
することで、前記第１位置においては第２位置よりも大
きな速度で前記層間絶縁膜の表面部をエッチングするこ
とを特徴とする、半導体装置の製造方法、が提供され
る。
【００１３】本発明の一態様においては、前記層間絶縁
膜は、前記第１導電層と前記第２導電層との間に介在す
る第１層間絶縁膜と、前記第２導電層を覆うように前記
第１層間絶縁膜上に形成されている第２層間絶縁膜とか
らなる。
膜は、前記第１導電層と前記第２導電層との間に介在す
る第１層間絶縁膜と、前記第２導電層を覆うように前記
第１層間絶縁膜上に形成されている第２層間絶縁膜とか
らなる。
【００１４】本発明の一態様においては、前記第２層間
絶縁膜は前記エッチングレートの小さな第１の膜とその
上のエッチングレートの大きな第２の膜とからなり、前
記第１位置においては前記第２の膜が表面に露出してお
り、前記第２位置においては前記第２の膜が除去され第
１の膜が表面に露出している。
絶縁膜は前記エッチングレートの小さな第１の膜とその
上のエッチングレートの大きな第２の膜とからなり、前
記第１位置においては前記第２の膜が表面に露出してお
り、前記第２位置においては前記第２の膜が除去され第
１の膜が表面に露出している。
【００１５】本発明の一態様においては、前記第１の膜
は高温ＣＶＤ酸化膜であり、前記第２の膜は低温ＣＶＤ
酸化膜である。
は高温ＣＶＤ酸化膜であり、前記第２の膜は低温ＣＶＤ
酸化膜である。
【００１６】本発明の一態様においては、前記第２層間
絶縁膜の表面を平坦化することで、前記第２位置におい
て前記第２の膜を除去する。
絶縁膜の表面を平坦化することで、前記第２位置におい
て前記第２の膜を除去する。
【００１７】本発明の一態様においては、前記第１導電
層は前記半導体基板に形成された不純物拡散層からなる
下地導電層であり、前記第２導電層は配線層からなる上
地導電層である。
層は前記半導体基板に形成された不純物拡散層からなる
下地導電層であり、前記第２導電層は配線層からなる上
地導電層である。
【００１８】本発明の一態様においては、前記エッチン
グは前記表面部の少なくとも一部を除去する第１段階の
ウェットエッチングと、その後の第２段階のドライエッ
チングとで行う。
グは前記表面部の少なくとも一部を除去する第１段階の
ウェットエッチングと、その後の第２段階のドライエッ
チングとで行う。
【００１９】また、本発明によれば、以上の如き目的を
達成するものとして、半導体基板上にて、層間絶縁膜の
表面から異なる深さに位置する下地導電層と上地導電層
とにそれぞれ到達する第１コンタクト部及び第２コンタ
クト部が前記層間絶縁膜のそれぞれ第１位置及び第２位
置に形成されている半導体装置において、前記層間絶縁
膜は、前記下地導電層と前記上地導電層との間に介在す
る第１層間絶縁膜と、前記上地導電層を覆うように前記
第１層間絶縁膜上に形成されている第２層間絶縁膜とか
らなり、該第２層間絶縁膜は第１の膜とその上の第２の
膜とからなり、該第２層間絶縁膜の表面は平坦であり、
前記第１位置においては前記第２の膜が平坦化表面を形
成しており、前記第２位置においては前記第２の膜が除
去され第１の膜が平坦化表面を形成していることを特徴
とする半導体装置、が提供される。
達成するものとして、半導体基板上にて、層間絶縁膜の
表面から異なる深さに位置する下地導電層と上地導電層
とにそれぞれ到達する第１コンタクト部及び第２コンタ
クト部が前記層間絶縁膜のそれぞれ第１位置及び第２位
置に形成されている半導体装置において、前記層間絶縁
膜は、前記下地導電層と前記上地導電層との間に介在す
る第１層間絶縁膜と、前記上地導電層を覆うように前記
第１層間絶縁膜上に形成されている第２層間絶縁膜とか
らなり、該第２層間絶縁膜は第１の膜とその上の第２の
膜とからなり、該第２層間絶縁膜の表面は平坦であり、
前記第１位置においては前記第２の膜が平坦化表面を形
成しており、前記第２位置においては前記第２の膜が除
去され第１の膜が平坦化表面を形成していることを特徴
とする半導体装置、が提供される。
【００２０】
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法の実施の形態について図面を参照しながら説
明する。
の製造方法の実施の形態について図面を参照しながら説
明する。
【００２１】図１は本発明の半導体装置の一実施形態を
示す模式的断面図であり、図２〜９は本発明の半導体装
置の製造方法の一実施形態を示す模式的断面図である。
図１〜９を参照しながら、本実施形態の製造工程及びこ
れにより得られる半導体装置につき説明する。
示す模式的断面図であり、図２〜９は本発明の半導体装
置の製造方法の一実施形態を示す模式的断面図である。
図１〜９を参照しながら、本実施形態の製造工程及びこ
れにより得られる半導体装置につき説明する。
【００２２】先ず、図２に示されているように、既知の
方法により半導体基板（例えばシリコン基板）１の表面
にフィールド酸化膜２を形成する。
方法により半導体基板（例えばシリコン基板）１の表面
にフィールド酸化膜２を形成する。
【００２３】次に、図３に示されているように、既知の
方法により、半導体基板１の表面にゲート酸化膜３を形
成した後に、厚さ２０００Å程度のポリシリコン膜から
なるゲート電極４を形成し、これをマスクとして５０Ｋ
ｅＶ、１Ｅ１３ｃｍ-2程度にリンを注入することでＮ-
拡散層５を形成する。
方法により、半導体基板１の表面にゲート酸化膜３を形
成した後に、厚さ２０００Å程度のポリシリコン膜から
なるゲート電極４を形成し、これをマスクとして５０Ｋ
ｅＶ、１Ｅ１３ｃｍ-2程度にリンを注入することでＮ-
拡散層５を形成する。
【００２４】次に、図４に示されているように、既知の
方法により、ゲート電極４の周囲にシリコン酸化膜から
なる厚さ１２００Å程度のサイドウォールスペーサ６を
形成し、形成されたサイドウォールスペーサ６およびゲ
ート電極４をマスクとして、３０ＫｅＶ、５Ｅ１５ｃｍ
-2程度に砒素を注入することで、Ｎ+ 拡散層７（下地導
電層）を形成する。
方法により、ゲート電極４の周囲にシリコン酸化膜から
なる厚さ１２００Å程度のサイドウォールスペーサ６を
形成し、形成されたサイドウォールスペーサ６およびゲ
ート電極４をマスクとして、３０ＫｅＶ、５Ｅ１５ｃｍ
-2程度に砒素を注入することで、Ｎ+ 拡散層７（下地導
電層）を形成する。
【００２５】次に、図５に示されているように、既知の
方法により第１の層間絶縁膜を形成し、該第１の層間絶
縁膜上に配線層（上地導電層）１１を形成する。第１の
層間絶縁膜は、下地導電層７と上地導電層１１との間に
介在するものであり、具体的には、例えば次のようにし
て形成される。即ち、厚さ１０００Å程度のシリコン酸
化膜８をＣＶＤ法により形成し、その上に厚さ２０００
〜８０００Å程度のＢＰＳＧ膜９をＣＶＤ法により形成
し、該ＢＰＳＧ膜９を８００〜９００度程度で１５分程
度熱処理することにより平坦化し、その上に厚さ１００
０Å程度のシリコン酸化膜１０をＣＶＤ法により形成す
る。
方法により第１の層間絶縁膜を形成し、該第１の層間絶
縁膜上に配線層（上地導電層）１１を形成する。第１の
層間絶縁膜は、下地導電層７と上地導電層１１との間に
介在するものであり、具体的には、例えば次のようにし
て形成される。即ち、厚さ１０００Å程度のシリコン酸
化膜８をＣＶＤ法により形成し、その上に厚さ２０００
〜８０００Å程度のＢＰＳＧ膜９をＣＶＤ法により形成
し、該ＢＰＳＧ膜９を８００〜９００度程度で１５分程
度熱処理することにより平坦化し、その上に厚さ１００
０Å程度のシリコン酸化膜１０をＣＶＤ法により形成す
る。
【００２６】次に、図６に示されているように、上地導
電層１１を覆うようにして第２の層間絶縁膜を形成す
る。第２の層間絶縁膜は、具体的には、例えば次のよう
にして形成される。即ち、８００度程度の高温でのＣＶ
Ｄ法により厚さ３０００Å程度のシリコン酸化膜１２
（以後、高温ＣＶＤ酸化膜と呼ぶ）を形成する。その上
に、４００度程度の低温でのＣＶＤ法により厚さ８００
０Å程度のシリコン酸化膜１３（以後、低温ＣＶＤ酸化
膜と呼ぶ）を形成する。この低温ＣＶＤ酸化膜１３は、
例えば（１３０）バッファードフッ酸に対して、高温Ｃ
ＶＤ酸化膜１２の約２倍のエッチングレートを持つ。
電層１１を覆うようにして第２の層間絶縁膜を形成す
る。第２の層間絶縁膜は、具体的には、例えば次のよう
にして形成される。即ち、８００度程度の高温でのＣＶ
Ｄ法により厚さ３０００Å程度のシリコン酸化膜１２
（以後、高温ＣＶＤ酸化膜と呼ぶ）を形成する。その上
に、４００度程度の低温でのＣＶＤ法により厚さ８００
０Å程度のシリコン酸化膜１３（以後、低温ＣＶＤ酸化
膜と呼ぶ）を形成する。この低温ＣＶＤ酸化膜１３は、
例えば（１３０）バッファードフッ酸に対して、高温Ｃ
ＶＤ酸化膜１２の約２倍のエッチングレートを持つ。
【００２７】次に、図７に示されているように、ＣＭＰ
（化学機械的研磨）プロセスを用いて表面研磨を行い、
上地導電層１１の上部の領域においてのみ高温ＣＶＤ酸
化膜１２の表面が露出する程度まで、第２の層間絶縁膜
の平坦化を行う。
（化学機械的研磨）プロセスを用いて表面研磨を行い、
上地導電層１１の上部の領域においてのみ高温ＣＶＤ酸
化膜１２の表面が露出する程度まで、第２の層間絶縁膜
の平坦化を行う。
【００２８】次に、図８に示されているように、層間絶
縁膜にコンタクト部を形成すべき所望の位置（所望の下
地導電層７に対応する第１位置１５及び所望の上地導電
層１１に対応する第２位置１６：尚、上地導電層１１は
第１位置１５には存在していない）に開口したコンタク
トパターンを有するフォトレジスト膜１４を形成し、次
いで、このフォトレジスト膜１４を介して、例えば（１
３０）バッファードフッ酸でウェットエッチングを行
う。
縁膜にコンタクト部を形成すべき所望の位置（所望の下
地導電層７に対応する第１位置１５及び所望の上地導電
層１１に対応する第２位置１６：尚、上地導電層１１は
第１位置１５には存在していない）に開口したコンタク
トパターンを有するフォトレジスト膜１４を形成し、次
いで、このフォトレジスト膜１４を介して、例えば（１
３０）バッファードフッ酸でウェットエッチングを行
う。
【００２９】このウェットエッチング工程において、第
１位置１５では低温ＣＶＤ酸化膜１３のウェットエッチ
ングが行われ、第２位置１６では高温ＣＶＤ酸化膜１２
のウェットエッチングが行われる。上記のように、ウェ
ットエッチングでは、低温ＣＶＤ酸化膜１３は高温ＣＶ
Ｄ酸化膜１２よりもエッチングレートが十分に大きいた
め、高温ＣＶＤ酸化膜１２の掘れ量に比べて、低温ＣＶ
Ｄ酸化膜１３の掘れ量の方がより大きくなり、エッチン
グ深さが大きくなる。
１位置１５では低温ＣＶＤ酸化膜１３のウェットエッチ
ングが行われ、第２位置１６では高温ＣＶＤ酸化膜１２
のウェットエッチングが行われる。上記のように、ウェ
ットエッチングでは、低温ＣＶＤ酸化膜１３は高温ＣＶ
Ｄ酸化膜１２よりもエッチングレートが十分に大きいた
め、高温ＣＶＤ酸化膜１２の掘れ量に比べて、低温ＣＶ
Ｄ酸化膜１３の掘れ量の方がより大きくなり、エッチン
グ深さが大きくなる。
【００３０】次に、図９に示されているように、異方性
ドライエッチングを行い、下地導電層７への第１コンタ
クト孔１７及び上地導電層１１への第２コンタクト孔１
８を形成し、レジスト膜を除去する。
ドライエッチングを行い、下地導電層７への第１コンタ
クト孔１７及び上地導電層１１への第２コンタクト孔１
８を形成し、レジスト膜を除去する。
【００３１】次に、図１に示されているように、既知の
方法により、第２の層間絶縁膜上に第１位置及び第２位
置を含む所望パターンの導電膜２０を形成し、第１コン
タクト孔１７及び第２コンタクト孔１８内を導電体で埋
めてそれぞれ第１コンタクト部及び第２コンタクト部を
形成することで、半導体装置が得られる。
方法により、第２の層間絶縁膜上に第１位置及び第２位
置を含む所望パターンの導電膜２０を形成し、第１コン
タクト孔１７及び第２コンタクト孔１８内を導電体で埋
めてそれぞれ第１コンタクト部及び第２コンタクト部を
形成することで、半導体装置が得られる。
【００３２】以上のような本実施形態の製造方法によれ
ば、コンタクト孔形成のための第１段階のウェットエッ
チング後の第２段階のドライエッチングにおいて、図１
０〜１３に関し説明した従来の方法に比べて、上地導電
層１１の表面損傷や膜減りなどのダメージを低減するこ
とができる。これは、層間絶縁膜の表面部のウェットエ
ッチングにおいて上地導電層１１上では下地導電層７上
よりも層間絶縁膜のウェットエッチングレートが小さく
設定されているので、上地導電層１１上では下地導電層
７上よりも掘れ量が小さくなり、第２コンタクト孔１８
が上地導電層１１の表面に到達した後に該上地導電層１
１の表面がオーバーエッチされる量が少なくなり、上地
導電層１１の表面損傷や膜減りなどのダメージを低減す
ることができるからである。
ば、コンタクト孔形成のための第１段階のウェットエッ
チング後の第２段階のドライエッチングにおいて、図１
０〜１３に関し説明した従来の方法に比べて、上地導電
層１１の表面損傷や膜減りなどのダメージを低減するこ
とができる。これは、層間絶縁膜の表面部のウェットエ
ッチングにおいて上地導電層１１上では下地導電層７上
よりも層間絶縁膜のウェットエッチングレートが小さく
設定されているので、上地導電層１１上では下地導電層
７上よりも掘れ量が小さくなり、第２コンタクト孔１８
が上地導電層１１の表面に到達した後に該上地導電層１
１の表面がオーバーエッチされる量が少なくなり、上地
導電層１１の表面損傷や膜減りなどのダメージを低減す
ることができるからである。
【００３３】また、以上のような本実施形態の半導体装
置は、以上のような製造方法により容易に得られ、上地
導電層１１の表面損傷や膜減りなどのダメージが少なく
信頼性が向上している。
置は、以上のような製造方法により容易に得られ、上地
導電層１１の表面損傷や膜減りなどのダメージが少なく
信頼性が向上している。
【００３４】以上の実施形態では、ウェットエッチング
開始時点での第２の層間絶縁膜の第１位置での表面部
（上地導電層１１上の層間絶縁膜厚と等しい厚さの部
分）及び第２位置における表面部を構成する材料の組み
合わせとして、ウェットエッチングレート差を持つ低温
ＣＶＤ酸化膜と高温ＣＶＤ酸化膜との組み合わせを挙げ
たが、表面部エッチングレートに有意差がある組み合わ
せであれば、層間絶縁膜の材質の組み合わせや層間絶縁
膜を構成する膜の組み合わせの数は、上記実施形態に限
定されるものではない。
開始時点での第２の層間絶縁膜の第１位置での表面部
（上地導電層１１上の層間絶縁膜厚と等しい厚さの部
分）及び第２位置における表面部を構成する材料の組み
合わせとして、ウェットエッチングレート差を持つ低温
ＣＶＤ酸化膜と高温ＣＶＤ酸化膜との組み合わせを挙げ
たが、表面部エッチングレートに有意差がある組み合わ
せであれば、層間絶縁膜の材質の組み合わせや層間絶縁
膜を構成する膜の組み合わせの数は、上記実施形態に限
定されるものではない。
【００３５】以上の実施形態では、コンタクト孔形成を
第１段階のウェットエッチングと第２段階のドライエッ
チングとにより行っているが、ドライエッチングのみで
コンタクト孔形成を行う場合においても、上記実施形態
と同様にして、層間絶縁膜の表面部におけるドライエッ
チングレートを上地導電層１１上では下地導電層７上よ
りも小さく設定することで、同様な効果を得ることがで
きる。
第１段階のウェットエッチングと第２段階のドライエッ
チングとにより行っているが、ドライエッチングのみで
コンタクト孔形成を行う場合においても、上記実施形態
と同様にして、層間絶縁膜の表面部におけるドライエッ
チングレートを上地導電層１１上では下地導電層７上よ
りも小さく設定することで、同様な効果を得ることがで
きる。
【００３６】また、上地導電層と下地導電層との組み合
わせは、上記実施形態に限定されることはなく、一方の
導電層上の層間絶縁膜厚と他方の導電層上の層間絶縁膜
厚とが異なりさえすれば、本発明の適用が可能である。
わせは、上記実施形態に限定されることはなく、一方の
導電層上の層間絶縁膜厚と他方の導電層上の層間絶縁膜
厚とが異なりさえすれば、本発明の適用が可能である。
【００３７】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、第１位置において下地導
電層を覆っており第２位置において上地導電層を覆って
いる層間絶縁膜において、第１位置で下地導電層まで達
するコンタクト孔を形成し、第２位置で上地導電層まで
到達するようにエッチングする際に、層間絶縁膜の表面
部を第１位置では第２位置よりエッチングレートの大き
い材質を用いているので、エッチングにおける上地導電
層のオーバーエッチ量を低減することができ、高信頼性
の半導体装置を容易に得ることが可能となる。
置及びその製造方法によれば、第１位置において下地導
電層を覆っており第２位置において上地導電層を覆って
いる層間絶縁膜において、第１位置で下地導電層まで達
するコンタクト孔を形成し、第２位置で上地導電層まで
到達するようにエッチングする際に、層間絶縁膜の表面
部を第１位置では第２位置よりエッチングレートの大き
い材質を用いているので、エッチングにおける上地導電
層のオーバーエッチ量を低減することができ、高信頼性
の半導体装置を容易に得ることが可能となる。
【図１】本発明の半導体装置の一実施形態を示す模式的
断面図である。
断面図である。
【図２】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図３】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図４】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図５】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図６】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図７】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図８】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図９】本発明の半導体装置の製造方法の一実施形態を
示す模式的断面図である。
示す模式的断面図である。
【図１０】従来の半導体装置の製造方法を示す模式的断
面図である。
面図である。
【図１１】従来の半導体装置の製造方法を示す模式的断
面図である。
面図である。
【図１２】従来の半導体装置の製造方法を示す模式的断
面図である。
面図である。
【図１３】従来の半導体装置の製造方法を示す模式的断
面図である。
面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ- 拡散層 ６ サイドウォールスペーサ ７ Ｎ+ 拡散層（下地導電層） ８ シリコン酸化膜 ９ ＢＰＳＧ膜 １０ シリコン酸化膜 １１ 配線層（上地導電層） １２ 高温ＣＶＤ酸化膜 １３ 低温ＣＶＤ酸化膜 １４ フォトレジスト膜 １５ 第１位置 １６ 第２位置 １７ 第１コンタクト孔 １８ 第２コンタクト孔 ２０ 導電膜
フロントページの続き Ｆターム(参考） 4M104 BB01 DD04 DD05 DD08 DD09 DD11 DD16 DD19 DD26 EE08 EE12 EE14 EE15 HH00 HH12 5F033 HH04 NN31 QQ16 QQ22 QQ35 QQ39 QQ48 QQ58 QQ59 QQ65 RR04 RR15 SS11 SS25 TT02 TT08 WW00 WW03 XX00 XX01
Claims (9)
- 【請求項１】 半導体基板上に形成された層間絶縁膜の
表面から異なる深さに位置する第１導電層と第２導電層
とにそれぞれ到達する第１コンタクト孔及び第２コンタ
クト孔を前記層間絶縁膜のそれぞれ第１位置及び第２位
置にエッチングにより形成し、前記第１コンタクト孔及
び第２コンタクト孔内に導電体を充填することによりそ
れぞれ第１コンタクト部及び第２コンタクト部を形成す
る半導体装置の製造方法において、 前記層間絶縁膜の表面から前記第１導電層までの第１深
さが前記層間絶縁膜の表面から前記第２導電層までの第
２深さより大きく、前記層間絶縁膜の前記第２深さに相
当する厚さの表面部を前記第１位置においては前記第２
位置よりも前記エッチングのレートの大きな材料から構
成することで、前記第１位置においては第２位置よりも
大きな速度で前記層間絶縁膜の表面部をエッチングする
ことを特徴とする、半導体装置の製造方法。 - 【請求項２】 前記層間絶縁膜は、前記第１導電層と前
記第２導電層との間に介在する第１層間絶縁膜と、前記
第２導電層を覆うように前記第１層間絶縁膜上に形成さ
れている第２層間絶縁膜とからなることを特徴とする、
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２層間絶縁膜は前記エッチングレ
ートの小さな第１の膜とその上のエッチングレートの大
きな第２の膜とからなり、前記第１位置においては前記
第２の膜が表面に露出しており、前記第２位置において
は前記第２の膜が除去され第１の膜が表面に露出してい
ることを特徴とする、請求項２に記載の半導体装置の製
造方法。 - 【請求項４】 前記第１の膜は高温ＣＶＤ酸化膜であ
り、前記第２の膜は低温ＣＶＤ酸化膜であることを特徴
とする、請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第２層間絶縁膜の表面を平坦化する
ことで、前記第２位置において前記第２の膜を除去する
ことを特徴とする、請求項３〜４のいずれかに記載の半
導体装置の製造方法。 - 【請求項６】 前記第１導電層は前記半導体基板に形成
された不純物拡散層からなる下地導電層であり、前記第
２導電層は配線層からなる上地導電層であることを特徴
とする、請求項２〜５のいずれかに記載の半導体装置の
製造方法。 - 【請求項７】 前記エッチングは前記表面部の少なくと
も一部を除去する第１段階のウェットエッチングと、そ
の後の第２段階のドライエッチングとで行うことを特徴
とする、請求項１〜６のいずれかに記載の半導体装置の
製造方法。 - 【請求項８】 請求項１〜７のいずれかに記載の製造方
法により得られた半導体装置。 - 【請求項９】 半導体基板上にて、層間絶縁膜の表面か
ら異なる深さに位置する下地導電層と上地導電層とにそ
れぞれ到達する第１コンタクト部及び第２コンタクト部
が前記層間絶縁膜のそれぞれ第１位置及び第２位置に形
成されている半導体装置において、 前記層間絶縁膜は、前記下地導電層と前記上地導電層と
の間に介在する第１層間絶縁膜と、前記上地導電層を覆
うように前記第１層間絶縁膜上に形成されている第２層
間絶縁膜とからなり、該第２層間絶縁膜は第１の膜とそ
の上の第２の膜とからなり、該第２層間絶縁膜の表面は
平坦であり、前記第１位置においては前記第２の膜が平
坦化表面を形成しており、前記第２位置においては前記
第２の膜が除去され第１の膜が平坦化表面を形成してい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102819A JP2000294641A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102819A JP2000294641A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294641A true JP2000294641A (ja) | 2000-10-20 |
Family
ID=14337645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102819A Pending JP2000294641A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294641A (ja) |
-
1999
- 1999-04-09 JP JP11102819A patent/JP2000294641A/ja active Pending
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