JP2000306067A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JP2000306067A JP2000306067A JP11816699A JP11816699A JP2000306067A JP 2000306067 A JP2000306067 A JP 2000306067A JP 11816699 A JP11816699 A JP 11816699A JP 11816699 A JP11816699 A JP 11816699A JP 2000306067 A JP2000306067 A JP 2000306067A
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Abstract
(57)【要約】
【課題】 ＩＣカードの発行者が、ＩＣカードの発行時
に、ＩＣカードに内蔵されたメモリを、認証手続きを経
ずに読み書き制御するとともに、ＩＣカードを発行した
後には、従来と同等のセキュリティが確保されるＩＣカ
ードを提供すること。 【解決手段】 ＣＰＵ１３およびメモリ１４を搭載し、
外部との信号の入出力のための入出力端子を備え、導通
状態にある場合に、ＣＰＵ１３を介さずにメモリ１４の
読み書きの制御を可能とし、遮断状態にある場合には、
中央処理装置を介してのみメモリ１４の読み書きの制御
を可能とするヒューズ３３を用いた不可逆スイッチを含
む回路２１を具備しているＩＣカード。
に、ＩＣカードに内蔵されたメモリを、認証手続きを経
ずに読み書き制御するとともに、ＩＣカードを発行した
後には、従来と同等のセキュリティが確保されるＩＣカ
ードを提供すること。 【解決手段】 ＣＰＵ１３およびメモリ１４を搭載し、
外部との信号の入出力のための入出力端子を備え、導通
状態にある場合に、ＣＰＵ１３を介さずにメモリ１４の
読み書きの制御を可能とし、遮断状態にある場合には、
中央処理装置を介してのみメモリ１４の読み書きの制御
を可能とするヒューズ３３を用いた不可逆スイッチを含
む回路２１を具備しているＩＣカード。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置およ
びメモリを搭載したＩＣカードに関する。
びメモリを搭載したＩＣカードに関する。
【０００２】
【従来の技術】ＩＣカードのセキュリティは、ＩＣカー
ドに搭載する中央処理装置（以下、ＣＰＵという）と、
ＣＰＵによるメモリの読み書き制御の認証によって、確
保されている。図２は、ＣＰＵとメモリを内蔵し、ＣＰ
Ｕを通じてメモリを読み書き制御するＩＣのシステムの
基本構成を示す図である。外部とＩＣのメモリ１４との
間の信号は、すべてＣＰＵ１３を通じて入出力される構
成となっていた。すなわち、図２において、ＣＰＵ１３
は、入力信号端子１１から情報を読み取り、ＣＰＵ１３
の内部で作成した信号を、メモリ１４に向けて出力す
る。ＣＰＵ１３は、また、メモリ１４の出力信号にもと
づいて作成した信号を出力信号端子１２を通じて外部に
出力する。
ドに搭載する中央処理装置（以下、ＣＰＵという）と、
ＣＰＵによるメモリの読み書き制御の認証によって、確
保されている。図２は、ＣＰＵとメモリを内蔵し、ＣＰ
Ｕを通じてメモリを読み書き制御するＩＣのシステムの
基本構成を示す図である。外部とＩＣのメモリ１４との
間の信号は、すべてＣＰＵ１３を通じて入出力される構
成となっていた。すなわち、図２において、ＣＰＵ１３
は、入力信号端子１１から情報を読み取り、ＣＰＵ１３
の内部で作成した信号を、メモリ１４に向けて出力す
る。ＣＰＵ１３は、また、メモリ１４の出力信号にもと
づいて作成した信号を出力信号端子１２を通じて外部に
出力する。
【０００３】
【発明が解決しようとする課題】従来のＩＣカードにお
けるＩＣのシステムでは、ＩＣカードの発行者が、ＩＣ
カードの発行時に、ＩＣカードに搭載されたＩＣのメモ
リを読み書き制御する場合でも、認証の手続きを経る必
要があった。認証の手続きには、一定の時間を要し、そ
のために、ＩＣカードの発行には、意に反して長い時間
がかかってしまうという問題があった。
けるＩＣのシステムでは、ＩＣカードの発行者が、ＩＣ
カードの発行時に、ＩＣカードに搭載されたＩＣのメモ
リを読み書き制御する場合でも、認証の手続きを経る必
要があった。認証の手続きには、一定の時間を要し、そ
のために、ＩＣカードの発行には、意に反して長い時間
がかかってしまうという問題があった。
【０００４】しかし、ＩＣに内蔵されたメモリを、外部
から直接読み書き制御できるようにしてしまうと、ＩＣ
カードにセキュリティが確保できない事態となってしま
う。
から直接読み書き制御できるようにしてしまうと、ＩＣ
カードにセキュリティが確保できない事態となってしま
う。
【０００５】本発明は、ＩＣカードの発行者が、ＩＣカ
ードの発行時に、ＩＣカードに内蔵されたメモリを、認
証手続きを経ずに読み書き制御するとともに、ＩＣカー
ドを発行した後には、従来と同等のセキュリティが確保
されるＩＣカードを提供することを目的とする。
ードの発行時に、ＩＣカードに内蔵されたメモリを、認
証手続きを経ずに読み書き制御するとともに、ＩＣカー
ドを発行した後には、従来と同等のセキュリティが確保
されるＩＣカードを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のＩＣカードは、
中央処理装置およびメモリを搭載し、外部との信号の入
出力のための入出力端子を備え、導通状態にある場合に
は、中央処理装置を介さずにメモリの読み書きの制御を
可能とし、遮断状態にある場合には、中央処理装置を介
してのみメモリの読み書きの制御を可能とする不可逆ス
イッチを含む回路を具備していることを特徴とする。
中央処理装置およびメモリを搭載し、外部との信号の入
出力のための入出力端子を備え、導通状態にある場合に
は、中央処理装置を介さずにメモリの読み書きの制御を
可能とし、遮断状態にある場合には、中央処理装置を介
してのみメモリの読み書きの制御を可能とする不可逆ス
イッチを含む回路を具備していることを特徴とする。
【０００７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【０００８】図１は、本発明のＩＣカードに搭載するＩ
Ｃのシステムを示す図である。図１（ａ）は、ＩＣのシ
ステムの全体を示す図である。図１（ｂ）は、図１
（ａ）における不可逆スイッチを含む回路を中心とする
回路構成図である。図１において、図２と同じくする部
分には、図２と同じ符号を付す。
Ｃのシステムを示す図である。図１（ａ）は、ＩＣのシ
ステムの全体を示す図である。図１（ｂ）は、図１
（ａ）における不可逆スイッチを含む回路を中心とする
回路構成図である。図１において、図２と同じくする部
分には、図２と同じ符号を付す。
【０００９】図１に示すように、ＩＣカードに搭載する
ＩＣのシステムは、図１に示すシステムのほかに、マル
チプレクサ２３と不可逆スイッチを含む回路２１から構
成されている。マルチプレクサ２３は、選択信号端子２
０からの信号により、ＣＰＵ１３を介さない入力信号
と、ＣＰＵ１３を介する入力信号のうち、一方を選択し
てメモリ１４に入力する機能を有する。マルチプレクサ
２３は、また、メモリ１４の出力信号を、ＣＰＵ１３を
介するか否かを判別して出力する機能を有する。
ＩＣのシステムは、図１に示すシステムのほかに、マル
チプレクサ２３と不可逆スイッチを含む回路２１から構
成されている。マルチプレクサ２３は、選択信号端子２
０からの信号により、ＣＰＵ１３を介さない入力信号
と、ＣＰＵ１３を介する入力信号のうち、一方を選択し
てメモリ１４に入力する機能を有する。マルチプレクサ
２３は、また、メモリ１４の出力信号を、ＣＰＵ１３を
介するか否かを判別して出力する機能を有する。
【００１０】不可逆スイッチを含む回路２１は、スイッ
チ切替信号端子２５の入力信号により、導通状態から遮
断状態に切り替わるが、一旦、遮断状態に切り替わる
と、再び元に戻ることができない、不可逆スイッチを有
している。不可逆スイッチを含む回路２１は、不可逆ス
イッチを切り替える前、即ち、導通状態にあるときは、
外部入力信号端子２６からの入力信号をメモリ１４に向
けて出力し、メモリ１４の出力信号を外部出力信号端子
２７に出力する。不可逆スイッチを切り替えて、遮断状
態とした後は、不可逆スイッチを含む回路２１は、外部
入力信号端子２６からの入力信号はメモリ１４に向けて
出力することができず、メモリ１４の出力信号を外部出
力信号端子２７に出力することもできない。スイッチを
切り替えた後は、常に、ＣＰＵ１３とメモリ１４の間の
接続が有効になる。
チ切替信号端子２５の入力信号により、導通状態から遮
断状態に切り替わるが、一旦、遮断状態に切り替わる
と、再び元に戻ることができない、不可逆スイッチを有
している。不可逆スイッチを含む回路２１は、不可逆ス
イッチを切り替える前、即ち、導通状態にあるときは、
外部入力信号端子２６からの入力信号をメモリ１４に向
けて出力し、メモリ１４の出力信号を外部出力信号端子
２７に出力する。不可逆スイッチを切り替えて、遮断状
態とした後は、不可逆スイッチを含む回路２１は、外部
入力信号端子２６からの入力信号はメモリ１４に向けて
出力することができず、メモリ１４の出力信号を外部出
力信号端子２７に出力することもできない。スイッチを
切り替えた後は、常に、ＣＰＵ１３とメモリ１４の間の
接続が有効になる。
【００１１】本実施の形態において、不可逆スイッチと
して、ヒューズ３３を用いている。ＶＤＤ３６の電圧
は、ＩＣの動作電圧とする。外部入力信号端子２６から
の入力信号は、トランスファ回路３８に入力され、トラ
ンスファ回路３８の出力がマルチプレクサ２３の入力信
号となる。マルチプレクサ２３の出力信号は、トランス
ファ回路３１に入力され、トランスファ回路３１出力信
号が外部出力信号端子２７に出力される。
して、ヒューズ３３を用いている。ＶＤＤ３６の電圧
は、ＩＣの動作電圧とする。外部入力信号端子２６から
の入力信号は、トランスファ回路３８に入力され、トラ
ンスファ回路３８の出力がマルチプレクサ２３の入力信
号となる。マルチプレクサ２３の出力信号は、トランス
ファ回路３１に入力され、トランスファ回路３１出力信
号が外部出力信号端子２７に出力される。
【００１２】不可逆スイッチとして用いられるヒューズ
３３は、スイッチ切替信号端子２５に加えた電圧によっ
て壊れる。電圧は、ＩＣが壊れないように選定される。
抵抗３５の抵抗値は、ヒューズ３３の抵抗値に比べて大
きく設定される。ヒューズ３３が壊れないで存在する間
は、インバータ３７に入力される信号はロー・レベル
で、ヒューズ３３が壊れた後には、インバータ３７に入
力される信号がハイ・レベルになるように設定される。
ヒューズ３３が壊れる電圧と抵抗３５の具体的な値は、
対象とする集積回路に依存して決められる。
３３は、スイッチ切替信号端子２５に加えた電圧によっ
て壊れる。電圧は、ＩＣが壊れないように選定される。
抵抗３５の抵抗値は、ヒューズ３３の抵抗値に比べて大
きく設定される。ヒューズ３３が壊れないで存在する間
は、インバータ３７に入力される信号はロー・レベル
で、ヒューズ３３が壊れた後には、インバータ３７に入
力される信号がハイ・レベルになるように設定される。
ヒューズ３３が壊れる電圧と抵抗３５の具体的な値は、
対象とする集積回路に依存して決められる。
【００１３】３つのトランスファ回路３１、３２、３８
は、いずれも、ゲート電圧がハイ・レベルのときに、ト
ランスファ回路への入力信号と同じ信号を出力する。ゲ
ート電圧がロー・レベルのときに、トランスファ回路３
１、３２、３８は、ハイ・インピーダンスとなる。トラ
ンスファ回路３２は、ハイ・インピーダンスであるか、
その出力がハイ・レベルであるかのどちらにしかならな
い。
は、いずれも、ゲート電圧がハイ・レベルのときに、ト
ランスファ回路への入力信号と同じ信号を出力する。ゲ
ート電圧がロー・レベルのときに、トランスファ回路３
１、３２、３８は、ハイ・インピーダンスとなる。トラ
ンスファ回路３２は、ハイ・インピーダンスであるか、
その出力がハイ・レベルであるかのどちらにしかならな
い。
【００１４】ヒューズ３３が存在する場合、スイッチ切
替信号端子２５の電圧をロー・レベルに設定しておくこ
とにより、メモリ１４の入力信号・出力信号を、ＣＰＵ
１３を介するか、不可逆のスイッチを含む回路２１を介
するかを、選択することができる。しかし、ヒューズ３
３が壊した後は、インバータ３７にハイ・レベルの信号
が入力され、トランスファ回路３８、３１の各ゲートに
ロー・レベルの信号が入力される。その結果、トランス
ファ回路３８、３１は、ハイ・インピーダンスとなり、
不可逆のスイッチを含む回路２１とメモリ１４間の入力
信号、出力信号が遮断される。
替信号端子２５の電圧をロー・レベルに設定しておくこ
とにより、メモリ１４の入力信号・出力信号を、ＣＰＵ
１３を介するか、不可逆のスイッチを含む回路２１を介
するかを、選択することができる。しかし、ヒューズ３
３が壊した後は、インバータ３７にハイ・レベルの信号
が入力され、トランスファ回路３８、３１の各ゲートに
ロー・レベルの信号が入力される。その結果、トランス
ファ回路３８、３１は、ハイ・インピーダンスとなり、
不可逆のスイッチを含む回路２１とメモリ１４間の入力
信号、出力信号が遮断される。
【００１５】スイッチ切替信号端子２５とヒューズ３３
の間にトランスファ回路３２があるために、スイッチ切
替信号端子２５の信号をロー・レベルにしても、インバ
ータ３７の入力がロー・レベルになることはない。ヒュ
ーズ３３を壊した後には、不可逆のスイッチを含む回路
２１を介した入力信号・出力信号はなく、ＣＰＵ１３を
介した入力信号と出力信号のみが有効になる。
の間にトランスファ回路３２があるために、スイッチ切
替信号端子２５の信号をロー・レベルにしても、インバ
ータ３７の入力がロー・レベルになることはない。ヒュ
ーズ３３を壊した後には、不可逆のスイッチを含む回路
２１を介した入力信号・出力信号はなく、ＣＰＵ１３を
介した入力信号と出力信号のみが有効になる。
【００１６】本発明を、プリペイドのＩＣカードに適用
することができる。ＩＣカードに搭載されるＩＣには、
外部入力端子２６と外部出力端子２７をバスの端子を通
して、パラレル信号が入出力される。ＩＣには、また、
それぞれ出力信号端子１１と入力信号端子１２を通じ
て、シリアル信号が入出力される。選択信号端子２０は
インバータ３７の出力端に接続される。マルチプレクサ
２３は、選択信号端子２０の信号がロー・レベルのとき
に、ＣＰＵ１３とメモリ１４との間の入力信号・出力信
号が有効となるように設定される。
することができる。ＩＣカードに搭載されるＩＣには、
外部入力端子２６と外部出力端子２７をバスの端子を通
して、パラレル信号が入出力される。ＩＣには、また、
それぞれ出力信号端子１１と入力信号端子１２を通じ
て、シリアル信号が入出力される。選択信号端子２０は
インバータ３７の出力端に接続される。マルチプレクサ
２３は、選択信号端子２０の信号がロー・レベルのとき
に、ＣＰＵ１３とメモリ１４との間の入力信号・出力信
号が有効となるように設定される。
【００１７】プリペイドのＩＣカードを発行するシステ
ムは、パラレル信号のリーダ・ライタをもつ。まず、リ
ーダライタによって、メモリ１４に暗証番号とＩＣカー
ドの金銭的価値を示す値を書き込む。この過程は、ＣＰ
Ｕ１３を介することなくメモリを読み書き制御し、従来
のＩＣカードにおいては必須であったＣＰＵ１３による
認証を経ることなく、したがって、ＩＣカードの発行を
短時間に行うことを可能とした。
ムは、パラレル信号のリーダ・ライタをもつ。まず、リ
ーダライタによって、メモリ１４に暗証番号とＩＣカー
ドの金銭的価値を示す値を書き込む。この過程は、ＣＰ
Ｕ１３を介することなくメモリを読み書き制御し、従来
のＩＣカードにおいては必須であったＣＰＵ１３による
認証を経ることなく、したがって、ＩＣカードの発行を
短時間に行うことを可能とした。
【００１８】必要な情報をメモリ１４に書き込んだ時点
で、スイッチ切替信号端子２５に所定の電圧を印加して
ヒューズ３３は壊される。以後、ヒューズ３３は、再び
導通状態に復帰することはなく、外部入力端子２６と外
部出力端子２７を通した信号の入出力はない。外部とＩ
Ｃカードのメモリ１４との間には、常にＣＰＵ１３が介
在し、ＩＣカードのセキュリティが確保される。
で、スイッチ切替信号端子２５に所定の電圧を印加して
ヒューズ３３は壊される。以後、ヒューズ３３は、再び
導通状態に復帰することはなく、外部入力端子２６と外
部出力端子２７を通した信号の入出力はない。外部とＩ
Ｃカードのメモリ１４との間には、常にＣＰＵ１３が介
在し、ＩＣカードのセキュリティが確保される。
【００１９】本発明によるＩＣカードは、たとえば商品
の売買に際して、従来のプリペイドのＩＣカードと全く
同じように用いることができる。この場合、システムに
より、シリアルデータがＩＣカードに入出力される。Ｉ
Ｃカード内部のＣＰＵ１３に、暗証番号を照合するため
のデータ列が送られ、ＩＣカードの金銭的価値を示す値
を減らすためのデータ列が送られ、さらに、ＣＰＵから
データ列を受ける。
の売買に際して、従来のプリペイドのＩＣカードと全く
同じように用いることができる。この場合、システムに
より、シリアルデータがＩＣカードに入出力される。Ｉ
Ｃカード内部のＣＰＵ１３に、暗証番号を照合するため
のデータ列が送られ、ＩＣカードの金銭的価値を示す値
を減らすためのデータ列が送られ、さらに、ＣＰＵから
データ列を受ける。
【００２０】
【発明の効果】以上説明したように、本発明のＩＣカー
ドによれば、ＩＣカードの発行者が、ＩＣカードの発行
時に、ＩＣカードに内蔵されたメモリを、認証手続きを
経ずに読み書き制御することができ、ＩＣカードを発行
した後には、従来のＩＣカードと同等のセキュリティを
確保することができる。
ドによれば、ＩＣカードの発行者が、ＩＣカードの発行
時に、ＩＣカードに内蔵されたメモリを、認証手続きを
経ずに読み書き制御することができ、ＩＣカードを発行
した後には、従来のＩＣカードと同等のセキュリティを
確保することができる。
【図１】本発明のＩＣカードに搭載するＩＣのシステム
を示す図。図１（ａ）は、ＩＣのシステムの全体を示す
図。図１（ｂ）は、図１（ａ）における不可逆スイッチ
を含む回路を中心とする回路構成図。
を示す図。図１（ａ）は、ＩＣのシステムの全体を示す
図。図１（ｂ）は、図１（ａ）における不可逆スイッチ
を含む回路を中心とする回路構成図。
【図２】ＩＣのシステムの基本構成を示す図。
１１ 入力信号端子 １２ 出力信号端子 １３ ＣＰＵ １４ メモリ ２０ 選択信号端子 ２１ 不可逆スイッチを含む回路 ２３ マルチプレクサ ２５ スイッチ切替信号端子 ２６ 外部入力信号端子 ２７ 外部出力信号端子 ３１，３２，３８ トランスファ回路 ３３ ヒューズ ３４ ＧＮＤ ３５ 抵抗 ３６ ＶＤＤ ３７ インバータ回路
Claims (1)
- 【請求項１】 中央処理装置およびメモリを搭載し、外
部との信号の入出力のための入出力端子を備えたＩＣカ
ードにおいて、導通状態にある場合には、前記中央処理
装置を介さずに前記メモリの読み書きの制御を可能と
し、遮断状態にある場合には、前記中央処理装置を介し
てのみ前記メモリの読み書きの制御を可能とする不可逆
スイッチを含む回路を具備していることを特徴とするＩ
Ｃカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11816699A JP2000306067A (ja) | 1999-04-26 | 1999-04-26 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11816699A JP2000306067A (ja) | 1999-04-26 | 1999-04-26 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000306067A true JP2000306067A (ja) | 2000-11-02 |
Family
ID=14729756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11816699A Pending JP2000306067A (ja) | 1999-04-26 | 1999-04-26 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000306067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004086234A1 (ja) * | 2003-03-26 | 2004-10-07 | Matsushita Electric Industrial Co. Ltd. | メモリデバイス |
-
1999
- 1999-04-26 JP JP11816699A patent/JP2000306067A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004086234A1 (ja) * | 2003-03-26 | 2004-10-07 | Matsushita Electric Industrial Co. Ltd. | メモリデバイス |
| US7512759B2 (en) | 2003-03-26 | 2009-03-31 | Panasonic Corporation | Memory device |
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