JP2000315778A

JP2000315778A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2000315778A
Application number: JP11123927A
Authority: JP
Inventors: Isamu Asano; 勇浅野; Yoshitaka Nakamura; 吉孝中村; Yuzuru Oji; 譲大路; Tatsuyuki Saito; 達之齋藤; Takashi Yunogami; 隆湯之上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-04-30
Filing date: 1999-04-30
Publication date: 2000-11-14
Also published as: KR20010014841A; TW459382B; US6426255B1

Abstract

(57)【要約】【課題】白金族金属、白金族合金または白金族金属の
導電性酸化物を主成分とする膜を電極材料に用いた容量
素子を有するＤＲＡＭの微細化を推進する。【解決手段】酸化シリコン膜４３に溝４４を形成した
後、あらかじめ酸化シリコン膜４３の下層に形成してお
いた導電性下地膜４２をカソード電極とする電解メッキ
法によって、溝４４の内部にＰｔ膜４５を形成する。そ
の後、酸化シリコン膜４３をエッチングで除去した後、
Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエ
ッチングすることにより、Ｐｔ膜４５とその下部に残っ
た導電性下地膜４２とで容量素子の下部電極を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】近年のＤＲＡＭは、メモリセルの微細化
に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子（キャパシタ）をメモリセル
選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタッ
クド・キャパシタ構造を採用している。

【０００３】しかし、微細化・高集積化が進んだ最先端
のＤＲＡＭにおいては、情報蓄積用容量素子を立体化し
て表面積を増やすだけでは蓄積電荷量を確保することが
困難になってきたことから、情報蓄積用容量素子の一部
を構成する容量絶縁膜に、ＰＺＴ（ＰｂＺｒ_XＴｉ_1-X
Ｏ₃)、ＰＬＴ（ＰｂＬａ_XＴｉ_1-XＯ₃)、ＰＬＺＴ、Ｐ
ｂＴｉＯ₃、ＳｒＴｉＯ₃、ＢａＴｉＯ₃、ＢＳＴ（Ｂ
ａ_XＳｒ_1-XＴｉＯ₃)、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉)
といった高誘電率膜または強誘電体膜を使用することが
検討されている。

【０００４】しかし、これらの高誘電率膜（強誘電体
膜）は、反応性に富んだ酸素を多く含んでいるために、
プロセス中の熱などによって特性が劣化し易く、これが
製造歩留まりの低下やリテンション特性（データ保持特
性）の低下を引き起こすことが知られている。

【０００５】そこで、容量素子の容量絶縁膜に上記高誘
電率膜（または強誘電体膜）を使用する場合には、電極
材料として、これらの材料に対する親和性が高いＰｔ
（プラチナ）、Ｒｕ（ルテニウム）あるいはＩｒ（イリ
ジウム）などの白金族金属やそれらの酸化物を主体とす
る導電材が使用される（日本応用物理学会発行（１９９
５年１２月１０日）「応用物理」第６４巻第１２号ｐ１
１８８〜ｐ１１９７、日本応用物理学会発行（１９９６
年１１月１０日）「応用物理」第６５巻第１１号ｐ１１
０６〜ｐ１１１３、日本応用物理学会発行（１９９７年
１１月１０日）「応用物理」第６６巻第１１号ｐ１２１
０〜ｐ１２１３、株式会社プレスジャーナル発行（１９
９８年６月２０日）「月刊セミコンダクタワールド」第
１７巻第７号ｐ７８〜ｐ１０５）。

【０００６】上記した白金族金属やその酸化物の薄膜を
パターニングして電極を形成するには、一般にＲＩＥ(R
eactive Ion Etching)などの異方性エッチング法が利用
される。また、その際のエッチングガスには塩素（Ｃｌ
₂）などのハロゲンガスや、これにＡｒ（アルゴン）な
どの不活性ガスを添加したガスが使用される（１９９１
年、秋期応用物理学会予稿集、９ｐ−ＺＦ−１７ｐ５１
６）。

【０００７】ところが、白金族金属やその酸化物の薄膜
をドライエッチングでパターニングする場合の問題点と
して、蒸気圧の低い反応生成物がパターンの側壁に多量
に付着するなどの理由から、所望する形状のパターンが
精度良く得られ難いことが知られており、この問題を改
善する対策が種々提案されている。

【０００８】例えば特開平１０−９８１６２号公報は、
Ａｒを添加した塩素ガスを用いてＰｔ膜およびＰＺＴ膜
をドライエッチングする際、蒸気圧の低い反応生成物が
パターンの側壁に多量に付着することによるパターン精
度の低下を防止する対策として、頭部の外周部が丸みを
帯びたフォトレジスト膜をマスクにしてエッチングを行
ない、その後、適切な量のオーバーエッチングを行っ
て、パターンの側面に残った側壁付着膜を完全に除去す
る方法を開示している。頭部の外周部が丸みを帯びた上
記フォトレジスト膜は、ベンゾフェノン系ノボラックレ
ジストを露光、現像した後、必要に応じて紫外線を照射
しながら加熱硬化させることによって形成する。

【０００９】

【発明が解決しようとする課題】前述したように、白金
族金属やその酸化物は化学反応性が乏しく、ドライエッ
チングの反応生成物の蒸気圧が低いために、フォトレジ
スト膜をマスクにしてこれらの膜をドライエッチングす
ると、レジストの側壁に多量の反応生成物が付着する。
エッチング中にレジストの側壁に付着したこの反応生成
物は、イオンによって除去され難いため、レジストマス
クを使ったエッチングでは所望する精度のパターンが得
られ難いという問題や、エッチング後に反応生成物を除
去するためのウェット洗浄作業が必要になるという問題
がある。

【００１０】本発明の目的は、白金族金属、白金族合金
または白金族金属の導電性酸化物を主成分とする膜を電
極材料に用いた容量素子を有するＤＲＡＭの微細化を推
進する技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】（１）本発明の半導体集積回路装置は、半
導体基板の主面上に形成されたメモリセル選択用ＭＩＳ
ＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に電気的に接続された第１電極およ
び前記第１電極の上部に容量絶縁膜を介して形成された
第２電極によって構成される容量素子とからなるメモリ
セルを有し、前記容量素子の前記第１電極は、第１導電
性接続体と、前記第１導電性接続体の上部に形成された
第１導電体膜との積層膜によって構成され、前記第１導
電性接続体および前記第１導電体膜のそれぞれは、白金
族金属、白金族合金または白金族金属の導電性酸化物を
主成分とする膜からなり、前記第１導電体膜の膜厚は、
前記第１導電性接続体の膜厚よりも大きい。

【００１４】（２）本発明の半導体集積回路装置は、前
記請求項１において、前記第１電極の一部を構成する前
記第１導電性接続体の下端部の径は、その上端部の径以
上であり、前記第１電極の他の一部を構成する前記第１
導電体膜の下端部の径は、その上端部の径以下である。

【００１５】（３）本発明の半導体集積回路装置は、前
記請求項１において、前記第１導電性接続体は、複数の
導電体膜によって構成されている。

【００１６】（４）本発明の半導体集積回路装置は、前
記請求項１または３において、前記第１電極の一部を構
成する前記第１導電性接続体は、ＣＶＤ法またはスパッ
タリング法によって形成された導電膜からなり、前記第
１電極の他の一部を構成する前記第１導電体膜は、メッ
キ法によって形成された導電膜からなる。

【００１７】（５）本発明の半導体集積回路装置は、前
記請求項１において、前記容量素子の前記容量絶縁膜
は、前記第１電極の上面と側面とに形成されている。

【００１８】（６）本発明の半導体集積回路装置は、前
記請求項１、２、３または５において、前記容量素子の
前記容量絶縁膜は、ペロブスカイト型または複合ペロブ
スカイト型の結晶構造を有する高誘電率膜または強誘電
体膜を主成分とする。

【００１９】（７）本発明の半導体集積回路装置は、前
記請求項６において、前記容量素子の前記第２電極は、
白金族金属、白金族合金または白金族金属の導電性酸化
物を主成分とする第２導電体膜によって構成されてい
る。

【００２０】（８）本発明の半導体集積回路装置は、前
記請求項６において、前記容量素子の上部には、水素を
透過し難い絶縁膜を介在して酸化シリコン系の絶縁膜お
よびメタル配線が形成されている。

【００２１】（９）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｆ）を含んでいる。

【００２２】（ａ）半導体基板の主面上にメモリセル選
択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の底部
に露出した前記第１導電性下地膜の上部に第１導電体膜
を形成することによって、前記溝の内部に前記第１導電
体膜を埋め込む工程、（ｅ）前記第２絶縁膜を除去した
後、前記第１導電体膜をマスクにしたエッチングで前記
第１導電性下地膜を除去することによって、前記第１導
電体膜とその下部の前記第１導電性下地膜とによって構
成され、かつ前記第１導電性接続体を介して前記ＭＩＳ
ＦＥＴのソース、ドレインの一方に電気的に接続される
第１電極を形成する工程、（ｆ）前記第１電極の上部に
その上面と側面とを覆う容量絶縁膜を形成した後、前記
容量絶縁膜の上部に第２導電体膜からなる第２電極を形
成することによって、前記第１電極、前記容量絶縁膜お
よび前記第２電極からなる容量素子を形成する工程。

【００２３】（１０）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記第１導電性接続
体の上方の前記第２絶縁膜に前記溝を形成した後、前記
溝の底部に露出した前記第１導電性下地膜の上部に前記
第１導電体膜を形成する工程に先立って、前記溝の底部
に露出した前記第１導電性下地膜をスパッタエッチング
することによって、前記第１導電性下地膜の一部を前記
溝の側壁に再析出させる。

【００２４】（１１）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記第１導電体膜を
マスクにしたエッチングで前記第１導電性下地膜を除去
することによって前記下部電極を形成する際、前記下部
電極の肩部を丸める。

【００２５】（１２）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｇ）を含んでいる。

【００２６】（ａ）半導体基板の主面上にメモリセル選
択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第２絶縁膜を
形成した後、前記第１導電性接続体の上方の前記第２絶
縁膜に溝を形成する工程、（ｄ）前記溝の内部を含む前
記第２絶縁膜の上部に第１導電性下地膜を形成した後、
前記第１導電性下地膜の上部に第１導電体膜を形成する
ことによって、前記溝の内部に前記第１導電体膜を埋め
込む工程、（ｅ）前記第２絶縁膜の上部の前記第１導電
体膜および前記第１導電性下地膜を除去することによっ
て、前記第１導電体膜および前記第１導電性下地膜を前
記溝の内部に残す工程、（ｆ）前記第２絶縁膜を除去す
ることによって、前記第１導電体膜とその底部および側
面に形成された前記第１導電性下地膜とによって構成さ
れ、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥ
Ｔのソース、ドレインの一方に電気的に接続される第１
電極を形成する工程、（ｇ）前記第１電極の上部にその
上面と側面とを覆う容量絶縁膜を形成した後、前記容量
絶縁膜の上部に第２導電体膜からなる第２電極を形成す
ることによって、前記第１電極、前記容量絶縁膜および
前記第２電極からなる容量素子を形成する工程。

【００２７】（１３）本発明の半導体集積回路装置の製
造方法は、前記請求項１２において、前記（ｆ）工程で
前記第２絶縁膜を除去する際、周辺回路領域の前記第２
絶縁膜を除去しない。

【００２８】（１４）本発明の半導体集積回路装置の製
造方法は、前記請求項１２において、前記（ｆ）工程で
前記第２絶縁膜を除去する際、周辺回路領域の前記第２
絶縁膜を除去する。

【００２９】（１５）本発明の半導体集積回路装置の製
造方法は、前記請求項１２において、前記第２絶縁膜を
窒化シリコン系の絶縁膜とその上部に形成した酸化シリ
コン系の絶縁膜とで構成し、前記第２絶縁膜に前記溝を
形成する際、まず前記窒化シリコン系の絶縁膜をエッチ
ングのストッパにして前記酸化シリコン系の絶縁膜をエ
ッチングし、次いで前記窒化シリコン系の絶縁膜をエッ
チングする。

【００３０】（１６）本発明の半導体集積回路装置の製
造方法は、前記請求項９または１２において、前記第１
導電性下地膜は、白金族金属、白金族合金または白金族
金属の導電性酸化物を主成分とする膜からなる。

【００３１】（１７）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｈ）を含んでいる。

【００３２】（ａ）半導体基板の主面上にメモリセル選
択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の内部
を含む前記第２絶縁膜の上部に第２導電性下地膜を形成
する工程、（ｅ）前記第２導電性下地膜の上部に第１導
電体膜を形成することによって、前記溝の内部に前記第
１導電体膜を埋め込む工程、（ｆ）前記第２絶縁膜の上
部の前記第１導電体膜および前記第２導電性下地膜を除
去することによって、前記第１導電体膜および前記第２
導電性下地膜を前記溝の内部に残す工程、（ｇ）前記第
２絶縁膜を除去した後、前記第１導電体膜および前記第
２導電性下地膜をマスクにしたエッチングで前記第１導
電性下地膜を除去することによって、前記第１導電体膜
と、前記第２導電性下地膜と、前記第２導電性下地膜の
下層の前記第１導電性下地膜とによって構成され、かつ
前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソー
ス、ドレインの一方に電気的に接続される第１電極を形
成する工程、（ｈ）前記第１電極の上部にその上面と側
面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の
上部に第２導電体膜からなる第２電極を形成することに
よって、前記第１電極、前記容量絶縁膜および前記第２
電極からなる容量素子を形成する工程。

【００３３】（１８）本発明の半導体集積回路装置の製
造方法は、前記請求項１７において、前記第１導電体膜
および前記第２導電性下地膜をマスクにしたエッチング
で前記第１導電性下地膜を除去することによって前記下
部電極を形成する際、前記下部電極の肩部を丸める。

【００３４】（１９）本発明の半導体集積回路装置の製
造方法は、前記請求項１７において、前記第１導電体膜
は、前記第２導電性下地膜をカソード電極とする電解メ
ッキ法、前記第２導電性下地膜を触媒とする無電解メッ
キ法または選択ＣＶＤ法のいずれかによって形成する。

【００３５】（２０）本発明の半導体集積回路装置の製
造方法は、前記請求項１９において、前記第１導電体膜
を前記電解メッキ法によって形成する際、ウエハの端部
に露出した前記第２導電性下地膜に負電極側の端子を接
続する。

【００３６】（２１）本発明の半導体集積回路装置の製
造方法は、前記請求項１７において、前記第１導電体膜
と前記第２導電性下地膜との合計の膜厚は、前記第１導
電性下地膜の膜厚よりも大きい。

【００３７】（２２）本発明の半導体集積回路装置の製
造方法は、前記請求項１７において、前記第１導電性下
地膜および前記第２導電性下地膜は、白金族金属、白金
族合金または白金族金属の導電性酸化物を主成分とする
膜からなる。

【００３８】（２３）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２または１７において、前
記溝の内部に前記第１導電体膜を埋め込む工程は、前記
第１導電体膜を前記溝の深さ以上の膜厚で形成する工程
と、その後、前記第１導電体膜を化学的機械研磨法でポ
リッシュバックまたはドライエッチング法でエッチバッ
クすることによって、その表面の高さを前記第２絶縁膜
の表面の高さと略同一にする工程とを含む。

【００３９】（２４）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｊ）を含んでいる。

【００４０】（ａ）半導体基板の主面上にメモリセル選
択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の底部
に露出した前記導電性下地膜をスパッタエッチングする
ことによって、前記第１導電性下地膜の一部を前記溝の
側壁に再析出させる工程、（ｅ）前記溝の底部に露出し
た前記第１導電性下地膜および前記溝の側壁に再析出さ
せた前記第１導電性下地膜のそれぞれの表面に第１導電
体膜を形成する工程、（ｆ）前記溝の内部を含む前記第
２絶縁膜の上部に、前記第２絶縁膜とはエッチング速度
が異なる第３絶縁膜を形成した後、前記第２絶縁膜の上
部の前記第３絶縁膜および前記第１導電体膜を除去する
ことによって、前記第３絶縁膜および前記第１導電体膜
を前記溝の内部に残す工程、（ｇ）前記第２絶縁膜と前
記第３絶縁膜とのエッチング速度の差を利用したエッチ
ングによって前記第２絶縁膜を選択的に除去する工程、
（ｈ）前記溝の側壁に再析出させた前記第１導電性下地
膜、前記第１導電性下地膜の表面に形成した前記第１導
電体膜および前記溝の内部の前記第３絶縁膜をマスクに
したエッチングで前記第１絶縁膜の上部の前記第１導電
性下地膜を除去する工程、（ｉ）前記第３絶縁膜を除去
することによって、前記第１導電体膜と前記第１導電性
下地膜とによって構成され、かつ前記第１導電性接続体
を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に
電気的に接続される第１電極を形成する工程、（ｊ）前
記第１電極の上部にその上面と側面とを覆う容量絶縁膜
を形成した後、前記容量絶縁膜の上部に第２導電体膜か
らなる第２電極を形成することによって、前記第１電
極、前記容量絶縁膜および前記第２電極からなる容量素
子を形成する工程。

【００４１】（２５）本発明の半導体集積回路装置の製
造方法は、前記請求項２４において、前記第２絶縁膜を
酸化シリコン系の絶縁膜とその上部に形成した窒化シリ
コン系の絶縁膜とで構成し、前記第２絶縁膜に前記溝を
形成する際、まずフォトレジスト膜をマスクにして前記
窒化シリコン系の絶縁膜をエッチングし、次いで前記フ
ォトレジスト膜を除去した後、前記窒化シリコン系の絶
縁膜をマスクにして前記酸化シリコン系の絶縁膜をエッ
チングする。

【００４２】（２６）本発明の半導体集積回路装置の製
造方法は、前記請求項２４において、前記第２絶縁膜お
よび前記第３絶縁膜の一方は、ホウ素、リンの少なくと
も一方を含む酸化シリコン系の絶縁膜からなり、前記第
２絶縁膜および前記第３絶縁膜の他方は、前記ホウ素お
よび前記リンを含まない酸化シリコン系の絶縁膜からな
る。

【００４３】（２７）本発明の半導体集積回路装置の製
造方法は、前記請求項２６において、前記第１絶縁膜を
酸化シリコン系の絶縁膜とその上部に形成した窒化シリ
コン系の絶縁膜とで構成し、前記（ｉ）工程で前記第３
絶縁膜を除去する際、前記窒化シリコン系の絶縁膜をエ
ッチングのストッパにして前記第３絶縁膜をエッチング
する。

【００４４】（２８）本発明の半導体集積回路装置の製
造方法は、前記請求項９または２４において、前記第１
導電体膜は、前記第１導電性下地膜の上部での膜成長速
度が前記第２絶縁膜の上部での膜成長速度よりも大きい
成膜方法によって形成する。

【００４５】（２９）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２または２４において、前
記第１導電体膜の膜厚は、前記第１導電性下地膜の膜厚
よりも大きい。

【００４６】（３０）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２または２４において、前
記第１導電体膜は、前記第１導電性下地膜をカソード電
極とする電解メッキ法、前記第１導電性下地膜を触媒と
する無電解メッキ法または選択ＣＶＤ法のいずれかによ
って形成する。

【００４７】（３１）本発明の半導体集積回路装置の製
造方法は、前記請求項３０において、前記第１導電体膜
を前記電解メッキ法によって形成する際、ウエハの端部
に露出した前記第１導電性下地膜に負電極側の端子を接
続する。

【００４８】（３２）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１７または２４において、前
記第１導電性下地膜のエッチングは、前記半導体基板の
主面に対して垂直な方向のエッチング速度が水平な方向
のエッチング速度よりも大きい異方性エッチング法によ
って行う。

【００４９】（３３）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１７または２４において、前
記第２絶縁膜に前記溝を形成する工程は、前記第１導電
性下地膜をエッチングのストッパに用いたドライエッチ
ングで行う。

【００５０】（３４）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７または２４におい
て、前記第１電極の平面パターンは、前記第２絶縁膜に
形成された前記溝の平面パターンによって規定される。

【００５１】（３５）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７または２４におい
て、前記溝の内径は、その底部よりも上端部の方が大き
い。

【００５２】（３６）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７または２４におい
て、前記第１導電性接続体と前記第１導電性下地膜との
間に前記第１導電性接続体の酸化を防止するバリアメタ
ル膜を形成する。

【００５３】（３７）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７または２４におい
て、前記容量素子の上部に第４絶縁膜を形成する工程
と、前記第４絶縁膜に接続孔を形成することによって前
記接続孔の底部に前記容量素子の前記上部電極を露出さ
せる工程と、前記接続孔の内部に第２導電性接続体を形
成する工程と、前記第４絶縁膜の上部に上層配線を形成
し、前記接続孔を通じて前記上層配線と前記上部電極と
を電気的に接続する工程をさらに含む。

【００５４】（３８）本発明の半導体集積回路装置の製
造方法は、前記請求項３７において、前記容量素子と前
記第２導電性接続体との間に前記第２導電性接続体の酸
化を防止するバリアメタル膜を形成する。

【００５５】（３９）本発明の半導体集積回路装置の製
造方法は、前記請求項３７において、前記容量素子の上
部の前記第４絶縁膜は、水素を透過し難い絶縁膜とその
上部に形成した酸化シリコン系の絶縁膜とからなる。

【００５６】（４０）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｈ）を含んでいる。

【００５７】（ａ）半導体基板の主面上にメモリセル選
択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の底部
に露出した前記第１導電性下地膜の上部に第１導電体膜
を形成することによって、前記溝の内部にその表面の高
さが前記第２絶縁膜の表面の高さよりも低くなるように
前記第１導電体膜を埋め込む工程、（ｅ）前記溝の内部
の前記第１導電体膜上にエッチングバリア膜を形成する
工程、（ｆ）前記エッチングバリア膜、前記第２絶縁
膜、前記第１導電体膜および前記第１導電性下地膜の相
互のエッチング速度の差を利用し、まず前記第２絶縁膜
をエッチングして選択的に除去し、次いで前記エッチン
グバリア膜をマスクにしたエッチングで前記第１導電性
下地膜を除去した後、前記エッチングバリア膜を選択的
に除去することによって、前記第１導電体膜および前記
第１導電性下地膜によって構成され、かつ前記第１導電
性接続体を介して前記ＭＩＳＦＥＴのソース、ドレイン
の一方に電気的に接続される第１電極を形成する工程、
（ｇ）前記第１電極の上部にその上面と側面とを覆う容
量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導
電体膜からなる第２電極を形成することによって、前記
第１電極、前記容量絶縁膜および前記第２電極からなる
容量素子を形成する工程。

【００５８】（４１）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７、２４または４０
において、前記第１導電性下地膜は、Ｐｔ、Ｒｕ、Ｉｒ
などの白金族金属または前記白金族金属を含む合金のい
ずれか一種または二種以上の金属、あるいはＲｕＯ₂ま
たはＩｒＯ₂からなる。

【００５９】（４２）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７、２４または４０
において、前記第１導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなど
の白金族金属または前記白金族金属を含む合金のいずれ
か一種または二種以上の金属、あるいはＲｕＯ₂または
ＩｒＯ₂からなる。

【００６０】（４３）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７、２４または４０
において、前記容量絶縁膜は、ペロブスカイト型または
複合ペロブスカイト型の結晶構造を有する高誘電率膜ま
たは強誘電体膜を主成分とする。

【００６１】（４４）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７、２４または４０
において、前記容量絶縁膜は、ＰＺＴ、ＰＬＴ、ＰＬＺ
Ｔ、ＰｂＴｉＯ₃、ＳｒＴｉＯ₃、ＢａＴｉＯ₃、ＢＳ
Ｔ、ＳＢＴまたはＴａ₂Ｏ₅のいずれかを主成分とする
膜からなる。

【００６２】（４５）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２、１７、２４または４０
において、前記第２導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなど
の白金族金属または前記白金族金属を含む合金のいずれ
か一種または二種以上の金属、あるいはＲｕＯ₂または
ＩｒＯ₂からなる。

【００６３】（４６）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｅ）を含んでいる。

【００６４】（ａ）半導体基板の主面上にメモリセル選
択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用
ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第２絶縁膜を
形成した後、前記第１導電性接続体の上方の前記第２絶
縁膜に溝を形成する工程、（ｄ）前記溝の内部にメッキ
法または選択ＣＶＤ法によって第１導電体膜を形成した
後、前記第２絶縁膜を除去することによって、前記第１
導電体膜によって構成され、かつ前記第１導電性接続体
を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に
電気的に接続される第１電極を形成する工程、（ｅ）前
記第１電極の上部にその上面と側面とを覆う容量絶縁膜
を形成した後、前記容量絶縁膜の上部にＣＶＤ法または
スパッタリング法で形成した第２導電体膜からなる第２
電極を形成することによって、前記第１電極、前記容量
絶縁膜および前記第２電極からなる容量素子を形成する
工程。

【００６５】（４７）本発明の半導体集積回路装置の製
造方法は、前記請求項４６において、前記第１導電体膜
および前記第２導電体膜は、白金族金属、白金族合金ま
たは白金族金属の導電性酸化物を主成分とする膜からな
る。

【００６６】（４８）本発明の半導体集積回路装置の製
造方法は、前記請求項４６において、前記容量絶縁膜
は、ペロブスカイト型または複合ペロブスカイト型の結
晶構造を有する高誘電率膜または強誘電体膜を主成分と
する。

【００６７】（４９）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記（ｅ）工程にお
けるエッチングは、前記第１導電性下地膜を構成する材
料に対するエッチング速度が、前記第１導電体膜を構成
する材料に対するエッチング速度よりも大きくなる方法
で行う。

【００６８】（５０）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記（ｇ）工程にお
けるエッチングは、前記第１導電性下地膜を構成する材
料に対するエッチング速度が、前記第１導電体膜を構成
する材料に対するエッチング速度よりも大きくなる方法
で行う。

【００６９】（５１）本発明の半導体集積回路装置は、
半導体基板の主面上に形成された第１の電極と前記第１
の電極の上面および側壁面上に容量絶縁膜を介して形成
された第２の電極とによって構成される容量素子を有
し、前記容量素子の前記第１の電極は、白金族金属、白
金族合金または白金族金属の導電性酸化物を主成分とす
る。

【００７０】（５２）本発明の半導体集積回路装置は、
前記請求項５１において、前記半導体基板の主面上に、
前記容量素子の前記第１の電極に電気的に接続された容
量素子選択用スイッチング素子を有する。

【００７１】（５３）本発明の半導体集積回路装置は、
前記請求項５１において、前記容量素子の前記容量絶縁
膜は、ペロブスカイト型または複合ペロブスカイト型の
結晶構造を有する高誘電率膜または強誘電体膜を主成分
とする。

【００７２】（５４）本発明の半導体集積回路装置の製
造方法は、前記請求項９、１２または１７において、前
記第２絶縁膜は酸化シリコン膜からなる。

【００７３】（５５）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記（ｄ）工程は、
前記溝の深さよりも大きい膜厚を有する前記第１導電体
膜を成膜する工程と、前記溝の外部に形成された前記第
１導電体膜をウエハ主面上の平坦化処理によって除去す
る工程を含む。

【００７４】（５６）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記（ｄ）工程は、
前記溝の深さよりも大きい膜厚を有する前記第１導電体
膜を成膜する工程と、前記溝の外部に形成された前記第
１導電体膜を化学的機械研磨法またはドライエッチング
法によって除去する工程を含む。

【００７５】（５７）本発明の半導体集積回路装置の製
造方法は、前記請求項９において、前記容量素子の前記
容量絶縁膜は、前記（ｅ）工程のエッチングによって形
成された前記第１導電性下地膜の側壁部上も覆うように
形成される。

【００７６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００７７】（実施の形態１）本発明の実施の形態１で
あるＤＲＡＭの製造方法を図１〜図３１を用いて工程順
に説明する。なお、以下の説明では、０．１８μｍのデ
ザインルールを用いて６４メガビット(Mbit)〜２５６メ
ガビットのＤＲＡＭを製造する場合について説明する。

【００７８】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、単に基板という）１に素子分離溝
２を形成する。ここで、図の左側部分はメモリセルが形
成される領域（メモリセルアレイ）を示し、右側部分は
周辺回路領域を示している。

【００７９】上記素子分離２を形成するには、まず素子
分離領域の基板１をエッチングして深さ３５０nm程度の
溝を形成した後、基板１を約１０００℃で熱酸化するこ
とによって、溝の内壁に膜厚１０nm程度の薄い酸化シリ
コン膜６を形成する。この酸化シリコン膜６は、溝の内
壁に生じたドライエッチングのダメージを回復すると共
に、次の工程で溝の内部に埋め込まれる酸化シリコン膜
７と基板１との界面に生じるストレスを緩和するために
形成する。

【００８０】次に、上記溝の内部を含む基板１上にＣＶ
Ｄ法で膜厚６００nm程度の酸化シリコン膜７を堆積し、
続いて基板１を約１１５０℃で熱酸化することによっ
て、酸化シリコン膜７の膜質を改善するためのデンシフ
ァイ（焼き締め）を行った後、化学的機械研磨（ＣＭ
Ｐ）法で溝の上部の酸化シリコン膜７をポリッシュバッ
クすることによって、その表面を平坦化する。

【００８１】上記した方法で基板１に素子分離溝２を形
成することによって、図２に示すように、メモリセルア
レイには素子分離溝２によって周囲を囲まれた、島状に
点在する多数の活性領域（Ｌ）が形成される。これらの
活性領域（Ｌ）は、例えば図の左右方向に細長く延び、
かつその中央部が図の上方に向かって凸状に突き出した
略Ｔ字形の平面パターンで構成される。図の上下方向に
沿った上記活性領域（Ｌ）の寸法および隣接する活性領
域Ｌとの間隔は、それぞれフォトリソグラフィの解像限
界で決まる最小寸法（０. １８μｍ）とする。

【００８２】次に、図３に示すように、基板１にｐ型不
純物（ホウ素）およびｎ型不純物（例えばリン）をイオ
ン打ち込みした後、約１０００℃の熱処理で上記不純物
を拡散させることによって、メモリセルアレイの基板１
にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路
領域の基板１にｐ型ウエル３およびｎ型ウエル４を形成
する。メモリセルアレイのｐ型ウエル３を囲むｎ型ウエ
ル５は、図示しない入出力回路などから基板１を通じて
このｐ型ウエル３にノイズが侵入するのを防ぐために形
成する。

【００８３】次に、フッ酸を用いたウェットエッチング
で基板１（ｐ型ウエル３、ｎ型ウエル４）の表面を洗浄
した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型
ウエル４のそれぞれの表面に膜厚６nm程度の清浄なゲー
ト酸化膜８を形成する。なお、ゲート酸化膜８は、その
一部に窒化シリコンを含んだ酸窒化シリコン膜で構成し
てもよい。酸窒化シリコン膜は、酸化シリコン膜に比べ
て膜中における界面準位の発生を抑制したり、電子トラ
ップを低減したりする効果が高いので、ゲート酸化膜８
のホットキャリア耐性を向上させることができる。酸窒
化シリコン膜を形成するには、例えば基板１をＮＯやＮ
Ｏ₂といった含窒素ガス雰囲気中で熱酸化すればよい。

【００８４】次に、図４および図５（メモリセルアレイ
の平面図）に示すように、ゲート酸化膜８の上部にゲー
ト電極９（ワード線ＷＬ）を形成した後、ゲート電極９
の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）
をイオン打ち込みすることによってｎ^-型半導体領域１
１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイ
オン打ち込みすることによってｐ^-型半導体領域１２を
形成する。

【００８５】上記ゲート電極９（ワード線ＷＬ）は、例
えばゲート酸化膜８の上部にリン（Ｐ）をドープした膜
厚５０nm程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆
積し、続いてその上部にスパッタリング法で膜厚５nm程
度のＷＮ膜と膜厚１００nm程度のＷ膜とを堆積し、さら
にその上部にＣＶＤ法で膜厚１５０nm程度の窒化シリコ
ン膜１０を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングでこれらの膜をパター
ニングすることによって形成する。メモリセルアレイに
形成されるゲート電極９（ワード線ＷＬ）の幅（ゲート
長）および間隔は、それぞれフォトリソグラフィの解像
限界で決まる最小寸法（０．１８μｍ）とする。

【００８６】次に、図６に示すように、基板１上にＣＶ
Ｄ法で膜厚５０nm程度の窒化シリコン膜１３を堆積した
後、メモリセルアレイの基板１の上部をフォトレジスト
膜（図示せず）で覆い、周辺回路領域の窒化シリコン膜
１３を異方的にエッチングすることによって、周辺回路
領域のゲート電極９の側壁にサイドウォールスペーサ１
３ａを形成する。

【００８７】次に、周辺回路領域のｐ型ウエル３にｎ型
不純物（リンまたはヒ素）をイオン打ち込みすることに
よってｎ⁺型半導体領域１４（ソース、ドレイン）を形
成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打
ち込みすることによってｐ⁺型半導体領域１５（ソー
ス、ドレイン）を形成する。ここまでの工程で、周辺回
路領域にＬＤＤ(Lightly Doped Drain) 構造のソース、
ドレインを有するｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。

【００８８】次に、図７に示すように、窒化シリコン膜
１３の上部にＣＶＤ法で膜厚６００nm程度の酸化シリコ
ン膜１６を堆積した後、酸化シリコン膜１６をＣＭＰ法
でポリッシュバックすることによってその表面を平坦化
する。あるいは、基板１上に膜厚３００nm程度のＳ０Ｇ
（スピンオングラス）膜（図示せず）を塗布した後、基
板１を８００℃程度で熱処理してＳＯＧ膜をデンシファ
イ（焼き締め）し、続いてＳＯＧ膜の上部にＣＶＤ法で
膜厚３００nm程度の酸化シリコン膜１６を堆積した後、
酸化シリコン膜１６をＣＭＰ法でポリッシュバックする
ことによってその表面を平坦化してもよい。ＳＯＧ膜
は、ＣＶＤ法で堆積した酸化シリコン膜に比べてリフロ
ー性が高く、微細な配線間のギャップフィル性に優れて
いるので、フォトリソグラフィの解像限界で決まる最小
寸法まで微細化されたゲート電極９（ワード線ＷＬ）の
隙間を良好に埋め込むことができる。

【００８９】次に、フォトレジスト膜（図示せず）をマ
スクにしたドライエッチングでメモリセルアレイの酸化
シリコン膜１６をドライエッチングした後、酸化シリコ
ン膜１６の下層の窒化シリコン膜１３をドライエッチン
グすることによって、ｎ^-型半導体領域１１の上部にコ
ンタクトホール１８、１９を形成する。

【００９０】上記酸化シリコン膜１６のエッチングは、
窒化シリコンに比べて酸化シリコンのエッチング速度が
大きくなるような条件で行い、窒化シリコン膜１３が完
全には除去されないようにする。また、窒化シリコン膜
１３のエッチングは、シリコン（基板）や酸化シリコン
に比べて窒化シリコンのエッチング速度が大きくなるよ
うな条件で行い、基板１や酸化シリコン膜７が深く削れ
ないようにする。さらに、窒化シリコン膜１３のエッチ
ングは、窒化シリコン膜１３が異方的にエッチングされ
るような条件で行い、ゲート電極９（ワード線ＷＬ）の
側壁に窒化シリコン膜１３を残すようにする。これによ
り、フォトリソグラフィの解像限界で決まる最小寸法よ
りも微細な径を有するコンタクトホール１８、１９がゲ
ート電極９（ワード線ＷＬ）に対して自己整合（セルフ
アライン）で形成される。

【００９１】次に、上記コンタクトホール１８、１９を
通じてメモリセルアレイのｐ型ウエル３（ｎ^-型半導体
領域１１）にｎ型不純物（リンまたはヒ素）をイオン打
ち込みすることによって、ｎ⁺型半導体領域１７（ソー
ス、ドレイン）を形成する。ここまでの工程で、メモリ
セルアレイにｎチャネル型で構成されるメモリセル選択
用ＭＩＳＦＥＴＱｓが形成される。

【００９２】次に、図８に示すように、コンタクトホー
ル１８、１９の内部にプラグ２０を形成する。プラグ２
０は、コンタクトホール１８、１９の内部を含む酸化シ
リコン膜１６の上部にリン（Ｐ）などのｎ型不純物をド
ープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、
続いてこの多結晶シリコン膜をエッチバック（またはＣ
ＭＰ法でポリッシュバック）してコンタクトホール１
８、１９の内部のみに残すことによって形成する。

【００９３】次に、図９に示すように、酸化シリコン膜
１６の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン
膜２１を堆積した後、フォトレジスト膜（図示せず）を
マスクにしたドライエッチングで周辺回路領域の酸化シ
リコン膜２１およびその下層の酸化シリコン膜１６をド
ライエッチングすることによって、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのソース、ドレイン（ｎ⁺型半導体領域１
４）の上部にコンタクトホール２２を形成し、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ⁺型半導
体領域１５）の上部にコンタクトホール２３を形成す
る。また、このとき同時に、周辺回路領域のｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極９（およびｎチャネル
型ＭＩＳＦＥＴＱｐの図示しない領域のゲート電極９）
の上部にコンタクトホール２４を形成し、メモリセルア
レイのコンタクトホール１８の上部に接続孔２５を形成
する。

【００９４】次に、図１０に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ⁺型半導体領
域１４）の表面、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス、ドレイン（ｐ⁺型半導体領域１５）の表面およびコ
ンタクトホール１８の内部のプラグ２０の表面にそれぞ
れシリサイド膜２６を形成した後、コンタクトホール２
２、２３、２４の内部および接続孔２５の内部にそれぞ
れプラグ２７を形成する。

【００９５】上記シリサイド膜２６は、例えばコンタク
トホール２２、２３、２４の内部および接続孔２５の内
部を含む酸化シリコン膜２１の上部にスパッタリング法
で膜厚３０nm程度のＴｉ膜と膜厚２０nm程度のＴｉＮ膜
とを堆積した後、基板１を約６５０℃で熱処理すること
によって形成する。また、プラグ２７は、例えばコンタ
クトホール２２、２３、２４の内部および接続孔２５の
内部を含む上記ＴｉＮ膜の上部にＣＶＤ法で膜厚５０nm
程度のＴｉＮ膜および膜厚３００程度のＷ膜を堆積した
後、酸化シリコン膜２１の上部のＷ膜、ＴｉＮ膜および
Ｔｉ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホ
ール２２、２３、２４の内部および接続孔２５の内部の
みに残すことによって形成する。

【００９６】ソース、ドレイン（ｎ⁺型半導体領域１
４、ｐ⁺型半導体領域１５）とその上部に形成されたプ
ラグ２７との界面にＴｉシリサイドからなる上記シリサ
イド膜２６を形成することにより、ソース、ドレイン
（ｎ⁺型半導体領域１４、ｐ⁺型半導体領域１５）とプ
ラグ２７とのコンタクト抵抗を低減することができる。

【００９７】次に、図１１に示すように、メモリセルア
レイの酸化シリコン膜２１の上部にビット線ＢＬを形成
し、周辺回路領域の酸化シリコン膜２１の上部に第１層
目の配線３０〜３３を形成する。ビット線ＢＬおよび第
１層目の配線３０〜３３は、例えば酸化シリコン膜２１
の上部にスパッタリング法で膜厚１００nm程度のＷ膜を
堆積した後、フォトレジスト膜をマスクにしてこのＷ膜
をドライエッチングすることによって形成する。

【００９８】次に、図１２に示すように、ビット線ＢＬ
および第１層目の配線３０〜３３の上部にＣＶＤ法で膜
厚３００nm程度の酸化シリコン膜３４（第１絶縁膜）を
堆積し、続いて酸化シリコン膜３４の上部にＣＶＤ法で
膜厚２００nm程度の多結晶シリコン膜３５を堆積した
後、フォトレジスト膜をマスクにしてメモリセルアレイ
の多結晶シリコン膜３５をドライエッチングすることに
よって、コンタクトホール１９の上方の多結晶シリコン
膜３５に溝３６を形成する。この溝３６の直径は、フォ
トリソグラフィの解像限界で決まる最小寸法とする。

【００９９】次に、図１３に示すように、上記溝３６の
側壁にサイドウォールスペーサ３７を形成した後、この
サイドウォールスペーサ３７と多結晶シリコン膜３５と
をマスクにして酸化シリコン膜３４およびその下層の酸
化シリコン膜２１をドライエッチングすることによっ
て、コンタクトホール１９の上部に接続孔３８（第１接
続孔）を形成する。溝３６の側壁のサイドウォールスペ
ーサ３７は、溝３６の内部を含む多結晶シリコン膜３５
の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、こ
の多結晶シリコン膜を異方的にエッチングして溝３６の
側壁に残すことによって形成する。

【０１００】側壁にサイドウォールスペーサ３７が形成
された上記溝３６の底部に接続孔３８を形成することに
より、接続孔３８の径は、フォトリソグラフィの解像限
界で決まる最小寸法よりも小さくなる。これにより、メ
モリセルサイズを縮小しても、ビット線ＢＬと接続孔３
８との合わせマージンが確保されるので、次の工程で接
続孔３８の内部に埋め込まれるプラグ３９とビット線Ｂ
Ｌとの短絡を確実に防止することができる。

【０１０１】次に、上記多結晶シリコン膜３５とサイド
ウォールスペーサ３７とをドライエッチングで除去した
後、図１４に示すように、接続孔３８の内部にプラグ３
９（第１導電性接続体）を形成する。プラグ３９は、接
続孔３８の内部を含む酸化シリコン膜３４の上部にｎ型
不純物（リン）をドープした低抵抗多結晶シリコン膜を
ＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチ
バックして接続孔３８の内部のみに残すことによって形
成する。このとき、多結晶シリコン膜をオーバーエッチ
ングすることによって、図示のように、プラグ３９の表
面の高さを酸化シリコン膜３４の表面の高さよりも低く
する。

【０１０２】次に、図１５に示すように、接続孔３８の
内部のプラグ３９の表面にシリサイド膜４０を形成し、
次いでこのシリサイド膜４０の表面にバリアメタル膜４
１を形成する。

【０１０３】上記シリサイド膜４０は、多結晶シリコン
で構成されたプラグ３９とバリアメタル膜４１とのコン
タクト抵抗を低減するために形成する。シリサイド膜４
０は、例えば接続孔３８の内部を含む酸化シリコン膜３
４の上部にスパッタリング法でＴｉ膜を堆積し、続いて
基板１を約６５０℃で熱処理してプラグ３９の表面にシ
リサイド膜４０を形成した後、酸化シリコン膜３４の上
部に残った未反応のＴｉ膜をエッチングで除去すること
によって形成する。

【０１０４】また、シリサイド膜４０の上部のバリアメ
タル膜４１は、後の工程でその上部に形成される導電性
下地膜（４２）とプラグ３９との反応によるコンタクト
抵抗の増加を防ぎ、かつ導電性下地膜（４２）の上部に
形成される情報蓄積用容量素子の容量絶縁膜（４７）を
熱処理する際にプラグ３９の表面が酸化されるのを防ぐ
目的で形成する。バリアメタル膜４１は、例えば接続孔
３８の内部を含む酸化シリコン膜３４の上部にスパッタ
リング法でＴａＳｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮ、
ＷＳｉＮ、ＷＮなどの高融点金属（珪）窒化物や、（Ｔ
ｉ、Ａｌ）Ｎの固溶体などの導体膜を堆積した後、この
導体膜をＣＭＰ法で研磨（またはドライエッチング法で
エッチバック）して接続孔３８の内部のみに残すことに
よって形成する。特に（Ｔｉ、Ａｌ）Ｎの固溶体は、そ
の中に含まれるＡｌの酸素バリア性が高いので、プラグ
３９の表面の酸化を有効に防止できる。

【０１０５】次に、図１６に示すように、上記酸化シリ
コン膜３４の上部に導電性下地膜４２を形成する。この
導電性下地膜４２は、情報蓄積用容量素子の下部電極材
料である金属膜を電解メッキ法で形成する際のカソード
電極として使用されるものであり、下部電極材料である
金属膜に比べて薄い膜厚で形成する。導電性下地膜４２
は、例えばスパッタリング法で堆積した膜厚５０〜６０
nm程度のＰｔ膜からなる。

【０１０６】次に、図１７に示すように、導電性下地膜
４２の上部にＣＶＤ法で酸化シリコン膜４３（第２絶縁
膜）を堆積した後、フォトレジスト膜（図示せず）をマ
スクにしてメモリセルアレイの酸化シリコン膜４３をド
ライエッチングすることによって、接続孔３８の上部に
溝４４を形成する。

【０１０７】後述するように、情報蓄積用容量素子の下
部電極（４６）は、上記溝４４の内部に形成されるの
で、下部電極（４６）の表面積を大きくして情報蓄積用
容量素子の蓄積電荷量を増やすためには、酸化シリコン
膜４３を厚い膜厚（例えば５００nm程度）で堆積するこ
とによって溝４４を深くする必要がある。

【０１０８】また、酸化シリコン膜４３をドライエッチ
ングして溝４４を形成する際は、酸化シリコン膜４３の
下層の導電性下地膜４２をエッチングのストッパとして
利用する。これにより、酸化シリコン膜４３をオーバー
エッチングしても導電性下地膜４２の下層の酸化シリコ
ン膜３４が削れることがないので、少ないエッチングマ
ージンで確実に溝４４を形成することができる。

【０１０９】さらに、酸化シリコン膜４３をドライエッ
チングして溝４４を形成することにより、溝４４の内径
は、その底部と上端部とが等しくなるか、あるいは底部
よりも上端部の方が大きい逆テーパ状となる。

【０１１０】次に、図１８に示すように、溝４４の底部
に露出した導電性下地膜４２をカソード電極とする電解
メッキ法によって、導電性下地膜４２の表面にＰｔ膜４
５（第１導電体膜）を析出させる。Ｐｔ膜４５は、その
表面の高さが少なくとも酸化シリコン膜４３の表面の高
さ、すなわち溝４４の深さよりも大きくなるように形成
する。

【０１１１】図１９は、Ｐｔ膜４５の形成に用いる電解
メッキ処理装置１００の概略図である。メッキ液１０１
が充填されたメッキ槽１０２の中には、基板（ウエハ）
１とアノード電極１０３とが対向して配置される。アノ
ード電極１０３には、メッキ槽１０２の外部の直流電源
１０４から正の電圧が印加され、基板（ウエハ）１に
は、接触端子１０５を介して直流電源１０４から負の電
圧が印加される。

【０１１２】図２０に拡大して示すように、上記接触端
子１０５は、基板（ウエハ）１の最外周部に露出した導
電性下地膜４２の表面に接触し、これにより、導電性下
地膜４２がカソード電極として機能する。このとき、図
２１に示すように、基板（ウエハ）１の主面は、接触端
子１０５が接触する最外周部と、メモリセルアレイの溝
４４の底部のみに導電性下地膜４２が露出し、他の領域
（周辺回路領域やスクライブ領域など）の導電性下地膜
４２は、その表面が酸化シリコン膜４３で覆われてい
る。

【０１１３】上記のように、基板（ウエハ）１の全面に
形成された導電性下地膜４２と接触端子１０５とが基板
（ウエハ）１の最外周部で接触した場合、基板（ウエ
ハ）１の面内における電流の強さは、接触端子１０５か
ら遠ざかる程、すなわち基板（ウエハ）１の中心部に近
づく程弱くなる。一方、電解メッキ法による金属膜の成
長速度は、電流の強さに比例して増大する。従って、特
にカソード電極として機能する導電性下地膜４２の膜厚
が薄い場合には、基板（ウエハ）１の中心部に近づく程
電極の電気抵抗が大きくなり、導電性下地膜４２の表面
に析出するＰｔ膜４５の成長速度が遅くなる。

【０１１４】そこで、電解メッキ法で基板（ウエハ）１
の表面にＰｔ膜４５を形成する場合は、基板（ウエハ）
１の面内におけるＰｔ膜４５の成膜速度のばらつきを考
慮し、基板（ウエハ）１の外周に近い領域においては、
Ｐｔ膜４５の表面の高さが酸化シリコン膜４３の表面の
高さよりも十分に大きくなるように成膜時間を制御す
る。これにより、カソード電極の電気抵抗が大きくなる
基板（ウエハ）１の中心部においても、Ｐｔ膜４５の表
面の高さを酸化シリコン膜４３の表面の高さと同等以上
にすることができる。

【０１１５】次に、図２２に示すように、溝４４の開孔
部に露出した過剰のＰｔ膜４５をＣＭＰ法でポリッシュ
バック、またはドライエッチング法でエッチバックする
ことによって、基板（ウエハ）１の全面においてＰｔ膜
４５の表面の高さを酸化シリコン膜４３の表面の高さと
同じにする。

【０１１６】なお、上記の平坦化処理に先立ち、Ｐｔ膜
４５の上部にエッチング速度がＰｔに近い膜を堆積し、
この膜を平坦化してからＰｔ膜４５を平坦化すると、Ｐ
ｔ膜４５の表面の高さと酸化シリコン膜４３の表面の高
さとをより確実に均等化することができる。また、上記
の平坦化処理を行う他の方法として、電解メッキの逆反
応を利用し、酸化シリコン膜４３の表面よりも高い部分
のＰｔ膜４５を電気分解で除去してもよい。

【０１１７】次に、図２３に示すように、フッ酸などの
エッチング液を用いたウェットエッチングで酸化シリコ
ン膜４３を除去する。このとき、酸化シリコン膜４３の
下層の導電性下地膜４２がエッチングのストッパとなる
ので、酸化シリコン膜４３をオーバーエッチングしても
導電性下地膜４２の下層の酸化シリコン膜３４が削れる
恐れはない。これにより、膜厚の大きい酸化シリコン膜
４３を完全に除去することができ、かつ酸化シリコン膜
４３を除去した後に導電性下地膜４２の上に残ったアス
ペクト比の大きい柱状のＰｔ膜４５が倒れる不具合が防
止できる。

【０１１８】次に、図２４に示すように、Ｐｔ膜４５を
マスクにして導電性下地膜４２をドライエッチングする
ことにより、Ｐｔ膜４５とその下部に残った導電性下地
膜４２とからなる情報蓄積用容量素子の下部電極４６を
形成する。導電性下地膜４２をドライエッチングするに
は、例えばＡｒイオンの成分比が高いＣＦ₄＋Ａｒプラ
ズマを利用した異方性エッチング法を用いる。

【０１１９】上記のように、導電性下地膜４２を構成す
るＰｔ膜をドライエッチングでパターニングした場合
は、パターンの側壁に蒸気圧の低い反応生成物が堆積す
る。そのため、エッチング後にＰｔ膜４５の下部に残っ
た導電性下地膜４２の側面は、下端部の径が上端部の径
よりも大きいテーパ状となる。しかし、本実施の形態で
は、ドライエッチングでパターニングされる導電性下地
膜４２の膜厚が、その上部のＰｔ膜４５の膜厚（５００
nm程度）に比べて十分に薄い（５０〜６０nm程度）た
め、その側面がテーパ状となっても、パターンの横方向
の広がりは僅かである。これにより、下部電極４６同士
の間隔を縮小してもそれらの短絡を防止することができ
るので、Ｐｔ膜で構成された下部電極４６を有するＤＲ
ＡＭのメモリセルサイズを縮小することができる。

【０１２０】また、Ｐｔ膜４５をマスクにして導電性下
地膜４２をドライエッチングした場合は、導電性下地膜
４２と同じ材料であるＰｔ膜４５の表面もある程度エッ
チングされるので、図示のように、その肩部（上縁部）
が削られて丸くなる。これにより、次の工程で下部電極
４６の上部に堆積する容量絶縁膜（４７）のステップカ
バレージ（段差被覆性）が良好になる。

【０１２１】次に、基板１の表面を洗浄した後、図２５
に示すように、下部電極４６の上面と側面とに沿って容
量絶縁膜４７を堆積する。容量絶縁膜４７は、例えばＭ
ＯＣＶＤ(Metal Organic Chemical Vapor Deposition)
法で堆積したＢＳＴ膜からなる。

【０１２２】前記のように、下部電極４６の肩部（上縁
部）が丸くなっているために、容量絶縁膜４７は、下部
電極４６の上面と側面とに沿ってほぼ均一な膜厚で堆積
する。すなわち、下部電極４６の肩部で容量絶縁膜４７
の膜厚が薄くなることはないので、下部電極４６の肩部
近傍における電界集中が防止され、この電界集中に起因
するリーク電流の増加を防ぐことができる。

【０１２３】次に、上記容量絶縁膜４７の膜質を改善す
るために、約７００℃の酸素雰囲気中で基板１を熱処理
する。このとき、容量絶縁膜４７を構成するＢＳＴ膜中
の酸素がＰｔ膜で構成された下部電極４６中に拡散し、
その一部は下部電極４６の下部の接続孔３８内にも拡散
する。しかし、前述したように、接続孔３８の内部に埋
め込まれたプラグ３９の表面には酸素の拡散を防ぐバリ
アメタル膜４１が形成されているので、上記の高温熱処
理によってプラグ３９の表面が酸化される恐れはない。

【０１２４】次に、図２６に示すように、容量絶縁膜４
７の上部に情報蓄積用容量素子の上部電極材料であるＰ
ｔ膜４８ａ（第２導電体膜）をＣＶＤ法で堆積した後、
図２７に示すように、Ｐｔ膜４８ａの上部にバリアメタ
ル膜４９を形成する。

【０１２５】Ｐｔ膜４８ａの上部のバリアメタル膜４９
は、後の工程で情報蓄積用容量素子の上部の絶縁膜に形
成される接続孔（５１）内のプラグ（５３）と上部電極
（４８）との電気的接続を十分に確保すると共に、Ｐｔ
膜４８ａを通じて拡散する容量絶縁膜４７中の酸素に起
因する上記プラグ（５３）の酸化を防ぐ目的で形成す
る。バリアメタル膜４９は、例えばスパッタリング法で
堆積したＴａＳｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮ、Ｗ
ＳｉＮ、ＷＮなどの高融点金属（珪）窒化物や、（Ｔ
ｉ、Ａｌ）Ｎの固溶体などの導体膜で構成され、特に
（Ｔｉ、Ａｌ）Ｎの固溶体が好ましい。

【０１２６】次に、図２８に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングで周
辺回路領域のバリアメタル膜４９、Ｐｔ膜４８ａおよび
容量絶縁膜４７を除去することによって、Ｐｔ膜４８ａ
で構成された上部電極４８、ＢＳＴ膜で構成された容量
絶縁膜４７およびＰｔ膜４５で構成された下部電極４６
からなる情報蓄積用容量素子Ｃを形成する。また、ここ
までの工程により、情報蓄積用容量素子Ｃとメモリセル
選択用ＭＩＳＦＥＴＱｓとが直列に接続されたメモリセ
ルが完成する。

【０１２７】次に、図２９に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５０（第４
絶縁膜）を堆積した後、その表面をＣＭＰ法で平坦化す
る。続いて図３０に示すように、フォトレジスト膜（図
示せず）をマスクにしてメモリセルアレイの端部の酸化
シリコン膜５０をドライエッチングすることによって、
情報蓄積用容量素子Ｃの上部電極４８の上部に接続孔５
１を形成する。また、このとき同時に周辺回路領域の酸
化シリコン膜５０およびその下層の酸化シリコン膜３４
をドライエッチングすることによって、第１層目の配線
３１の上部に接続孔５２を形成する。

【０１２８】次に、上記接続孔５１、５２の内部にプラ
グ５３（第２導電性接続体）を形成する。プラグ５３
は、例えば接続孔５１、５２の内部を含む酸化シリコン
膜５０の上部にスパッタリング法でＷ膜を堆積した後、
このＷ膜をエッチバックして接続孔５１、５２の内部の
みに残すことによって形成する。接続孔５１内のプラグ
５３と上部電極４８との間にはバリアメタル膜４９が介
在しているため、上部電極４８を構成するＰｔ膜４８ａ
を通じて拡散する容量絶縁膜４７中の酸素に起因するプ
ラグ５３の酸化を防止することができる。

【０１２９】次に、図３１に示すように、酸化シリコン
膜５０の上部に第２層目の配線５４〜５６を形成する。
配線５４〜５６は、例えば酸化シリコン膜の上部にスパ
ッタリング法でＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を
順次堆積し、フォトレジスト膜をマスクにしたドライエ
ッチングでこれらの膜をパターニングすることによって
形成する。第２層目の配線５４〜５６の上部には、その
後、絶縁膜を介して第３層目の配線が形成されるが、そ
の図示は省略する。

【０１３０】本実施の形態では、導電性下地膜４２、下
部電極４６および上部電極４８をそれぞれＰｔ膜で構成
したが、導電性下地膜４２、下部電極４６および上部電
極４８は、Ｒｕ、Ｉｒ、Ｐｔ−Ｒｈ合金、ＲｕＯ₂また
はＩｒＯ₂など、白金族金属、白金族合金、白金族金属
の導電性酸化物の一種または二種以上の導電膜を主成分
とする膜によって構成してもよい。

【０１３１】また、前記下部電極４６を構成するＰｔ膜
４５と導電性下地膜４２および上部電極４８は、すべて
同じ材料とする必要はなく、それぞれ選択できる範囲内
で最適な材料を採用すればよい。例えば導電性下地膜４
２をスパッタリング法で形成したＲｕ膜によって形成
し、Ｐｔ膜４５を本実施の形態と同様にメッキによって
形成したＰｔ膜によって形成し、導電性下地膜４２のエ
ッチング時に導電性下地膜４２のエッチング速度がＰｔ
膜４５のエッチング速度よりも大きくなるような条件を
採用することによって、マスクとなるＰｔ膜４５の高さ
の減少を少なくすることができる。Ｒｕ膜（導電性下地
膜４２）のエッチング速度がＰｔ膜４５のエッチング速
度よりも大きくなるような条件としては、例えばＲｕが
Ｏ₂系のガスにより比較的低温で化学的作用によるエッ
チングが可能であることを利用した酸素：塩素（＝９：
１）混合ガスプラズマによるドライエッチングなどが考
えられる。

【０１３２】また、本実施の形態では、導電性下地膜４
２をカソード電極とする電解メッキ法によって、その表
面に下部電極材料（Ｐｔ膜４５）を形成したが、導電性
下地膜４２を触媒とする無電解メッキ法でその表面に下
部電極材料（Ｐｔ膜４５）を形成したり、導電性下地膜
４２の表面に選択ＣＶＤ法で下部電極材料（Ｐｔ膜４
５）を形成したりしてもよい。

【０１３３】さらに、本実施の形態では、容量絶縁膜４
７をＭＯＣＶＤ法で堆積したＢＳＴ膜で構成したが、Ｐ
ＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ₃、ＳｒＴｉ
Ｏ₃、ＢａＴｉＯ₃、ＢＳＴ、ＳＢＴまたはＴａ₂Ｏ₅
など、ペロブスカイト型または複合ペロブスカイト型の
結晶構造を有する高誘電率膜または強誘電体膜を主成分
とする膜によって構成してもよい。また、これらの膜の
形成にスパッタリング法やゾル−ゲル法などを用いても
よい。

【０１３４】（実施の形態２）本発明の実施の形態２で
あるＤＲＡＭの製造方法を図３２〜図４０を用いて工程
順に説明する。

【０１３５】まず、図３２に示すように、メモリセルア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、周
辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐを形成した後、メモリセルア
レイにビット線ＢＬを形成し、周辺回路領域に第１層目
の配線３０〜３３を形成する。次に、ビット線ＢＬおよ
び第１層目の配線３０〜３３の上部に堆積した酸化シリ
コン膜３４に接続孔３８を形成した後、接続孔３８の内
部にプラグ３９、シリサイド膜４０およびバリアメタル
膜４１を順次形成する。ここまでの工程は、前記実施の
形態１と同じである。

【０１３６】次に、図３３に示すように、ビット線ＢＬ
および第１層目の配線３０〜３３の上部にＣＶＤ法で膜
厚５０〜６０nm程度の窒化シリコン膜２８を堆積し、続
いて窒化シリコン膜２８の上部にＣＶＤ法で膜厚５００
nm程度の酸化シリコン膜４３を堆積した後、図３４に示
すように、フォトレジスト膜（図示せず）をマスクにし
てメモリセルアレイの酸化シリコン膜４３をドライエッ
チングすることによって、接続孔３８の上部に溝４４を
形成する。

【０１３７】酸化シリコン膜４３をドライエッチングし
て上記溝４４を形成する際は、酸化シリコン膜４３の下
層の窒化シリコン膜２８をエッチングのストッパとして
利用する。これにより、酸化シリコン膜４３をオーバー
エッチングしても、窒化シリコン膜２８の下層の酸化シ
リコン膜３４が削れることがないので、少ないエッチン
グマージンで確実に溝４４を形成することができる。

【０１３８】次に、図３５に示すように、溝４４の底部
に露出した窒化シリコン膜２８をドライエッチングで除
去した後、図３６に示すように、溝４４の内部を含む酸
化シリコン膜３４の上部に導電性下地膜４２を堆積す
る。この導電性下地膜４２は、情報蓄積用容量素子の下
部電極材料となる金属膜を電解メッキ法で形成する際の
カソード電極として使用されるものであり、例えばスパ
ッタリング法で堆積した膜厚５０〜６０nm程度のＰｔ膜
からなる。

【０１３９】次に、図３７に示すように、上記導電性下
地膜４２をカソード電極とする電解メッキ法によって、
導電性下地膜４２の表面にＰｔ膜４５を析出させる。前
記実施の形態１と同様、Ｐｔ膜４５は、その表面の高さ
が酸化シリコン膜４３の表面の高さ、すなわち溝４４の
深さよりも大きくなるように形成する。他方、本実施の
形態では、カソード電極となる導電性下地膜４２が溝４
４の底部と側壁とに形成されているため、溝４４の底部
のみならず側壁からもＰｔ膜４５が成長する。従って、
導電性下地膜４２が溝４４の底部のみに形成された前記
実施の形態１に比べて少ない時間でＰｔ膜４５を形成す
ることができる。

【０１４０】次に、図３８に示すように、ＣＭＰ法によ
るポリッシュバック（またはドライエッチング法による
エッチバック）で酸化シリコン膜４３の上部のＰｔ膜４
５と導電性下地膜４２とを除去し、溝４４の内部のみに
残すことによって、Ｐｔ膜４５の表面の高さを酸化シリ
コン膜４３の表面の高さと同じにする。

【０１４１】次に、図３９に示すように、フォトレジス
ト膜（図示せず）をマスクにしたウェットエッチングで
メモリセルアレイの酸化シリコン膜４３を除去すること
によって、Ｐｔ膜４５とその底部および側面を覆う導電
性下地膜４２とからなる情報蓄積用容量素子Ｃの下部電
極４６を形成する。

【０１４２】上記ウェットエッチングは、酸化シリコン
膜４３の下層の窒化シリコン膜２８をエッチングのスト
ッパに用いるので、酸化シリコン膜４３をオーバーエッ
チングしても、窒化シリコン膜２８の下層の酸化シリコ
ン膜３４が削れる恐れはない。これにより、膜厚の大き
い酸化シリコン膜４３を完全に除去することができ、か
つ酸化シリコン膜３４の上部に形成されるアスペクト比
の大きい柱状の下部電極４６が倒れる不具合を防止する
ことができる。

【０１４３】また、上記厚い膜厚の酸化シリコン膜３４
を周辺回路領域に残しておくことにより、情報蓄積用容
量素子形成後のメモリセルアレイと周辺回路領域との段
差を低減することができるので、後の工程で酸化シリコ
ン膜３４の上層に形成される第２層目の配線の加工精度
が向上する。

【０１４４】なお、メモリセルアレイの酸化シリコン膜
４３を除去する際、図４０に示すように、周辺回路領域
の酸化シリコン膜４３を同時に除去してもよい。この場
合は、周辺回路領域の酸化シリコン膜４３を覆うフォト
レジスト膜が不要となるので、フォトマスクの数を減ら
すことができる。また、周辺回路領域に厚い膜厚の酸化
シリコン膜４３を残さない場合は、後の工程で周辺回路
領域の酸化シリコン膜３４の上層に形成される絶縁膜の
膜厚が薄くなるため、周辺回路領域の第２層目の配線と
第１層目の配線とを接続する接続孔のアスペクト比を小
さくすることができ、接続孔の加工精度が向上する。

【０１４５】図示は省略するが、その後、前記実施の形
態１と同様の方法で下部電極４６の上面と側面とに容量
絶縁膜を形成し、次いで容量絶縁膜の上部に上部電極材
料となるＰｔ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでＰｔ膜と容量絶縁膜とをパ
ターニングすることによって、情報蓄積用容量素子を形
成する。また、その後さらに情報蓄積用容量素子の上部
に２層程度のＡｌ配線を形成する。

【０１４６】このように、本実施の形態の製造方法は、
情報蓄積用容量素子の下部電極材料を電解メッキ法で形
成する際のカソード電極となる導電性下地膜４２を酸化
シリコン膜３４の上部にも形成する。このため、ＣＭＰ
法によるポリッシュバックなどによって酸化シリコン膜
４３の上部のＰｔ膜４５を除去する際に導電性下地膜４
２が同時に除去される。これにより、前記実施の形態１
で行ったような導電性下地膜４２のみをエッチングする
工程が不要となる。

【０１４７】また、前記実施の形態１のように、Ｐｔ膜
４５をマスクにして導電性下地膜４２をエッチングする
場合は、Ｐｔ膜４５も同時にエッチングされるため、そ
の分、下部電極４６の高さが低くなる。これに対し、本
実施の形態の製造方法では、下部電極４６の高さを溝４
４の深さと同じにできるので、エッチングによる下部電
極４６の表面積の減少が抑えられる。

【０１４８】（実施の形態３）本発明の実施の形態３で
あるＤＲＡＭの製造方法を図４１〜図４７を用いて工程
順に説明する。

【０１４９】まず、図４１に示すように、メモリセルア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、周
辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐを形成した後、メモリセルア
レイにビット線ＢＬを形成し、周辺回路領域に第１層目
の配線３０〜３３を形成する。次に、ビット線ＢＬおよ
び第１層目の配線３０〜３３の上部に堆積した酸化シリ
コン膜３４に接続孔３８を形成した後、接続孔３８の内
部にプラグ３９、シリサイド膜４０およびバリアメタル
膜４１を順次形成する。ここまでの工程は、前記実施の
形態１、２と同じである。

【０１５０】次に、図４２に示すように、酸化シリコン
膜３４の上部に導電性下地膜４２ａ（第１導電性下地
膜）を形成した後、導電性下地膜４２ａの上部にＣＶＤ
法で厚い膜厚（５００nm程度）の酸化シリコン膜４３を
堆積する。導電性下地膜４２ａは、前記実施の形態１の
導電性下地膜４２と同様、スパッタリング法で堆積した
膜厚５０〜６０nm程度のＰｔ膜などからなる。

【０１５１】次に、図４３に示すように、フォトレジス
ト膜（図示せず）をマスクにしてメモリセルアレイの酸
化シリコン膜４３をドライエッチングすることによっ
て、接続孔３８の上部に溝４４を形成する。溝４４を形
成する際は、前記実施の形態１と同様、酸化シリコン膜
４３の下層の導電性下地膜４２ａをエッチングのストッ
パとして利用する。

【０１５２】次に、上記溝４４の内部を含む酸化シリコ
ン膜４３の上部に第２の導電性下地膜４２ｂを形成する
ことによって、溝４４の底部に２層の導電性下地膜４２
ａ、４２ｂを積層する。導電性下地膜４２ｂは、上記導
電性下地膜４２ａと同じくスパッタリング法で堆積した
膜厚５０〜６０nm程度のＰｔ膜などからなる。

【０１５３】次に、図４４に示すように、上記２層の導
電性下地膜４２ａ、４２ｂをカソード電極とする電解メ
ッキ法によって、導電性下地膜４２ｂの表面にＰｔ膜４
５を析出させる。溝４４の内部に形成されるＰｔ膜４５
は、前記実施の形態２と同様、その表面の高さが酸化シ
リコン膜４３の表面の高さ、すなわち溝４４の深さより
も大きくなるように形成する。

【０１５４】本実施の形態では、カソード電極となる導
電性下地膜４２ｂが溝４４の底部と側壁とに形成されて
いるため、前記実施の形態２と同様、導電性下地膜４２
が溝４４の底部のみに形成された前記実施の形態１に比
べて少ない時間で溝４４の内部にＰｔ膜４５を形成する
ことができる。

【０１５５】また、本実施の形態では、溝４４の底部に
２層の導電性下地膜４２ａ、４２ｂが積層されているた
め、前記実施の形態１、２に比べて溝４４の底部におけ
るカソード電極の電界強度が大きくなる。これにより、
基板（ウエハ）１の中心部におけるカソード電極の抵抗
増大も僅かで済むため、基板（ウエハ）１の面内におけ
るＰｔ膜４５の成長速度のばらつきが低減され、基板
（ウエハ）１の全面でほぼ均一な膜厚のＰｔ膜４５が得
られる。

【０１５６】次に、図４５に示すように、ＣＭＰ法によ
るポリッシュバック（またはドライエッチング法による
エッチバック）で酸化シリコン膜４３の上部のＰｔ膜４
５と導電性下地膜４２ｂとを除去し、溝４４の内部のみ
に残す。

【０１５７】次に、図４６に示すように、導電性下地膜
４２ａをエッチングのストッパに用いたウェットエッチ
ングで酸化シリコン膜４３を除去した後、図４７に示す
ように、Ｐｔ膜４５とその側壁の導電性下地膜４２ｂと
をマスクにして導電性下地膜４２ａを異方的にドライエ
ッチングすることにより、Ｐｔ膜４５と導電性下地膜４
２ａ、４２ｂとからなる情報蓄積用容量素子の下部電極
４６を形成する。

【０１５８】上記のように、導電性下地膜４２ａを構成
するＰｔ膜をドライエッチングでパターニングすると、
パターンの側壁に蒸気圧の低い反応生成物が堆積するた
めにエッチング後の導電性下地膜４２ａの側面がテーパ
状となるが、導電性下地膜４２ａの膜厚はその上部のＰ
ｔ膜４５の膜厚（５００nm程度）に比べて十分に薄い
（５０〜６０nm程度）ため、その断面がテーパ状となっ
ても、パターンの横方向の広がりは僅かである。この場
合、２層の導電性下地膜４２ａ、４２ｂのうち、ドライ
エッチングによってパターニングされる下層の導電性下
地膜４２ａの膜厚を薄くし、上層の導電性下地膜４２ｂ
の膜厚を厚くしてもよい。このようにすると、ドライエ
ッチング時にパターンの側壁に堆積する反応生成物の量
が少なくなるので、カソード電極の電界強度を大きく保
ったまま、下部電極４６の加工精度をさらに向上させる
ことができる。

【０１５９】また、Ｐｔ膜４５および導電性下地膜４２
ｂをマスクにして導電性下地膜４２ｂをドライエッチン
グした場合は、導電性下地膜４２ｂと同じ材料であるＰ
ｔ膜４５および導電性下地膜４２ａの表面もある程度エ
ッチングされるので、図示のように、その肩部（上縁
部）が削られて丸くなる。これにより、次の工程で下部
電極４６の上部に堆積する容量絶縁膜（４７）のステッ
プカバレージ（段差被覆性）が良好になる。この場合、
２層の導電性下地膜４２ａ、４２ｂのうち、ドライエッ
チングでパターニングされる下層の導電性下地膜４２ａ
の膜厚を薄くし、上層の導電性下地膜４２ｂの膜厚を厚
くしておけば、下部電極４６の肩部の削れ量が少なくな
るので、カソード電極の電界強度を大きく保ったまま、
下部電極４６の表面積の減少を抑えることができる。

【０１６０】図示は省略するが、その後、前記実施の形
態１、２と同様の方法で下部電極４６の上面と側面とに
容量絶縁膜を形成し、次いで容量絶縁膜の上部に上部電
極材料であるＰｔ膜を堆積した後、フォトレジスト膜を
マスクにしたドライエッチングでＰｔ膜と容量絶縁膜と
をパターニングすることによって、情報蓄積用容量素子
を形成する。また、その後さらに情報蓄積用容量素子の
上部に２層程度のＡｌ配線を形成する。

【０１６１】（実施の形態４）本発明の実施の形態４で
あるＤＲＡＭの製造方法を図４８〜図５７を用いて工程
順に説明する。

【０１６２】まず、図４８に示すように、メモリセルア
レイにメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、周
辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐを形成した後、メモリセルア
レイにビット線ＢＬを形成し、周辺回路領域に第１層目
の配線３０〜３３を形成する。

【０１６３】次に、ビット線ＢＬおよび第１層目の配線
３０〜３３の上部にＣＶＤ法で酸化シリコン膜３４およ
び窒化シリコン膜２９を順次堆積し、続いて窒化シリコ
ン膜２９および酸化シリコン膜３４に接続孔３８を形成
した後、接続孔３８の内部にプラグ３９、シリサイド膜
４０およびバリアメタル膜４１を順次形成する。ここま
での工程は、酸化シリコン膜３４の上部に窒化シリコン
膜２９を積層する点を除き、前記実施の形態１〜３と同
じである。

【０１６４】次に、図４９に示すように、上記窒化シリ
コン膜２９の上部に導電性下地膜４２を堆積した後、導
電性下地膜４２の上部にＢＰＳＧ(Boron-doped Phospho
Silicate Glass)膜５７および窒化シリコン膜６０を順
次堆積する。前記実施の形態１と同様、導電性下地膜４
２は、下部電極材料を電解メッキ法で形成する際のカソ
ード電極として使用され、例えばスパッタリング法で堆
積したＰｔ膜からなる。また、導電性下地膜４２の上部
のＢＰＳＧ膜５７および窒化シリコン膜６０は、それら
を合計した膜厚が下部電極（４６）の高さと同程度以上
となるように堆積する。

【０１６５】次に、図５０に示すように、メモリセルア
レイの窒化シリコン膜６０およびその下層のＢＰＳＧ膜
５７をドライエッチングすることによって、接続孔３８
の上部に溝４４を形成する。

【０１６６】上記窒化シリコン膜６０のエッチングは、
フォトレジスト膜（図示せず）をマスクに用い、かつそ
の下層のＢＰＳＧ膜５７をエッチングのストッパに用い
て行う。また、ＢＰＳＧ膜５７のエッチングは、上記フ
ォトレジスト膜を除去した後、ＢＰＳＧ膜５７の上部に
残った上記窒化シリコン膜６０をマスクに用い、かつそ
の下層の導電性下地膜４２をエッチングのストッパに用
いて行う。

【０１６７】フォトレジスト膜をマスクにして窒化シリ
コン膜６０およびその下層のＢＰＳＧ膜５７を連続して
エッチングした場合は、ＢＰＳＧ膜５７をエッチングす
る際のストッパとなる導電性下地膜４２の表面から発生
する低蒸気圧の反応生成物がフォトレジスト膜の側壁に
付着するために、その後フォトレジスト膜を除去した
時、側壁に付着していた反応生成物が異物としてＢＰＳ
Ｇ膜５７上に残ってしまう。従って、導電性下地膜４２
をエッチングのストッパに用いてＢＰＳＧ膜５７をドラ
イエッチングする場合は、前記のように、酸化シリコン
膜のドライエッチングの際にエッチング速度が小さく、
しかも側壁に異物として残る程の反応生成物を生じない
膜を用いる必要があり、本実施の形態では窒化シリコン
膜６０を使用する。

【０１６８】次に、図５１に示すように、溝４４の底部
に露出した導電性下地膜４２の表面をＡｒイオンなどを
使ってスパッタエッチングすることにより、導電性下地
膜４２の一部を溝４４の側壁に再析出させる。溝４４の
側壁に再析出した導電性下地膜４２は、溝４４の底部に
残った導電性下地膜４２と共に、下部電極材料を電解メ
ッキ法で形成する際のカソード電極として使用される。

【０１６９】次に、図５２に示すように、溝４４の底部
および側壁の導電性下地膜４２をカソード電極とする電
解メッキ法によって、導電性下地膜４２の表面にＰｔ膜
４５を析出させる。この場合、前記実施の形態１〜３と
同じく、溝４４の内部全体にＰｔ膜４５を埋め込んでも
よいが、本実施の形態では、溝４４の内部全体にＰｔ膜
４５を埋め込む前にメッキを停止し、溝４４の内壁に沿
ってＰｔ膜４５を析出させる。

【０１７０】次に、図５３に示すように、溝４４の内部
を含む窒化シリコン膜６０の上部に溝４４の深さよりも
厚い膜厚の酸化シリコン膜６１を堆積する。本実施の形
態においてＢＰＳＧ膜５７を採用したのは、ＢＰＳＧ膜
５７が酸化シリコン膜６１、窒化シリコン膜６０、Ｐｔ
膜４５および導電性下地膜４２のいずれともエッチング
速度が異なるという理由による。このような特性を備え
た絶縁膜として、ＢＰＳＧ膜の代わりにＰＳＧ(Phospho
Silicate Glass)膜やＢＳＧ(Boro Silicate Glass) 膜
などを使用してもよい。

【０１７１】次に、図５４に示すように、ＣＭＰ法によ
るポリッシュバック（またはドライエッチング法による
エッチバック）で窒化シリコン膜６０の上部の酸化シリ
コン膜６１とＰｔ膜４５とを除去し、溝４４の内部のみ
に残すことによって、酸化シリコン膜６１およびＰｔ膜
４５のそれぞれの表面の高さを窒化シリコン膜６０の表
面の高さと同じにする。

【０１７２】次に、図５５に示すように、酸化シリコン
膜６１、ＢＰＳＧ膜５７および窒化シリコン膜６０の相
互のエッチング速度の差を利用し、まず窒化シリコン膜
６０をウェットエッチング（例えばＨＦ蒸気エッチン
グ）で選択的に除去した後、その下層のＢＰＳＧ膜５７
をウェットエッチングで選択的に除去することによっ
て、溝４４の内部に酸化シリコン膜６１を残す。

【０１７３】次に、図５６に示すように、前記溝４４の
側壁に再析出させた導電性下地膜４２とＰｔ膜４５とを
マスクにして導電性下地膜４２ａを異方的にドライエッ
チングした後、図５７に示すように、酸化シリコン膜６
１および窒化シリコン膜２９のエッチング速度の差を利
用し、Ｐｔ膜４５の内側に残った酸化シリコン膜６１を
ウェットエッチングで選択的に除去することによって、
導電性下地膜４２とＰｔ膜４５とからなる円筒（クラウ
ン）型の下部電極６２を形成する。

【０１７４】図示は省略するが、その後、下部電極６２
の表面に容量絶縁膜を形成し、次いで容量絶縁膜の上部
に上部電極材料であるＰｔ膜を堆積した後、フォトレジ
スト膜をマスクにしたドライエッチングでＰｔ膜と容量
絶縁膜とをパターニングすることによって、情報蓄積用
容量素子を形成する。また、その後さらに情報蓄積用容
量素子の上部に２層程度のＡｌ配線を形成する。

【０１７５】（実施の形態５）本発明の実施の形態５で
あるＤＲＡＭの製造方法を図５８〜図６２を用いて工程
順に説明する。

【０１７６】前記実施の形態１では、導電性下地膜４２
の上部に電解メッキ法でＰｔ膜４５を形成した後、Ｐｔ
膜４５をマスクにして不要な導電性下地膜４２をドライ
エッチングし、Ｐｔ膜４５とその下部に残った導電性下
地膜４２とで下部電極４６を形成する（図２４参照）。

【０１７７】上記導電性下地膜４２をドライエッチング
する際には、例えばＣＦ₄＋Ａｒプラズマを利用した異
方性エッチング法を用いる。そのため、同時にＰｔ膜４
５もエッチングされてその高さが低くなる結果、下部電
極４６の表面積が減少する。また、前記実施の形態３、
４においても同様の方法で下部電極４６を形成するため
に、下部電極４６の表面積が減少する。

【０１７８】そこで本実施の形態では、次のような方法
によって下部電極４６の表面積の減少を防止する。な
お、ここでは実施の形態１の工程に従って下部電極４６
を形成する場合について説明するが、実施の形態３また
は実施の形態４の工程に従って下部電極４６を形成する
場合にも適用することができる。

【０１７９】まず、図５８に示すように、前記実施の形
態１の図１〜図１８に示す工程に従い、溝４４の底部に
露出した導電性下地膜４２の表面に電解メッキ法でＰｔ
膜４５を析出させる。このとき、メッキを途中で停止す
ることによって、Ｐｔ膜４５の表面の高さをＢＰＳＧ膜
５７の表面の高さよりも低くする。また、工程は増える
が、前記実施の形態１と同様、Ｐｔ膜４５の表面の高さ
をＢＰＳＧ膜５７の表面の高さよりも大きくし、その
後、溝４４の開孔部に露出した過剰のＰｔ膜４５をエッ
チバックする際にＰｔ膜４５をオーバーエッチングする
ことによって、Ｐｔ膜４５の表面の高さをＢＰＳＧ膜５
７の表面の高さより低くしてもよい。

【０１８０】次に、図５９に示すように、上記溝４４の
内部を含むＢＰＳＧ膜５７の上部にエッチングバリア膜
６３を堆積する。このエッチングバリア膜６３は、ＢＰ
ＳＧ膜５７、Ｐｔ膜４５および導電性下地膜４２のいず
れともエッチング速度が異なる導電膜で構成する。この
ような特性を備えた導電膜としては、ＣＶＤ法またはス
パッタリング法で堆積したＴｉＮ膜を例示することがで
きる。

【０１８１】次に、図６０に示すように、ＣＭＰ法によ
るポリッシュバック（またはドライエッチング法による
エッチバック）でＢＰＳＧ膜５７の上部のバリアメタル
膜６３を除去し、溝４４の内部のみに残すことによっ
て、バリアメタル膜６３の表面の高さをＢＰＳＧ膜５７
の表面の高さと同じにする。

【０１８２】次に、ＢＰＳＧ膜５７、エッチングバリア
膜６３、Ｐｔ膜４５および導電性下地膜４２の相互のエ
ッチング速度の差を利用し、まず、図６１に示すよう
に、ＢＰＳＧ膜５７をウェットエッチングで選択的に除
去した後、図６２に示すように、バリアメタル膜６３を
マスクにして導電性下地膜４２を異方的にドライエッチ
ングすることによって、バリアメタル膜６３、Ｐｔ膜４
５および導電性下地膜４２によって構成される下部電極
６４を形成する。

【０１８３】このように、エッチング速度が導電性下地
膜４２と異なるバリアメタル膜６３をＰｔ膜４５の上部
に形成することにより、導電性下地膜４２を異方的にド
ライエッチングする際にＰｔ膜４５がエッチングされる
ことはない。これにより、下部電極６４の高さの減少が
抑えられるため、表面積の減少も抑えられる。なお、同
工程の後、前記実施の形態１〜４と同様に容量絶縁膜と
してＢＳＴを使用する場合は、前記バリアメタルを容量
絶縁膜形成前に除去することが望ましい。これは、ＢＳ
Ｔとの接触およびＢＳＴの酸素雰囲気中での結晶化アニ
ール中にバリアメタルの酸化が起こった場合、酸化に伴
う抵抗の増加によって容量が減少する可能性があるから
である。その後の工程は、前記実施の形態１〜４と同じ
であるため、その説明は省略する。

【０１８４】（実施の形態６）図６３は、前記実施の形
態１〜５のいずれかの方法で情報蓄積用容量素子Ｃを形
成した後、その上部にＣＶＤ法で酸化シリコン膜５０を
堆積し、その表面をＣＭＰ法で平坦化した工程を示す断
面図である。情報蓄積用容量素子Ｃを覆う酸化シリコン
膜５０の上部には、その後の工程で第２層目の配線が形
成される（図３１参照）。

【０１８５】上記酸化シリコン膜５０は、モノシランを
使ったＣＶＤ法や、酸素とテトラエトキシシランとを使
ったプラズマＣＶＤ法によって形成されるが、このよう
な方法ｈで形成した酸化シリコン膜５０の膜中には相当
量の水素が含まれている。ところが、情報蓄積用容量素
子Ｃの容量絶縁膜４７をＢＳＴなどのペロブスカイト型
結晶構造を有する高誘電率膜または強誘電体膜で構成
し、上部電極４８を白金族金属や白金族合金で構成した
場合には、酸化シリコン膜５０の膜中に含まれる水素が
白金族金属や白金族合金によって活性化され、容量絶縁
膜４７を還元してその特性を劣化させることがある。

【０１８６】そこで本実施の形態では、図示のように、
情報蓄積用容量素子Ｃの上部電極４８と酸化シリコン膜
５０との間に水素を透過し難い絶縁膜６５を形成するこ
とによって、酸化シリコン膜５０の膜中に含まれる水素
が上部電極４８中に拡散するのをこの絶縁膜６５で遮蔽
する。水素を透過し難い絶縁膜６５としては、ＣＶＤ法
で堆積した窒化シリコン膜などを例示することができ
る。

【０１８７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１８８】本発明は、ＤＲＡＭを混載したロジックＬ
ＳＩや、ＤＲＡＭおよびフラッシュメモリを内蔵したマ
イクロコンピュータなどに適用することもできる。ま
た、本発明は、Ｆｅ(Ferroelectric) ＲＡＭ（強誘電体
メモリ）に適用したり、ロジックＬＳＩのノイズ対策用
デカップリングキャパシタに適用したりすることもでき
る。

【０１８９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１９０】本発明によれば、白金族金属、白金族合金
または白金族金属の導電性酸化物を主成分とする膜から
なる下部電極を所望する精度のパターンで形成すること
ができるので、メモリセルを微細化しても情報蓄積用容
量素子の蓄積電荷量を確保することができ、これによ
り、上記の膜を電極材料に用いた容量素子を有するＤＲ
ＡＭの微細化を推進することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部平面図である。

【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部平面図である。

【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１９】Ｐｔ膜の形成に用いる電解メッキ処理装置の
概略図である。

【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板（ウエハ）の全体平面図である。

【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図３９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４１】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４２】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４３】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４４】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４５】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４６】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４７】本発明の実施の形態３であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４８】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図４９】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５０】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５１】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５２】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５３】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５４】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５５】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５６】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５７】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５８】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図５９】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図６０】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図６１】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図６２】本発明の実施の形態５であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図６３】本発明の実施の形態６であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【符号の説明】

１半導体基板２素子分離溝３ｐ型ウエル４ｎ型ウエル５ｎ型ウエル６酸化シリコン膜７酸化シリコン膜８ゲート酸化膜９ゲート電極１０窒化シリコン膜１１ｎ^-型半導体領域１２ｐ^-型半導体領域１３窒化シリコン膜１３ａサイドウォールスペーサ１４ｎ⁺型半導体領域（ソース、ドレイン）１５ｐ⁺型半導体領域（ソース、ドレイン）１６酸化シリコン膜１７ｎ⁺型半導体領域（ソース、ドレイン）１８コンタクトホール１９コンタクトホール２０プラグ２１酸化シリコン膜２２、２３、２４コンタクトホール２５接続孔２６シリサイド膜２７プラグ２８窒化シリコン膜２９窒化シリコン膜３０〜３３配線３４酸化シリコン膜（第１絶縁膜）３５多結晶シリコン膜３６溝３７サイドウォールスペーサ３８接続孔（第１接続孔）３９プラグ（第１導電性接続体）４０シリサイド膜４１バリアメタル膜４２導電性下地膜４２ａ、４２ｂ導電性下地膜４３酸化シリコン膜（第２絶縁膜）４４溝４５Ｐｔ膜（第１導電体膜）４６下部電極４７容量絶縁膜４８ａＰｔ膜（第２導電体膜）４８上部電極４９バリアメタル膜５０酸化シリコン膜（第４絶縁膜）５１、５２接続孔５３プラグ５４〜５６配線５７ＢＰＳＧ膜６０窒化シリコン膜６１酸化シリコン膜６２下部電極６３エッチングバリア膜６４下部電極６５絶縁膜１００電解メッキ処理装置１０１メッキ液１０２メッキ槽１０３アノード電極１０４直流電源１０５接触端子ＢＬビット線Ｃ情報蓄積用容量素子Ｌ活性領域Ｑｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/10 ４５１Ｈ０１Ｌ 27/10 ６２１Ｂ４６１６２１Ｃ (72)発明者大路譲東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者齋藤達之東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者湯之上隆東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 4M104 AA01 BB01 BB06 BB25 CC05 DD04 DD37 DD52 DD53 DD55 DD65 DD79 DD84 EE16 FF06 FF13 FF14 FF17 FF18 FF22 GG16 5F038 AC05 AC09 AC10 AC15 DF05 EZ14 EZ15 EZ18 5F083 AD42 FR02 GA02 GA27 JA05 JA06 JA13 JA14 JA15 JA35 JA38 JA39 JA40 JA43 JA56 KA05 KA20 LA30 MA03 MA04 MA05 MA06 MA17 MA20 NA01 PR03 PR05 PR06 PR10 PR12 PR15 PR23 PR29 PR33 PR39 PR40 PR44 PR54 ZA06

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面上に形成されたメモリ
セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方に電気的に接続され
た第１電極および前記第１電極の上部に容量絶縁膜を介
して形成された第２電極によって構成される容量素子と
からなるメモリセルを有する半導体集積回路装置であっ
て、前記容量素子の前記第１電極は、第１導電性接続体と、
前記第１導電性接続体の上部に形成された第１導電体膜
との積層膜によって構成され、前記第１導電性接続体および前記第１導電体膜のそれぞ
れは、白金族金属、白金族合金または白金族金属の導電
性酸化物を主成分とする膜からなり、前記第１導電体膜の膜厚は、前記第１導電性接続体の膜
厚よりも大きいことを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記第１電極の一部を構成する前記第１導電性接
続体の下端部の径は、その上端部の径以上であり、前記
第１電極の他の一部を構成する前記第１導電体膜の下端
部の径は、その上端部の径以下であることを特徴とする
半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置にお
いて、前記第１導電性接続体は、複数の導電体膜によっ
て構成されていることを特徴とする半導体集積回路装
置。
【請求項４】請求項１または３記載の半導体集積回路
装置において、前記第１電極の一部を構成する前記第１
導電性接続体は、ＣＶＤ法またはスパッタリング法によ
って形成された導電膜からなり、前記第１電極の他の一
部を構成する前記第１導電体膜は、メッキ法によって形
成された導電膜からなることを特徴とする半導体集積回
路装置。
【請求項５】請求項１記載の半導体集積回路装置にお
いて、前記容量素子の前記容量絶縁膜は、前記第１電極
の上面と側面とに形成されていることを特徴とする半導
体集積回路装置。
【請求項６】請求項１、２、３または５記載の半導体
集積回路装置において、前記容量素子の前記容量絶縁膜
は、ペロブスカイト型または複合ペロブスカイト型の結
晶構造を有する高誘電率膜または強誘電体膜を主成分と
することを特徴とする半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置にお
いて、前記容量素子の前記第２電極は、白金族金属、白
金族合金または白金族金属の導電性酸化物を主成分とす
る第２導電体膜によって構成されていることを特徴とす
る半導体集積回路装置。
【請求項８】請求項６記載の半導体集積回路装置にお
いて、前記容量素子の上部には、水素を透過し難い絶縁
膜を介在して酸化シリコン系の絶縁膜およびメタル配線
が形成されていることを特徴とする半導体集積回路装
置。
【請求項９】半導体基板の主面上に形成されたメモリ
セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方に電気的に接続され
た第１電極および前記第１電極の上部に容量絶縁膜を介
して形成された第２電極によって構成される容量素子と
からなるメモリセルを有する半導体集積回路装置の製造
方法であって、（ａ）半導体基板の主面上にメモリセル
選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択
用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の底部
に露出した前記第１導電性下地膜の上部に第１導電体膜
を形成することによって、前記溝の内部に前記第１導電
体膜を埋め込む工程、（ｅ）前記第２絶縁膜を除去した
後、前記第１導電体膜をマスクにしたエッチングで前記
第１導電性下地膜を除去することによって、前記第１導
電体膜とその下部の前記第１導電性下地膜とによって構
成され、かつ前記第１導電性接続体を介して前記ＭＩＳ
ＦＥＴのソース、ドレインの一方に電気的に接続される
第１電極を形成する工程、（ｆ）前記第１電極の上部に
その上面と側面とを覆う容量絶縁膜を形成した後、前記
容量絶縁膜の上部に第２導電体膜からなる第２電極を形
成することによって、前記第１電極、前記容量絶縁膜お
よび前記第２電極からなる容量素子を形成する工程、を
含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】請求項９記載の半導体集積回路装置の
製造方法において、前記第１導電性接続体の上方の前記
第２絶縁膜に前記溝を形成した後、前記溝の底部に露出
した前記第１導電性下地膜の上部に前記第１導電体膜を
形成する工程に先立って、前記溝の底部に露出した前記
第１導電性下地膜をスパッタエッチングすることによっ
て、前記第１導電性下地膜の一部を前記溝の側壁に再析
出させることを特徴とする半導体集積回路装置の製造方
法。
【請求項１１】請求項９記載の半導体集積回路装置の
製造方法において、前記第１導電体膜をマスクにしたエ
ッチングで前記第１導電性下地膜を除去することによっ
て前記下部電極を形成する際、前記下部電極の肩部を丸
めることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】半導体基板の主面上に形成されたメモ
リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方に電気的に接続さ
れた第１電極および前記第１電極の上部に容量絶縁膜を
介して形成された第２電極によって構成される容量素子
とからなるメモリセルを有する半導体集積回路装置の製
造方法であって、（ａ）半導体基板の主面上にメモリセ
ル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選
択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第２絶縁膜を
形成した後、前記第１導電性接続体の上方の前記第２絶
縁膜に溝を形成する工程、（ｄ）前記溝の内部を含む前
記第２絶縁膜の上部に第１導電性下地膜を形成した後、
前記第１導電性下地膜の上部に第１導電体膜を形成する
ことによって、前記溝の内部に前記第１導電体膜を埋め
込む工程、（ｅ）前記第２絶縁膜の上部の前記第１導電
体膜および前記第１導電性下地膜を除去することによっ
て、前記第１導電体膜および前記第１導電性下地膜を前
記溝の内部に残す工程、（ｆ）前記第２絶縁膜を除去す
ることによって、前記第１導電体膜とその底部および側
面に形成された前記第１導電性下地膜とによって構成さ
れ、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥ
Ｔのソース、ドレインの一方に電気的に接続される第１
電極を形成する工程、（ｇ）前記第１電極の上部にその
上面と側面とを覆う容量絶縁膜を形成した後、前記容量
絶縁膜の上部に第２導電体膜からなる第２電極を形成す
ることによって、前記第１電極、前記容量絶縁膜および
前記第２電極からなる容量素子を形成する工程、を含む
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法において、前記（ｆ）工程で前記第２絶縁膜
を除去する際、周辺回路領域の前記第２絶縁膜を除去し
ないことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】請求項１２記載の半導体集積回路装置
の製造方法において、前記（ｆ）工程で前記第２絶縁膜
を除去する際、周辺回路領域の前記第２絶縁膜を除去す
ることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】請求項１２記載の半導体集積回路装置
の製造方法において、前記第２絶縁膜を窒化シリコン系
の絶縁膜とその上部に形成した酸化シリコン系の絶縁膜
とで構成し、前記第２絶縁膜に前記溝を形成する際、ま
ず前記窒化シリコン系の絶縁膜をエッチングのストッパ
にして前記酸化シリコン系の絶縁膜をエッチングし、次
いで前記窒化シリコン系の絶縁膜をエッチングすること
を特徴とする半導体集積回路装置の製造方法。
【請求項１６】請求項９または１２記載の半導体集積
回路装置の製造方法において、前記第１導電性下地膜
は、白金族金属、白金族合金または白金族金属の導電性
酸化物を主成分とする膜からなることを特徴とする半導
体集積回路装置の製造方法。
【請求項１７】半導体基板の主面上に形成されたメモ
リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方に電気的に接続さ
れた第１電極および前記第１電極の上部に容量絶縁膜を
介して形成された第２電極によって構成される容量素子
とからなるメモリセルを有する半導体集積回路装置の製
造方法であって、（ａ）半導体基板の主面上にメモリセ
ル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選
択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の内部
を含む前記第２絶縁膜の上部に第２導電性下地膜を形成
する工程、（ｅ）前記第２導電性下地膜の上部に第１導
電体膜を形成することによって、前記溝の内部に前記第
１導電体膜を埋め込む工程、（ｆ）前記第２絶縁膜の上
部の前記第１導電体膜および前記第２導電性下地膜を除
去することによって、前記第１導電体膜および前記第２
導電性下地膜を前記溝の内部に残す工程、（ｇ）前記第
２絶縁膜を除去した後、前記第１導電体膜および前記第
２導電性下地膜をマスクにしたエッチングで前記第１導
電性下地膜を除去することによって、前記第１導電体膜
と、前記第２導電性下地膜と、前記第２導電性下地膜の
下層の前記第１導電性下地膜とによって構成され、かつ
前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソー
ス、ドレインの一方に電気的に接続される第１電極を形
成する工程、（ｈ）前記第１電極の上部にその上面と側
面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の
上部に第２導電体膜からなる第２電極を形成することに
よって、前記第１電極、前記容量絶縁膜および前記第２
電極からなる容量素子を形成する工程、を含むことを特
徴とする半導体集積回路装置の製造方法。
【請求項１８】請求項１７記載の半導体集積回路装置
の製造方法において、前記第１導電体膜および前記第２
導電性下地膜をマスクにしたエッチングで前記第１導電
性下地膜を除去することによって前記下部電極を形成す
る際、前記下部電極の肩部を丸めることを特徴とする半
導体集積回路装置の製造方法。
【請求項１９】請求項１７記載の半導体集積回路装置
の製造方法において、前記第１導電体膜は、前記第２導
電性下地膜をカソード電極とする電解メッキ法、前記第
２導電性下地膜を触媒とする無電解メッキ法または選択
ＣＶＤ法のいずれかによって形成することを特徴とする
半導体集積回路装置の製造方法。
【請求項２０】請求項１９記載の半導体集積回路装置
の製造方法において、前記第１導電体膜を前記電解メッ
キ法によって形成する際、ウエハの端部に露出した前記
第２導電性下地膜に負電極側の端子を接続することを特
徴とする半導体集積回路装置の製造方法。
【請求項２１】請求項１７記載の半導体集積回路装置
の製造方法において、前記第１導電体膜と前記第２導電
性下地膜との合計の膜厚は、前記第１導電性下地膜の膜
厚よりも大きいことを特徴とする半導体集積回路装置の
製造方法。
【請求項２２】請求項１７記載の半導体集積回路装置
の製造方法において、前記第１導電性下地膜および前記
第２導電性下地膜は、白金族金属、白金族合金または白
金族金属の導電性酸化物を主成分とする膜からなること
を特徴とする半導体集積回路装置の製造方法。
【請求項２３】請求項９、１２または１７記載の半導
体集積回路装置の製造方法において、前記溝の内部に前
記第１導電体膜を埋め込む工程は、前記第１導電体膜を
前記溝の深さ以上の膜厚で形成する工程と、その後、前
記第１導電体膜を化学的機械研磨法でポリッシュバック
またはドライエッチング法でエッチバックすることによ
って、その表面の高さを前記第２絶縁膜の表面の高さと
略同一にする工程とを含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項２４】半導体基板の主面上に形成されたメモ
リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方に電気的に接続さ
れた第１電極および前記第１電極の上部に容量絶縁膜を
介して形成された第２電極によって構成される容量素子
とからなるメモリセルを有する半導体集積回路装置の製
造方法であって、（ａ）半導体基板の主面上にメモリセ
ル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選
択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の底部
に露出した前記導電性下地膜をスパッタエッチングする
ことによって、前記第１導電性下地膜の一部を前記溝の
側壁に再析出させる工程、（ｅ）前記溝の底部に露出し
た前記第１導電性下地膜および前記溝の側壁に再析出さ
せた前記第１導電性下地膜のそれぞれの表面に第１導電
体膜を形成する工程、（ｆ）前記溝の内部を含む前記第
２絶縁膜の上部に、前記第２絶縁膜とはエッチング速度
が異なる第３絶縁膜を形成した後、前記第２絶縁膜の上
部の前記第３絶縁膜および前記第１導電体膜を除去する
ことによって、前記第３絶縁膜および前記第１導電体膜
を前記溝の内部に残す工程、（ｇ）前記第２絶縁膜と前
記第３絶縁膜とのエッチング速度の差を利用したエッチ
ングによって前記第２絶縁膜を選択的に除去する工程、
（ｈ）前記溝の側壁に再析出させた前記第１導電性下地
膜、前記第１導電性下地膜の表面に形成した前記第１導
電体膜および前記溝の内部の前記第３絶縁膜をマスクに
したエッチングで前記第１絶縁膜の上部の前記第１導電
性下地膜を除去する工程、（ｉ）前記第３絶縁膜を除去
することによって、前記第１導電体膜と前記第１導電性
下地膜とによって構成され、かつ前記第１導電性接続体
を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に
電気的に接続される第１電極を形成する工程、（ｊ）前
記第１電極の上部にその上面と側面とを覆う容量絶縁膜
を形成した後、前記容量絶縁膜の上部に第２導電体膜か
らなる第２電極を形成することによって、前記第１電
極、前記容量絶縁膜および前記第２電極からなる容量素
子を形成する工程、を含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項２５】請求項２４記載の半導体集積回路装置
の製造方法において、前記第２絶縁膜を酸化シリコン系
の絶縁膜とその上部に形成した窒化シリコン系の絶縁膜
とで構成し、前記第２絶縁膜に前記溝を形成する際、ま
ずフォトレジスト膜をマスクにして前記窒化シリコン系
の絶縁膜をエッチングし、次いで前記フォトレジスト膜
を除去した後、前記窒化シリコン系の絶縁膜をマスクに
して前記酸化シリコン系の絶縁膜をエッチングすること
を特徴とする半導体集積回路装置の製造方法。
【請求項２６】請求項２４記載の半導体集積回路装置
の製造方法において、前記第２絶縁膜および前記第３絶
縁膜の一方は、ホウ素、リンの少なくとも一方を含む酸
化シリコン系の絶縁膜からなり、前記第２絶縁膜および
前記第３絶縁膜の他方は、前記ホウ素および前記リンを
含まない酸化シリコン系の絶縁膜からなることを特徴と
する半導体集積回路装置の製造方法。
【請求項２７】請求項２６記載の半導体集積回路装置
の製造方法において、前記第１絶縁膜を酸化シリコン系
の絶縁膜とその上部に形成した窒化シリコン系の絶縁膜
とで構成し、前記（ｉ）工程で前記第３絶縁膜を除去す
る際、前記窒化シリコン系の絶縁膜をエッチングのスト
ッパにして前記第３絶縁膜をエッチングすることを特徴
とする半導体集積回路装置の製造方法。
【請求項２８】請求項９または２４記載の半導体集積
回路装置の製造方法において、前記第１導電体膜は、前
記第１導電性下地膜の上部での膜成長速度が前記第２絶
縁膜の上部での膜成長速度よりも大きい成膜方法によっ
て形成することを特徴とする半導体集積回路装置の製造
方法。
【請求項２９】請求項９、１２または２４記載の半導
体集積回路装置の製造方法において、前記第１導電体膜
の膜厚は、前記第１導電性下地膜の膜厚よりも大きいこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項３０】請求項９、１２または２４記載の半導
体集積回路装置の製造方法において、前記第１導電体膜
は、前記第１導電性下地膜をカソード電極とする電解メ
ッキ法、前記第１導電性下地膜を触媒とする無電解メッ
キ法または選択ＣＶＤ法のいずれかによって形成するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項３１】請求項３０記載の半導体集積回路装置
の製造方法において、前記第１導電体膜を前記電解メッ
キ法によって形成する際、ウエハの端部に露出した前記
第１導電性下地膜に負電極側の端子を接続することを特
徴とする半導体集積回路装置の製造方法。
【請求項３２】請求項９、１７または２４記載の半導
体集積回路装置の製造方法において、前記第１導電性下
地膜のエッチングは、前記半導体基板の主面に対して垂
直な方向のエッチング速度が水平な方向のエッチング速
度よりも大きい異方性エッチング法によって行うことを
特徴とする半導体集積回路装置の製造方法。
【請求項３３】請求項９、１７または２４記載の半導
体集積回路装置の製造方法において、前記第２絶縁膜に
前記溝を形成する工程は、前記第１導電性下地膜をエッ
チングのストッパに用いたドライエッチングで行うこと
を特徴とする半導体集積回路装置の製造方法。
【請求項３４】請求項９、１２、１７または２４記載
の半導体集積回路装置の製造方法において、前記第１電
極の平面パターンは、前記第２絶縁膜に形成された前記
溝の平面パターンによって規定されることを特徴とする
半導体集積回路装置の製造方法。
【請求項３５】請求項９、１２、１７または２４記載
の半導体集積回路装置の製造方法において、前記溝の内
径は、その底部よりも上端部の方が大きいことを特徴と
する半導体集積回路装置の製造方法。
【請求項３６】請求項９、１２、１７または２４記載
の半導体集積回路装置の製造方法において、前記第１導
電性接続体と前記第１導電性下地膜との間に前記第１導
電性接続体の酸化を防止するバリアメタル膜を形成する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項３７】請求項９、１２、１７または２４記載
の半導体集積回路装置の製造方法において、前記容量素
子の上部に第４絶縁膜を形成する工程と、前記第４絶縁
膜に接続孔を形成することによって前記接続孔の底部に
前記容量素子の前記上部電極を露出させる工程と、前記
接続孔の内部に第２導電性接続体を形成する工程と、前
記第４絶縁膜の上部に上層配線を形成し、前記接続孔を
通じて前記上層配線と前記上部電極とを電気的に接続す
る工程をさらに含むことを特徴とする半導体集積回路装
置の製造方法。
【請求項３８】請求項３７記載の半導体集積回路装置
の製造方法において、前記容量素子と前記第２導電性接
続体との間に前記第２導電性接続体の酸化を防止するバ
リアメタル膜を形成することを特徴とする半導体集積回
路装置の製造方法。
【請求項３９】請求項３７記載の半導体集積回路装置
の製造方法において、前記容量素子の上部の前記第４絶
縁膜は、水素を透過し難い絶縁膜とその上部に形成した
酸化シリコン系の絶縁膜とからなることを特徴とする半
導体集積回路装置の製造方法。
【請求項４０】半導体基板の主面上に形成されたメモ
リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方に電気的に接続さ
れた第１電極および前記第１電極の上部に容量絶縁膜を
介して形成された第２電極によって構成される容量素子
とからなるメモリセルを有する半導体集積回路装置の製
造方法であって、（ａ）半導体基板の主面上にメモリセ
ル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選
択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第１導電性下
地膜を形成した後、前記第１導電性下地膜の上部に第２
絶縁膜を形成する工程、（ｄ）前記第１導電性接続体の
上方の前記第２絶縁膜に溝を形成した後、前記溝の底部
に露出した前記第１導電性下地膜の上部に第１導電体膜
を形成することによって、前記溝の内部にその表面の高
さが前記第２絶縁膜の表面の高さよりも低くなるように
前記第１導電体膜を埋め込む工程、（ｅ）前記溝の内部
の前記第１導電体膜上にエッチングバリア膜を形成する
工程、（ｆ）前記エッチングバリア膜、前記第２絶縁
膜、前記第１導電体膜および前記第１導電性下地膜の相
互のエッチング速度の差を利用し、まず前記第２絶縁膜
をエッチングして選択的に除去し、次いで前記エッチン
グバリア膜をマスクにしたエッチングで前記第１導電性
下地膜を除去した後、前記エッチングバリア膜を選択的
に除去することによって、前記第１導電体膜および前記
第１導電性下地膜によって構成され、かつ前記第１導電
性接続体を介して前記ＭＩＳＦＥＴのソース、ドレイン
の一方に電気的に接続される第１電極を形成する工程、
（ｇ）前記第１電極の上部にその上面と側面とを覆う容
量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導
電体膜からなる第２電極を形成することによって、前記
第１電極、前記容量絶縁膜および前記第２電極からなる
容量素子を形成する工程、を含むことを特徴とする半導
体集積回路装置の製造方法。
【請求項４１】請求項９、１２、１７、２４または４
０記載の半導体集積回路装置の製造方法において、前記
第１導電性下地膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金
属または前記白金族金属を含む合金のいずれか一種また
は二種以上の金属、あるいはＲｕＯ₂またはＩｒＯ₂か
らなることを特徴とする半導体集積回路装置の製造方
法。
【請求項４２】請求項９、１２、１７、２４または４
０記載の半導体集積回路装置の製造方法において、前記
第１導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属ま
たは前記白金族金属を含む合金のいずれか一種または二
種以上の金属、あるいはＲｕＯ₂またはＩｒＯ₂からな
ることを特徴とする半導体集積回路装置の製造方法。
【請求項４３】請求項９、１２、１７、２４または４
０記載の半導体集積回路装置の製造方法において、前記
容量絶縁膜は、ペロブスカイト型または複合ペロブスカ
イト型の結晶構造を有する高誘電率膜または強誘電体膜
を主成分とすることを特徴とする半導体集積回路装置の
製造方法。
【請求項４４】請求項９、１２、１７、２４または４
０記載の半導体集積回路装置の製造方法において、前記
容量絶縁膜は、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ
₃、ＳｒＴｉＯ₃、ＢａＴｉＯ₃、ＢＳＴ、ＳＢＴまた
はＴａ₂Ｏ₅のいずれかを主成分とする膜からなること
を特徴とする半導体集積回路装置の製造方法。
【請求項４５】請求項９、１２、１７、２４または４
０記載の半導体集積回路装置の製造方法において、前記
第２導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属ま
たは前記白金族金属を含む合金のいずれか一種または二
種以上の金属、あるいはＲｕＯ₂またはＩｒＯ₂からな
ることを特徴とする半導体集積回路装置の製造方法。
【請求項４６】半導体基板の主面上に形成されたメモ
リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの一方に電気的に接続さ
れた第１電極および前記第１電極の上部に容量絶縁膜を
介して形成された第２電極によって構成される容量素子
とからなるメモリセルを有する半導体集積回路装置の製
造方法であって、（ａ）半導体基板の主面上にメモリセ
ル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選
択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記
第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレイ
ンの一方に電気的に接続される第１導電性接続体を形成
する工程、（ｃ）前記第１絶縁膜の上部に第２絶縁膜を
形成した後、前記第１導電性接続体の上方の前記第２絶
縁膜に溝を形成する工程、（ｄ）前記溝の内部にメッキ
法または選択ＣＶＤ法によって第１導電体膜を形成した
後、前記第２絶縁膜を除去することによって、前記第１
導電体膜によって構成され、かつ前記第１導電性接続体
を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に
電気的に接続される第１電極を形成する工程、（ｅ）前
記第１電極の上部にその上面と側面とを覆う容量絶縁膜
を形成した後、前記容量絶縁膜の上部にＣＶＤ法または
スパッタリング法で形成した第２導電体膜からなる第２
電極を形成することによって、前記第１電極、前記容量
絶縁膜および前記第２電極からなる容量素子を形成する
工程、を含むことを特徴とする半導体集積回路装置の製
造方法。
【請求項４７】請求項４６記載の半導体集積回路装置
の製造方法において、前記第１導電体膜および前記第２
導電体膜は、白金族金属、白金族合金または白金族金属
の導電性酸化物を主成分とする膜からなることを特徴と
する半導体集積回路装置の製造方法。
【請求項４８】請求項４６記載の半導体集積回路装置
の製造方法において、前記容量絶縁膜は、ペロブスカイ
ト型または複合ペロブスカイト型の結晶構造を有する高
誘電率膜または強誘電体膜を主成分とすることを特徴と
する半導体集積回路装置の製造方法。
【請求項４９】請求項９記載の半導体集積回路装置の
製造方法において、前記（ｅ）工程におけるエッチング
は、前記第１導電性下地膜を構成する材料に対するエッ
チング速度が、前記第１導電体膜を構成する材料に対す
るエッチング速度よりも大きくなる方法で行うことを特
徴とする半導体集積回路装置の製造方法。
【請求項５０】請求項１７記載の半導体集積回路装置
の製造方法において、前記（ｇ）工程におけるエッチン
グは、前記第１導電性下地膜を構成する材料に対するエ
ッチング速度が、前記第１導電体膜を構成する材料に対
するエッチング速度よりも大きくなる方法で行うことを
特徴とする半導体集積回路装置の製造方法。
【請求項５１】半導体基板の主面上に形成された第１
の電極と前記第１の電極の上面および側壁面上に容量絶
縁膜を介して形成された第２の電極とによって構成され
る容量素子を有する半導体集積回路装置であって、前記容量素子の前記第１の電極は、白金族金属、白金族
合金または白金族金属の導電性酸化物を主成分とするこ
とを特徴とする半導体集積回路装置。
【請求項５２】請求項５１記載の半導体集積回路装置
において、前記半導体基板の主面上に、前記容量素子の
前記第１の電極に電気的に接続された容量素子選択用ス
イッチング素子を有することを特徴とする半導体集積回
路装置。
【請求項５３】請求項５１記載の半導体集積回路装置
において、前記容量素子の前記容量絶縁膜は、ペロブス
カイト型または複合ペロブスカイト型の結晶構造を有す
る高誘電率膜または強誘電体膜を主成分とすることを特
徴とする半導体集積回路装置。
【請求項５４】請求項９、１２または１７記載の半導
体集積回路装置の製造方法において、前記第２絶縁膜は
酸化シリコン膜からなることを特徴とする半導体集積回
路装置の製造方法。
【請求項５５】請求項９記載の半導体集積回路装置の
製造方法において、前記（ｄ）工程は、前記溝の深さよ
りも大きい膜厚を有する前記第１導電体膜を成膜する工
程と、前記溝の外部に形成された前記第１導電体膜をウ
エハ主面上の平坦化処理によって除去する工程を含むこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項５６】請求項９記載の半導体集積回路装置の
製造方法において、前記（ｄ）工程は、前記溝の深さよ
りも大きい膜厚を有する前記第１導電体膜を成膜する工
程と、前記溝の外部に形成された前記第１導電体膜を化
学的機械研磨法またはドライエッチング法によって除去
する工程を含むことを特徴とする半導体集積回路装置の
製造方法。
【請求項５７】請求項９記載の半導体集積回路装置の
製造方法において、前記容量素子の前記容量絶縁膜は、
前記（ｅ）工程のエッチングによって形成された前記第
１導電性下地膜の側壁部上も覆うように形成されること
を特徴とする半導体集積回路装置の製造方法。