JPH10289985A - キャパシタを有する半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 清浄な側面を有し、かつ側面形状が基板表面
に対して略垂直となるストレージノードパターンを形成
できるキャパシタを有する半導体装置の製造方法を提供
する。 【解決手段】 シリコン酸化膜２３に孔パターン２３ａ
を設け、その孔パターン２３ａを埋込むようにストレー
ジノードとなる白金膜１が形成される。この後、シリコ
ン酸化膜２３が除去され、キャパシタ誘電体層２とセル
プレート３とが形成されてキャパシタ１０が形成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置の製造方法に関し、より特定的には、キャ
パシタ誘電体層に高誘電率材料を用いたキャパシタを有
する半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとして、ＤＲＡＭ（Dynamic Random
Access Memory）が一般的に知られている。このＤＲＡ
Ｍは、多数の記憶情報を蓄積する記憶領域であるメモリ
セルアレイと、外部との入出力に必要な周辺回路とから
構成されている。

【０００４】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイは大きな面積を占め
ている。また、このメモリセルアレイには、単位記憶情
報を蓄積するためのメモリセルがマトリックス状に複数
個配列されて形成されている。このメモリセルは、通常
１個のＭＯＳ（Metal Oxide Semiconductor ）トランジ
スタと、これに接続された１個のキャパシタとから構成
されており、１トランジスタ１キャパシタ型のメモリセ
ルとして広く知られている。このような構成を有するメ
モリセルは、その構造が簡単なためメモリセルアレイの
集積度を向上させることが容易であり、大容量のＤＲＡ
Ｍに広く用いられている。

【０００５】ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビ
ット）に代表されるＧｂｉｔ級へと押し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。そのため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになり、記憶領域としてのＤＲＡＭ
の動作が不安定なものとなり、信頼性が低下する。

【０００６】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内においてキャパシタの
容量を増加させる必要がある。その手段の１つとして、
キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれ
る材料を採用する方法が検討されている。ここで高誘電
率材料とは、一般にシリコン酸化膜の数倍から数百倍の
誘電率を有する材料であり、この高誘電率材料をキャパ
シタ誘電体層に用いることにより、キャパシタの形状を
比較的単純な形状に維持したまま、容易に容量の増加を
図ることが可能となる。

【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、チタン酸バリウムストロンチウム（（Ｂ
ａ，Ｓｒ）ＴｉＯ₃ ：ＢＳＴ）、酸化タンタル（Ｔａ₂
Ｏ₅）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
₃ ：ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ ：ＰＬＺＴ）、チタン酸
ストロンチウム（ＳｒＴｉＯ₃ ：ＳＴＯ）、チタン酸バ
リウム（ＢａＴｉＯ₃ ：ＢＴＯ）等が挙げられる。

【０００８】以下、キャパシタ誘電体層に高誘電率材料
を用いた従来のメモリセル構造の製造方法について説明
する。

【０００９】図１１〜図１６は、従来のキャパシタを有
する半導体装置の製造方法を工程順に示す概略断面図で
ある。先ず図１１を参照して、シリコン基板１１の表面
に分離絶縁層１７とチャネルストッパ領域１８とが形成
され、各領域が分離される。この分離された領域に所定
の方法で、１対のソース／ドレイン領域１２と、この１
対のソース／ドレイン領域１２に挟まれる領域上にゲー
ト絶縁層１３を介在して形成されたゲート電極層１４と
を有するＭＯＳトランジスタ２０が形成される。なお、
１対のソース／ドレイン領域１２は、比較的低濃度の不
純物領域１２ａと比較的高濃度の不純物領域１２ｂとか
らなるＬＤＤ（Lightly Doped Drain ）構造となるよう
に形成される。このＭＯＳトランジスタ２０のゲート電
極層１４を覆うように絶縁層１５が形成され、この後ビ
ット線１６が形成されて、表面全面に層間絶縁層１９が
形成され、この層間絶縁層１９に平坦化処理が施され
る。

【００１０】なお、ビット線１６は層間絶縁層１９に覆
われることによって埋込ビット線とされる。

【００１１】図１２を参照して、層間絶縁層１９上に、
通常の写真製版技術を用いてレジストパターン１２３ａ
が形成される。このレジストパターン１２３ａをマスク
として層間絶縁層１９にエッチングを施すことにより、
ソース／ドレイン領域１２に達するコンタクトホール１
９ａが形成される。この後、レジストパターン１２３ａ
が除去される。

【００１２】図１３を参照して、コンタクトホール１９
ａを埋込むように層間絶縁層１９上にプラグ用導電層が
形成される。この後、このプラグ用導電層にエッチバッ
クが施されて、コンタクトホール１９ａのみを埋込むプ
ラグ層２１が形成される。

【００１３】図１４を参照して、層間絶縁層１９上に、
プラグ層２１と電気的に接続するように、たとえば白金
（Ｐｔ）よりなるストレージノード用導電層１０１が形
成される。

【００１４】図１５を参照して、ストレージノード用導
電層１０１上に、通常の写真製版技術により所定の形状
でレジストパターン１２３ｂが形成される。このレジス
トパターン１２３ｂをマスクとしてストレージノード用
導電層１０１をエッチングすることにより、所望の形状
を有するストレージノード１０１が形成される。その
後、レジストパターン１２３ｂが除去される。

【００１５】図１６を参照して、ストレージノード１０
１を覆うように、いわゆる高誘電率材料（たとえばＢＳ
Ｔ）よりなるキャパシタ誘電体層１０２が形成される。
このキャパシタ誘電体層１０２を覆うように、かつスト
レージノード１０１と対向するように、たとえば白金よ
りなるセルプレート１０３が形成される。これによっ
て、キャパシタを有する半導体装置、たとえばＤＲＡＭ
のメモリセル構造が完成する。

【００１６】キャパシタ誘電体層１０２に高誘電率材料
を用いた場合には、ストレージノード１０１の材料に
は、酸化物を作りにくく、酸化物となっても導電層を維
持でき、かつキャパシタ誘電体層１０２のペロブスカイ
ト構造を得やすい材料が求められる。これらの特性を満
たす材料として、Ｐｔ（白金）、Ｉｒ（イリジウム）、
Ａｕ（金）などが選ばれる。

【００１７】ストレージノード１０１として白金膜が用
いられた場合、図１５に示すストレージノード１０１の
パターニング時には、ガスプラズマを用いたドライエッ
チングにより白金膜のエッチング加工が行なわれる。こ
のエッチングにおいては、通常フォトレジスト１２３ｂ
やシリコン酸化膜をエッチングのマスクとして、アルゴ
ンや塩素ガスなどがエッチングガスとして用いられてい
た。また、このような微細薄膜キャパシタにおいては、
１つのキャパシタが有する容量を増大させるために、ス
トレージノード１０１の厚みＤを増大させて、ストレー
ジノード１０１の上面だけでなく側面もキャパシタとし
て機能させる必要がある。

【００１８】

【発明が解決しようとする課題】しかしながら、図１５
に示す白金膜１０１のドライエッチングにおいては、エ
ッチング反応により生じると考えられる反応生成物の蒸
気圧が極めて低い。そのためエッチングの反応生成物の
エッチング面からガスプラズマへの脱離が困難であり、
エッチングはガスプラズマからエッチング面に入射する
イオンによるスパッタリング効果により進行する。よっ
て、白金のエッチングにおいては、図１７に示すように
エッチングの反応生成物がプラズマからイオン入射のな
い面、たとえばエッチングマスクであるフォトレジスト
パターン１２３ｂの側面に再付着することになり、結果
としてエッチング反応生成物の再付着膜１０１ａが形成
される。この現象は、白金のエッチングガスとして他の
種々のガスを用いた場合も同様に生じる。

【００１９】なお、図１７は、図１５に示す工程に対応
する斜視図であり、この図１７では図１５に示す部材と
同一の部材については同一の符号を付し、また各部の図
示を省略してある。

【００２０】この状態からフォトレジスト１２３ｂが除
去された状態が図１８である。図１８を参照して、この
ような再付着膜１０１ａを残しておくと、後処理での洗
浄工程などで再付着膜１０１ａが折れて、白金パターン
１０１間をショートするおそれなどがあるため、この再
付着膜１０１ａは、必ず除去する必要がある。この除去
する方法としては、特開平５−２１４０５号公報に示さ
れているようにたとえばジェットスクラバーにより除去
する方法があり、この方法によって除去した場合、図１
９に示すようになる。

【００２１】図１９を参照して、この方法では、再付着
膜１０１ａは完全には除去されず、白金パターン１０１
の側面に再付着膜１０１ａの一部が残存する。この再付
着膜１０１ａの組成は純粋な白金ではなく、エッチング
マスクであるフォトレジストの成分およびエッチングガ
スの成分を含んでいるため、極めて不純な白金膜となっ
ている。ここでは、上述したようにストレージノードの
側面をもキャパシタとして利用するため、再付着膜１０
１ａにより不純な白金側面を有する場合には、キャパシ
タ性能に悪い影響を及ぼすいう問題点があった。

【００２２】上記再付着膜１０１ａを除去する他の方法
として、エッチングガスとして塩素を用いた場合に酸溶
液により再付着膜１０１ａを除去する方法がある。これ
は、たとえば“INTERNATIONAL CONFERENCE ON SOLID ST
ATE DEVICES AND MATERIALS,p. 721 ”に報告されてい
る。この方法によれば、図２０に示すように白金パター
ンの側面の再付着膜を除去することができ、比較的清浄
な白金パターン側面が得られる。

【００２３】しかしながら、この方法により再付着膜１
０１ａを除去した場合でも、白金パターンの側面の形状
がテーパ形状となってしまう。これは、図２１に示すよ
うに白金膜１０１のパターニングのためのエッチングの
最中に、図中矢印Ｓ方向に徐々に再付着膜１０１ａの膜
厚が厚くなり、この再付着膜１０１ａがエッチングのマ
スクとして働き、再付着膜１０１ａの直下の白金膜１０
１が除去されなくなるからである。

【００２４】図１５に示すようにストレージノード１０
１間の距離Ｌはキャパシタ容量を増大させるために非常
に小さくなっている。このため、ストレージノードのパ
ターンがこのようにテーパ形状となってしまうと、図２
２に示すように隣り合うストレージノード１０１間がシ
ョートするおそれがある。このため、ストレージノード
間の距離Ｌを微細な寸法とすることはできず、ゆえにキ
ャパシタ容量が低くならざるを得ず、Ｇｂｉｔ級のＤＲ
ＡＭにおいて動作が不安定になるという問題点があっ
た。

【００２５】以上のように、現状では、基板１１表面に
対して略垂直な側面形状を有し、かつその側面が清浄な
白金面となる白金パターンを形成できる白金のエッチン
グは極めて困難である。そこで、上記のような白金パタ
ーンを形成できる方法が望まれていた。

【００２６】それゆえ、本発明の目的は、清浄な側面を
有し、かつ側面形状が基板表面に対して略垂直な形状と
なるストレージノードを含むキャパシタを有する半導体
装置の製造方法を提供することである。

【００２７】

【課題を解決するための手段】本発明のキャパシタを有
する半導体装置の製造方法は、以下の工程を備えてい
る。

【００２８】まず半導体基板の主表面上に、主表面に達
するコンタクトホールを有する絶縁層が形成される。そ
してコンタクトホール内を埋込む埋込用導電層が形成さ
れる。そして絶縁層上に被覆層が形成される。埋込用導
電層の真上に位置する被覆層の領域に被覆層を貫通する
孔が形成される。そして孔内を埋込み、かつ埋込用導電
層と電気的に接続され、かつ被覆層と異なる材料よりな
るストレージノード用導電層が形成される。そして被覆
層が除去される。そしてストレージノード用導電層を覆
うように高誘電率材料を含むキャパシタ誘電体層が形成
される。そしてキャパシタ誘電体層を覆いストレージノ
ード用導電層と対向するようにセルプレート用導電層が
形成される。

【００２９】上記局面において好ましくは、孔内を埋込
むストレージノード用導電層を形成する工程は、孔内を
埋込みかつ被覆層上を覆うように導電層を形成した後、
導電層を、被覆層の上部表面が露出するまで除去して孔
内にのみ導電層を残存させてストレージノード用導電層
とする工程を含んでいる。

【００３０】上記局面において好ましくは、導電層は、
ＣＶＤ法およびＰＶＤ法のいずれかにより形成され、Ｃ
ＭＰ法およびドライエッチングによる全面エッチング法
により除去されてストレージノード用導電層とされる。

【００３１】上記局面において好ましくは、ストレージ
ノード用導電層は、白金、イリジウムおよび金よりなる
群から選ばれる１種以上の材料よりなっている。

【００３２】上記局面において好ましくは、被覆層はシ
リコン酸化膜を含んでいる。上記局面において好ましく
は、キャパシタ誘電体層に含まれる高誘電率材料は、チ
タン酸バリウムストロンチウム、酸化タンタル、チタン
酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタ
ン酸ストロンチウム、チタン酸バリウムよりなる群から
選ばれる１種以上の材料より形成される。

【００３３】上記局面において好ましくは、埋込用導電
層と電気的に接続するように絶縁層上に被覆層と異なる
材料よりなるバリア層を形成する工程がさらに備えられ
ている。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。

【００３５】図１〜図１０は、本発明の一実施の形態に
おけるキャパシタを有する半導体装置の製造方法を工程
順に示す概略断面図である。まず図１を参照して、シリ
コン基板１１の表面にたとえばＬＯＣＯＳ（Local Oxid
ation of Silicon）法などにより分離絶縁層１７が形成
される。またこの際、同時に分離絶縁層１７の下側領域
にチャネルストッパ領域１８が形成される。

【００３６】そしてシリコン基板１１の表面上にゲート
絶縁層１３を介在してゲート電極層１４が形成される。
このゲート電極層１４などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域１２ａが形成
される。ゲート電極層１４を覆うように絶縁層１５が形
成される。この絶縁層１５などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域１２ｂが
形成される。これにより比較的低濃度と比較的高濃度と
の不純物領域１２ａ、１２ｂによりＬＤＤ構造のソース
／ドレイン領域１２が形成される。このようにしてＭＯ
Ｓトランジスタ２０が形成される。

【００３７】ソース／ドレイン領域１２の一方と接する
ようにビット線１６が絶縁層１５上を延在するように形
成される。このビット線１６とＭＯＳトランジスタ２０
とを覆うように、たとえばＢＰＳＧ（Boron-doped Phos
pho-Silicate Glass）膜よりなる層間絶縁層１９が、形
成される。この層間絶縁層１９は、たとえば熱酸化法あ
るいはＣＶＤ（Chemical Vapor Deposition ）法により
形成されたシリコン酸化膜であってもよい。この層間絶
縁層１９に平坦化処理が施される。

【００３８】図２を参照して、この層間絶縁層１９上
に、有機系フォトレジスト膜（図示せず）が回転塗布法
により形成され、続いて写真製版技術によりこの有機系
フォトレジスト膜に微細な孔パターン（図示せず）が形
成される。この孔パターンを有するフォトレジストをマ
スクとして下層の層間絶縁層１９に、たとえばフッ素を
含むエッチングガスを用いたドライエッチングが施され
る。これにより、層間絶縁層１９を貫通し、半導体基板
１１の表面（ソース／ドレイン領域１２の表面）に達す
るコンタクトホール１９ａが層間絶縁層１９に形成され
る。この後、フォトレジストは酸素プラズマを用いた除
去または化学薬品を用いた湿式除去により除去される。

【００３９】図３を参照して、コンタクトホール１９ａ
を埋込み、かつ層間絶縁層１９上を覆うように、たとえ
ば不純物が導入された多結晶シリコン膜（以下、ドープ
トポリシリコン膜と称する）などの導電性を有する膜
が、ＣＶＤ法により形成される。この後、層間絶縁層１
９の上部表面が少なくとも露出するまで、フッ素あるい
は塩素を含むガスによるドライエッチングによりこのド
ープトポリシリコン膜が全面エッチングされる。これに
より、コンタクトホール１９ａ内のみにドープトポリシ
リコン膜２１が残存され、プラグ層２１が形成される。

【００４０】なお、このプラグ層２１は、下層のシリコ
ン基板と後工程で形成される微細白金電極とを電気的に
接続する働きをなすものである。

【００４１】図４を参照して、プラグ層２１と後工程で
形成される白金電極（ストレージノード）との反応を防
止するためにバリア層４が層間絶縁層１９上にプラグ層
２１と接するように形成される。このバリア層４は、た
とえばチタン膜４ａと窒化チタン膜４ｂとの２層積層構
造よりなっており、各膜４ａ，４ｂはスパッタ法などに
より形成される。このバリア層４上に、ドライエッチン
グが容易な膜２３、たとえばシリコン酸化膜などがＣＶ
Ｄ法などにより形成される。このシリコン酸化膜２３の
厚みは、後工程で形成される白金電極において必要とさ
れる電極の厚みと同等以上にする必要がある。

【００４２】なお、プラグ層２１にドープトポリシリコ
ンを使用した場合、このドープトポリシリコンは白金電
極と容易に反応し、白金電極の形状および電極としての
性能を著しく悪化させる。これらの形状および性能の劣
化を防止するという意味でバリア層４は有用である。

【００４３】図５を参照して、シリコン酸化膜２３上
に、有機系フォトレジスト膜（図示せず）が回転塗布法
により形成され、続いて写真製版技術により有機系フォ
トレジスト膜に孔パターンが形成される。この孔パター
ンを有するフォトレジストをマスクとして、下層のシリ
コン酸化膜２３に、たとえばフッ素を含むエッチングガ
スを用いたドライエッチングが施される。これにより、
シリコン酸化膜２３を貫通し、コンタクトホール１９ａ
の真上に位置する孔パターン２３ａがシリコン酸化膜２
３に形成される。この後、フォトレジストが酸素プラズ
マを用いた除去または化学薬品を用いた湿式除去により
除去される。

【００４４】なおこのチタン膜４ａ／窒化チタン膜４ｂ
の積層構造よりなるバリア層４は、シリコン酸化膜のエ
ッチング速度に比較して、小さいエッチング速度を有し
ている。このため、このシリコン酸化膜２３に孔パター
ンを形成するエッチングは、このバリア層４で停止す
る。つまり、バリア層４はシリコン酸化膜２３に孔パタ
ーン２３ａを形成する際のエッチングストッパの役割を
なす。よって、ドライエッチングによりシリコン酸化膜
２３に孔パターン２３ａを制御性よく形成することがで
きる。

【００４５】図６を参照して、孔パターン２３ａを埋込
み、かつシリコン酸化膜２３上を覆うように、たとえば
白金膜よりなる導電層１がＣＶＤ法またはスパッタ法に
より形成される。この白金膜１は、シリコン酸化膜２３
の上部表面が少なくとも露出するまで全面除去される。
この白金膜１の全面除去方法としては、たとえばＡｒガ
スなどによるスパッタエッチング法、あるいはＣＭＰ
（Chemical MechanicalPolishing ）法などを用いるこ
とができる。

【００４６】図７を参照して、これにより、孔パターン
２３ａ内にのみ白金膜１が残存される。

【００４７】この後、シリコン酸化膜２３が、フッ素を
含むガスによるドライエッチングあるいはフッ化水素酸
を用いたウエットエッチングにより除去される。この除
去は、チタン膜４ａ／窒化チタン膜４ｂの積層構造より
なるバリア層４によって停止される。つまり、この除去
時においてもバリア層４はエッチングストッパの役割を
なす。

【００４８】図８を参照して、これにより、白金パター
ン１の側面全体が露出し、ストレージノードとなる微細
白金電極パターン１が形成される。

【００４９】図９を参照して、この白金電極パターン１
をマスクとして下層のバリア層４に、たとえばフッ素あ
るいは塩素を含むガスによるドライエッチングを施すこ
とにより、バリア層４がパターニングされる。

【００５０】図１０を参照して、このバリア層４および
白金電極パターン１を覆うように、たとえばＢＳＴより
なるキャパシタ誘電体層２がＣＶＤ法により形成され
る。このキャパシタ誘電体層２を覆い、かつ白金電極パ
ターン１と対向するように、ＣＶＤ法あるいはスパッタ
法によりセルプレートとなる白金膜３が形成される。

【００５１】これにより、キャパシタ１０が形成され、
キャパシタを有する半導体装置、たとえばＤＲＡＭのメ
モリセル構造が完成する。

【００５２】本実施の形態の製造方法によれば、図６お
よび図７の工程で、孔パターン２３ａ内にのみ白金膜１
が残存されることにより、白金膜１がパターニングされ
る。また、孔パターン２３ａが形成されるシリコン酸化
膜２３は、白金膜１などと違い、ドライエッチングが容
易な材料であるため、この被覆層２３に孔パターン２３
ａを制御性よく形成することができる。つまり、孔２３
ａの側壁面をテーパ形状にならないように、半導体基板
の主表面に対して略垂直となるように容易に制御するこ
とができる。よって、この孔パターン２３ａ内に埋込ま
れる白金膜１の側壁面がテーパ形状になることは防止で
きる。また、白金膜１の側壁面は、不純な反応生成物等
により覆われておらず、清浄な表面を有している。した
がって、白金膜１間の寸法Ｌ（図１５）を微細にできる
ため、キャパシタ容量の増大を図ることができ、安定し
たＤＲＡＭの動作を得ることができる。

【００５３】なお、本実施の形態については、ＤＲＡＭ
のメモリセル構造の製造方法を例に挙げて説明したが、
このメモリセル構造の製造方法に限らず、キャパシタを
有する半導体装置であれば本発明を適用することができ
る。

【００５４】また、本実施の形態では、ストレージノー
ド１およびセルプレート３の双方が白金よりなる場合に
ついて説明したが、白金、イリジウム、金などの金属ま
たはこれらの合金よりなっていてもよい。

【００５５】また、キャパシタ誘電体層２としてＢＳＴ
を用いた場合について説明したが、これに限られず、チ
タン酸バリウムストロンチウム、酸化タンタル、チタン
酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタ
ン酸ストロンチウム、チタン酸バリウムよりなる群から
選ばれる１種以上の材料よりなっていればよい。

【００５６】また、本実施の形態では、孔パターン２３
ａが形成される層２３がシリコン酸化膜よりなる場合に
ついて説明したが、これに限られず、白金膜よりもドラ
イエッチングが容易、つまり垂直な形状を有する微細パ
ターンのエッチングが可能な材料よりなっていればよ
い。

【００５７】また、バリア層４がチタン膜４ａ／窒化チ
タン膜４ｂの積層構造よりなる場合について説明した
が、これに限られず、窒化チタンシリコン、窒化チタン
アルミ、タンタルなど、ストレージノード材料とプラグ
層材料との反応を抑制できる材料であればよい。

【００５８】またプラグ層２１がドープトポリシリコン
膜よりなる場合について説明したが、これ以外の導電性
を有する材質よりなっていてもよい。

【００５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００６０】

【発明の効果】本発明のキャパシタを有する半導体装置
の製造方法では、孔を有する被覆層が形成され、その孔
内にのみストレージノード用導電層を残存させることで
キャパシタの一方電極（ストレージノード）が形成され
る。また孔が形成される被覆層は、ストレージノード用
導電層と異なる材料よりなるため、ドライエッチングに
よる微細加工が容易な材料を被覆層の材料として選択す
ることができる。このため、孔を制御性よく形成するこ
とが可能となり、孔の側壁面がテーパ形状とならないよ
うに容易に制御することができる。よって、この孔内に
埋込まれるストレージノード用導電層の側壁面がテーパ
形状になることが防止できる。またストレージノード用
導電層の側壁面には反応生成物等が付着しないため、清
浄な表面を有している。したがって、ストレージノード
用導電層間の寸法を微細にすることができるため、キャ
パシタ容量の増大を図ることができ、安定した半導体装
置の動作を得ることができる。

【００６１】上記局面において好ましくは、孔内を埋込
むストレージノード用導電層を形成する工程は、孔内を
埋込みかつ被覆層上を覆うように導電層を形成した後、
その導電層を被覆層の上部表面が露出するまで除去して
孔内にのみ導電層を残存させてストレージノード用導電
層とする工程を含んでいる。これにより、ストレージノ
ード用導電層のパターニングに写真製版技術を用いる必
要がなくなるため、フォトレジストパターンの側壁に反
応生成物が再付着することが防止できる。

【００６２】上記局面において好ましくは、導電層はＣ
ＶＤ法およびＰＶＤ法のいずれかにより形成され、ＣＭ
Ｐ法およびドライエッチングによる全面エッチング法に
より除去されてストレージノード用誘電層とされる。こ
れらの手法で導電層を形成・除去することにより、容易
に被覆層の孔内のみを埋込むようにストレージノード用
導電層を形成することが可能となる。

【００６３】上記局面において好ましくは、ストレージ
ノード用導電層は白金、イリジウムおよび金よりなる群
から選ばれる１種以上の材料よりなっている。これらの
材料を選ぶことにより、キャパシタ誘電体層の高い誘電
率を得ることができる。

【００６４】上記局面において好ましくは、被覆層はシ
リコン酸化膜を含む。この材料を被覆層の材料として選
ぶことで、被覆層の除去が容易となる。

【００６５】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれる１種
以上の材料より形成される。このような材料をキャパシ
タ誘電体層に選ぶことで、キャパシタ容量の向上を図る
ことができる。

【００６６】上記局面において好ましくは、埋込用導電
層と電気的に接続するように絶縁層上に被覆層と異なる
材料よりなるバリア層を形成する工程がさらに備えられ
ている。このバリア層は、ストレージノード用導電層と
埋込用導電層との反応を防止し、かつ被覆層のエッチン
グによる除去時においてエッチングストッパの役割をな
す。

【図面の簡単な説明】

【図１】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第１工程を示す概略斜視
図である。

【図２】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第２工程を示す概略斜視
図である。

【図３】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第３工程を示す概略斜視
図である。

【図４】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第４工程を示す概略斜視
図である。

【図５】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第５工程を示す概略斜視
図である。

【図６】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第６工程を示す概略斜視
図である。

【図７】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第７工程を示す概略斜視
図である。

【図８】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第８工程を示す概略斜視
図である。

【図９】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の製造方法の第９工程を示す概略斜視
図である。

【図１０】 本発明の一実施の形態におけるキャパシタ
を有する半導体装置の製造方法の第１０工程を示す概略
斜視図である。

【図１１】 従来のキャパシタを有する半導体装置の製
造方法の第１工程を示す概略断面図である。

【図１２】 従来のキャパシタを有する半導体装置の製
造方法の第２工程を示す概略断面図である。

【図１３】 従来のキャパシタを有する半導体装置の製
造方法の第３工程を示す概略断面図である。

【図１４】 従来のキャパシタを有する半導体装置の製
造方法の第４工程を示す概略断面図である。

【図１５】 従来のキャパシタを有する半導体装置の製
造方法の第５工程を示す概略断面図である。

【図１６】 従来のキャパシタを有する半導体装置の製
造方法の第６工程を示す概略断面図である。

【図１７】 従来の製造方法では再付着膜が形成される
様子を示す第１工程図である。

【図１８】 従来の製造方法では再付着膜が形成される
様子を示す第２工程図である。

【図１９】 従来の製造方法では再付着膜が形成される
様子を示す第３工程図である。

【図２０】 従来の製造方法では再付着膜が形成される
様子を示す第４工程図である。

【図２１】 従来の製造方法ではストレージノードの側
壁面がテーパ形状となることを説明するための断面図で
ある。

【図２２】 ストレージノードの側壁面がテーパ形状と
なった場合の問題点を説明するための概略断面図であ
る。

【符号の説明】

１ ストレージノード、２ キャパシタ誘電体層、３
セルプレート、４ バリア層、１９ａ コンタクトホー
ル、２１ プラグ層、２３ 被覆層（シリコン酸化
膜）、２３ａ 孔パターン。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面上に、前記主表面に
   達するコンタクトホールを有する絶縁層を形成する工程
   と、 前記コンタクトホール内を埋込む埋込用導電層を形成す
   る工程と、 前記絶縁層上に被覆層を形成する工程と、 前記埋込用導電層の真上に位置する被覆層の領域に前記
   被覆層を貫通する孔を形成する工程と、 前記孔内を埋込み、かつ前記埋込用導電層と電気的に接
   続され、かつ前記被覆層と異なる材料よりなるストレー
   ジノード用導電層を形成する工程と、 前記被覆層を除去する工程と、 前記ストレージノード用導電層を覆うように高誘電率材
   料を含むキャパシタ誘電体層を形成する工程と、 前記キャパシタ誘電体層を覆い前記ストレージノード用
   導電層と対向するようにセルプレート用導電層を形成す
   る工程とを備えた、キャパシタを有する半導体装置の製
   造方法。
2. 【請求項２】 前記孔内を埋込む前記ストレージノード
   用導電層を形成する工程は、 前記孔内を埋込みかつ前記被覆層上を覆うように導電層
   を形成した後、前記導電層を、前記被覆層の上部表面が
   露出するまで除去して前記孔内にのみ前記導電層を残存
   させて前記ストレージノード用導電層とする工程を含
   む、請求項１に記載のキャパシタを有する半導体装置の
   製造方法。
3. 【請求項３】 前記導電層は、ＣＶＤ法およびＰＶＤ法
   のいずれかにより形成され、ＣＭＰ法およびドライエッ
   チングによる全面エッチング法により除去されて前記ス
   トレージノード用導電層とされる、請求項２に記載のキ
   ャパシタを有する半導体装置の製造方法。
4. 【請求項４】 前記ストレージノード用導電層は、白
   金、イリジウムおよび金よりなる群から選ばれる１種以
   上の材料よりなる、請求項１に記載のキャパシタを有す
   る半導体装置の製造方法。
5. 【請求項５】 前記被覆層はシリコン酸化膜を含む、請
   求項１に記載のキャパシタを有する半導体装置の製造方
   法。
6. 【請求項６】 前記キャパシタ誘電体層に含まれる前記
   高誘電率材料は、チタン酸バリウムストロンチウム、酸
   化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン
   酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
   ウムよりなる群から選ばれる１種以上の材料より形成さ
   れる、請求項１に記載のキャパシタを有する半導体装置
   の製造方法。
7. 【請求項７】 前記埋込用導電層と電気的に接続するよ
   うに前記絶縁層上に前記被覆層と異なる材料よりなるバ
   リア層を形成する工程をさらに備える、請求項１に記載
   のキャパシタを有する半導体装置の製造方法。