JP2000315948A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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Abstract

(57)【要約】 【課題】 チャージポンプを用いたＰＬＬ周波数シンセ
サイザにおいて、チャージポンプの吐き出し、吸い込み
のバランスを崩す可能性を小さくしたＰＬＬ周波数シン
セサイザを提供することである。 【解決手段】 チャージポンプの出力電圧および出力電
流がその駆動限界に近い条件になる場合、前記電圧制御
発信器の電源電圧を変動させ、前記電圧制御発信器の入
力電圧の変化を相殺する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＬ周波数シンセ
サイザに関する。
【０００２】
【従来の技術】現在一般的に用いられているＰＬＬ周波
数シンセサイザでは、位相比較器の出力でチャージポン
プを駆動し、さらにその出力でＶＣＯを駆動するように
なっている。チャージポンプの実装にも様々な方法が考
えられるが、現在主流であるのは位相比較器の出力に応
じてチャージポンプから電流を吐き出す、あるいは吸い
込むといった動作をとるといった方法である。
【０００３】
【発明が解決しようとする課題】この構成のチャージポ
ンプは構造が単純でかつ電流値を容易に上げることがで
きるといった利点がある一方で、チャージポンプの出力
端子の電圧が電源電圧、あるいはグランドに近くなった
場合に、位相比較器からの信号を受けて吐き出し、吸い
込みの動作を行う素子（一般的にはＦＥＴを用いる）の
直流バイアスが大きく変化し、吐き出し、吸い込みのバ
ランスが崩れるといった欠点がある。
【０００４】ところで、特開平１０−１０７６２８号公
報には、位相比較器の電源を制御することによって自然
各周波数を一定にする周波数シンセサイザが開示されて
いる。
【０００５】この特開平１０−１０７６２８号公報に開
示された周波数シンセサイザでは、上記のように位相比
較器の電源を制御するようにしているが、最近では、位
相比較器はそれ自身がＩＣ内部に取り込まれており、こ
の位相比較器部分のみの電源制御を行うのは現在のシン
セサイザＩＣの普及度から考えても現実的ではない。
【０００６】本発明は上記の点にかんがみてなされたも
ので、チャージポンプを用いたＰＬＬ周波数シンセサイ
ザにおいて、チャージポンプの吐き出し、吸い込みのバ
ランスを崩す可能性を小さくしたＰＬＬ周波数シンセサ
イザを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、電圧制御発信器の発生電圧の周波数と基
準周波数との位相を比較する位相比較器の出力でチャー
ジポンプを駆動し、該チャージポンプの出力で前記電圧
制御発信器を駆動することによって、設定した所望の周
波数の信号を出力するＰＬＬ周波数シンセサイザにおい
て、前記チャージポンプの出力電圧および出力電流がそ
の駆動限界に近い条件になる場合、前記電圧制御発信器
の電源電圧を変動させ、前記電圧制御発信器の入力電圧
の変化を相殺することを特徴とする。
【０００８】本発明の特徴は、図１で示されるように、
従来のＰＬＬ周波数シンセサイザにＶＣＯ電源電圧設定
装置を加えた構成を持つことにある。
【０００９】以上により構成されるＰＬＬ周波数シンセ
サイザにおいては、チャージポンプの出力電圧および出
力電流がその駆動限界に近い条件になる場合、自動的に
ＶＣＯの電源電圧が変動し、ＶＣＯの入力電圧の変化を
相殺する。これによってＰＬＬの高安定動作が可能であ
る特徴を有する。
【００１０】また、本発明では、チャージポンプの出力
電圧を極端に上下させないように、設定する周波数によ
ってＶＣＯの電源電圧を制御することで見かけロック範
囲を広めている。
【００１１】従来、ＶＣＯの制御電圧が電源電圧または
グランドに近い場合においては、ＶＣＯ自身の周波数感
度が劣化する、あるいは発振停止などの現象を起こす可
能性があるが、本発明によればこれらの現象が発生する
可能性を小さくすることができる。
【００１２】なお、本発明によれば、ＶＣＯの電源は、
単純なＤＣ制御のみでよく、それ自身がＩＣ化されると
いう可能性も少ないので、上記特開平１０−１０７６２
８号公報に開示された周波数シンセサイザと比べてより
実用的である。
【００１３】また、上記特開平１０−１０７６２８号公
報には、ＶＣＯ制御電圧による発振限界についての記載
も示唆もなく、この発振限界に関して詳細に言及してい
る本発明は新規性を有するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００１５】図１は、本発明によるＰＬＬ周波数シンセ
サイザの一実施の形態の回路を示すブロック図である。
【００１６】図１に示すように、この回路は、基準周波
数発生装置１と、リファレンスディバイダ２と、位相比
較器３と、チャージポンプ４と、低域通過フィルタ（Ｌ
ＰＦ）５と、電圧制御発振器（ＶＣＯ）６と、プリスケ
ーラ７と、制御装置８と、ＶＣＯ電源電圧設定装置９
と、バッファアンプ１０とから構成されており、制御装
置８によって切り替え可能な周波数を出力する。
【００１７】基準周波数発生装置１から発生された基準
信号は、リファレンスディバイダ２により分周される。
一方、ＶＣＯ６はＬＰＦ５からの出力信号の電圧値に応
じた周波数の出力信号を発生する。発生された信号はバ
ッファアンプ１０とプリスケーラ７とに分岐され、プリ
スケーラ７によって分周される。
【００１８】リファレンスディバイダ２で分周された信
号とプリスケーラ７によって分周された信号とは位相比
較器３によって比較され、両信号の周波数差および位相
差に比例したパルス信号をチャージポンプ４に出力す
る。
【００１９】チャージポンプ４は位相比較器３から出力
されるパルス信号に基づいて出力信号をＬＰＦ５に出力
する。ＬＰＦ５はチャージポンプ４からの出力信号を平
滑化して高周波成分を除去し、その結果でＶＣＯ６を制
御する。ＶＣＯ６は外部からの変調入力に応じて、周波
数可変な信号を出力する。
【００２０】リファレンスディバイダ２とプリスケーラ
７の分周値は、制御装置８によって任意に設定される。
また、ＶＣＯ電源電圧設定装置９は、制御装置８からの
制御によって、ＶＣＯ６に与える電源電圧を任意に設定
する。バッファアンプ１０はＶＣＯ６の信号を増幅して
出力する。
【００２１】図２は、図１に示したＶＣＯ６の構成の一
例を示す回路図である。
【００２２】このＶＣＯ６は、変形コルピッツ・クラッ
プ型の発振回路の一種であり、低域通過フィルタ５から
の入力信号およびＶＣＯ電源電圧設定装置９から供給さ
れる電源電圧は、それぞれ図２に示した位置から入力さ
れる。
【００２３】図２において、ａは可変容量ダイオード
（バリキャップダイオード）であり、この可変容量ダイ
オードａに印加するＤＣバイアスを変化することによ
り、共振回路におけるコンデンサ成分の容量が変わり、
発振周波数が変化する。
【００２４】図３は、図１に示した制御装置８およびＶ
ＣＯ電源電圧設定装置９の構成を示すブロック図であ
る。
【００２５】図３に示すように、制御装置８は、各種パ
ラメータを記憶した記憶装置１１と、記憶装置１１に記
憶したパラメータ等に基づいて制御を行うＣＰＵ１２
と、ＣＰＵ１２からの指示によってＶＣＯ電源電圧設定
装置９が発生する電源電圧を制御するための制御電圧を
発生する制御電圧発生部１４と、ＣＰＵ１２からの指示
によってリファレンスディバイダ２およびプリスケーラ
７の分周数を設定する発振周波数設定分周数指定部１３
とから構成され、ＶＣＯ電源電圧設定装置９は、基本の
電圧・電流を発生する電圧・電流源１５と、制御電圧発
生部１４からの制御電圧によってその抵抗値を可変させ
る電圧決定部分可変抵抗器１６とから構成される。
【００２６】制御装置８内のＣＰＵ１２は、発振周波数
設定動作と同時に、その周波数に適したＶＣＯ電源電圧
を計算し、その結果をＶＣＯ電源電圧設定装置９に送
る。発振周波数設定分周数指定部１３からの信号はリフ
ァレンスディバイダ２およびプリスケーラ７内の図示し
ない分周数設定レジスタに送られる。
【００２７】ＶＣＯ電源電圧設定装置９は、制御回路８
からの情報に基づいて、ＶＣＯ６に供給する電源電圧を
設定する。
【００２８】次に、図面を参照して本実施の形態の動作
について説明する。
【００２９】図１の回路が安定して単一の周波数の信号
を出力している場合において、この信号の周波数を変化
すべく、制御装置８がリファレンスディバイダ２あるい
はプリスケーラ７の分周値を変化させる。
【００３０】希望する周波数と現在の周波数との間に差
が存在することで、位相比較器３の出力も平衡状態では
なくなり、その結果チャージポンプ４の出力電圧は上昇
あるいは下降することになる。
【００３１】ここで、制御装置８が、切り替え後のロッ
クする予定の周波数に応じて、ＶＣＯ電源電圧設定装置
９に制御信号を送出し、ＶＣＯ電源電圧設定装置９はそ
の信号に応じてＶＣＯ６の電源電圧を調節する。
【００３２】ＶＣＯ６の電源電圧を変化させることによ
って、その内部回路の発振素子のバイアスが変化し、発
振周波数も変化する。これはすなわち、ＶＣＯ６の制御
電圧がほとんど変わらない状態においても、周波数を大
きく変化可能であるといえる。
【００３３】図４は、周波数切り替え動作時の各点の電
圧変化を表すグラフであり、（ａ）はチャージポンプ４
の出力を示すグラフ、（ｂ）はＶＣＯ６の電源電圧を示
すグラフ、（ｃ）は均衡化されたＶＣＯ６の制御電圧を
示すグラフである。図４（ａ）、（ｂ）および（ｃ）に
おいて、縦軸は電圧、横軸は経過時間であり、各グラフ
は横軸において同期している。
【００３４】ＶＣＯ６において、低域通過フィルタ５か
らの入力とＶＣＯ電源電圧設定装置９からの入力とは完
全に独立しており、ただし、この２つは時間的には同期
している。
【００３５】本発明の本質は、発振周波数が変化しても
ＶＣＯ６の制御電圧が大きく変化しない点にある。従っ
て、チャージポンプ４の出力に同期して、ＶＣＯ電源電
圧設定装置９からの電圧を変化させれば、ＶＣＯ６の制
御電圧は両方が相殺し合って、ほとんど動かないように
なる。
【００３６】ところで、バッファアンプ１０は、主とし
てこのＰＬＬ周波数シンセサイザの負荷となる部分の急
激な変動からＶＣＯ６を守るためのものであり、このバ
ッファアンプ１０の有無は本発明の本質には関係ない。
また、リファレンスディバイダ２やプリスケーラ７は複
数個存在してもよい。
【００３７】制御装置８は、図１に示した実施の形態で
はマイクロプロセッサとメモリとにより構成されるイン
テリジェントシステムを仮定しているが、この制御方式
は特に限定しない。
【００３８】ＶＣＯ電源電圧設定装置９によるＶＣＯ６
の電源電圧設定は、ここでは連続的な変化が可能な可変
抵抗器の類を仮定しているが、これは出力周波数が低・
中・高の三現象程度の離散的変化でも構わない。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
図１に示したＶＣＯ６の発振周波数の高低に関係なく、
ＶＣＯ６の入力電圧はおおむね一定の値にすることがで
きる。
【００４０】これによって、チャージポンプ４の出力電
圧も極端に高い状態、あるいは低い状態にはならず、特
に電流駆動型チャージポンプの場合は吐き出し、吸い込
みによる電流が少なくなる。従ってＰＬＬが定常状態に
ある場合にこれらの動作による微少電流も少なくなり、
ＶＣＯ６の出力周波数偏差も小さくなることが期待され
る。
【００４１】また、本発明によれば、ＶＣＯ６の入力電
圧が電源電圧あるいはグランドに極端に近づくことがな
くなるため、ＶＣＯ６の発振停止をあらかじめ予防でき
るほか、入力電圧が変化することによる周波数感度の変
化を抑えることが可能である。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ周波数シンセサイザの一実
施の形態の回路を示すブロック図である。
【図２】図１に示したＶＣＯの構成の一例を示す回路図
である。
【図３】図１に示した制御装置およびＶＣＯ電源電圧設
定装置の構成を示すブロック図である。
【図４】周波数切り替え動作時の各点の電圧変化を表す
グラフの図であり、（ａ）はチャージポンプの出力を示
すグラフ、（ｂ）はＶＣＯの電源電圧を示すグラフ、
（ｃ）は均衡化されたＶＣＯの制御電圧を示すグラフで
ある。
【符号の説明】
１ 基準周波数発生装置 ２ リファレンスディバイダ ３ 位相比較器 ４ チャージポンプ ５ 低域通過フィルタ（ＬＰＦ） ６ 電圧制御発振器（ＶＣＯ） ７ プリスケーラ ８ 制御装置 ９ ＶＣＯ電源電圧設定装置 １０ バッファアンプ １１ 記憶装置 １２ ＣＰＵ １３ 発振周波数設定分周数指定部 １４ 制御電圧発生部 １５ 電圧・電流源 １６ 電圧決定部分可変抵抗器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電圧制御発信器の発生電圧の周波数と基
    準周波数との位相を比較する位相比較器の出力でチャー
    ジポンプを駆動し、該チャージポンプの出力で前記電圧
    制御発信器を駆動することによって、設定した所望の周
    波数の信号を出力するＰＬＬ周波数シンセサイザにおい
    て、 前記チャージポンプの出力電圧および出力電流がその駆
    動限界に近い条件になる場合、前記電圧制御発信器の電
    源電圧を変動させ、前記電圧制御発信器の入力電圧の変
    化を相殺することを特徴とするＰＬＬ周波数シンセサイ
    ザ。
  2. 【請求項２】 電圧制御発信器の発生電圧の周波数と基
    準周波数との位相を比較する位相比較器の出力でチャー
    ジポンプを駆動し、該チャージポンプの出力で前記電圧
    制御発信器を駆動することによって、設定した所望の周
    波数の信号を出力するＰＬＬ周波数シンセサイザにおい
    て、 前記設定した周波数に基づいて前記電圧制御発信器の電
    源電圧を制御することによって見かけロック範囲を広め
    たことを特徴とするＰＬＬ周波数シンセサイザ。
  3. 【請求項３】 電圧制御発信器の発生電圧の周波数を第
    １の所定の分周数で分周した周波数と基準周波数を第２
    の所定の分周数で分周した周波数との位相を比較する位
    相比較器の出力でチャージポンプを駆動し、該チャージ
    ポンプの出力で前記電圧制御発信器を駆動することによ
    って、設定した所望の周波数の信号を出力するＰＬＬ周
    波数シンセサイザにおいて、 前記電圧制御発信器の電源電圧を設定するＶＣＯ電源電
    圧設定装置と、前記設定した周波数に基づいて前記ＶＣ
    Ｏ電源電圧設定装置の設定電圧を制御する制御装置とを
    設けたことを特徴とするＰＬＬ周波数シンセサイザ。
  4. 【請求項４】 当該ＰＬＬ周波数シンセサイザの負荷部
    分の急激な変動から前記電圧制御発信器を保護するバッ
    ファアンプをさらに設けた請求項３に記載のＰＬＬ周波
    数シンセサイザ。
  5. 【請求項５】 前記制御装置が前記第１の所定の分周数
    および前記第２の所定の分周数を設定することによって
    当該ＰＬＬ周波数シンセサイザが出力する信号の周波数
    を設定する請求項３に記載のＰＬＬ周波数シンセサイ
    ザ。
  6. 【請求項６】 請求項１ないし５のいずれか１項に記載
    のＰＬＬ周波数シンセサイザを備えたことを特徴とする
    無線通信装置。
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US09/557,371 US6940359B2 (en) 1999-04-28 2000-04-25 PLL frequency synthesizer using charge pump
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216136A (ja) * 2004-01-30 2005-08-11 Seiko Epson Corp 非同期プロセッサ、電気光学装置、及び電子機器
JP2010245879A (ja) * 2009-04-07 2010-10-28 Icom Inc 位相同期回路

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2431839B1 (en) * 2003-03-18 2015-09-23 Panasonic Intellectual Property Management Co., Ltd. Processor, driving method thereof, and information processing device
US20040227578A1 (en) * 2003-05-14 2004-11-18 Miikka Hamalainen Acoustic resonance-based frequency synthesizer using at least one bulk acoustic wave (BAW) or thin film bulk acoustic wave (FBAR) device
US7042277B2 (en) * 2003-10-14 2006-05-09 International Business Machines Corporation Circuit and method for reducing jitter in a PLL of high speed serial links
JP3964426B2 (ja) * 2004-11-17 2007-08-22 シャープ株式会社 発振器、集積回路、通信装置
JP2007188395A (ja) * 2006-01-16 2007-07-26 Elpida Memory Inc クロック信号発生回路
US7728677B2 (en) * 2007-08-17 2010-06-01 Agere Systems Inc. Method and apparatus for calibrating a voltage controlled oscillator by varying voltage applied to power supply input
US8044723B2 (en) * 2007-09-14 2011-10-25 Qualcomm Incorporated Oscillator signal generation with spur mitigation in a wireless communication device
KR20090074412A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프
CN101557230B (zh) * 2008-04-10 2011-07-20 中芯国际集成电路制造(上海)有限公司 一种锁相环自校准系统以及方法
US7825719B2 (en) * 2008-12-29 2010-11-02 Advanced Energy Industries, Inc. System and method for wideband phase-adjustable common excitation
US8810330B2 (en) * 2012-09-14 2014-08-19 Infineon Technologies Ag DC power supply circuit, oscillator circuit and method for generating a DC power supply signal
US9866222B2 (en) * 2015-01-14 2018-01-09 Infineon Technologies Ag System and method for synchronizing multiple oscillators using reduced frequency signaling

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4667170A (en) * 1985-09-26 1987-05-19 Western Digital Corporation Voltage controlled oscillator with self-adjustment of operating point
KR890004160B1 (ko) 1987-01-31 1989-10-21 삼성전자 주식회사 자동 튜닝 위상동기루우프 fm검파 시스템
JP2696841B2 (ja) * 1987-06-25 1998-01-14 セイコーエプソン株式会社 インクジェット記録装置
JPH0258932A (ja) 1988-08-25 1990-02-28 Nec Corp 送信回路
JPH03205920A (ja) 1989-10-30 1991-09-09 Hitachi Ltd 位相同期回路、記憶装置および磁気ディスク記憶装置
JPH06303134A (ja) 1993-04-15 1994-10-28 Hitachi Ltd Ｐｌｌ回路
JP3146765B2 (ja) 1993-06-01 2001-03-19 松下電器産業株式会社 データセパレート回路
US5598405A (en) * 1994-01-25 1997-01-28 Alps Electric Co., Ltd. Time division multiple access time division duplex type transmitter-receiver
US5463352A (en) 1994-09-23 1995-10-31 At&T Global Information Solutions Company Supply voltage tolerant phase-locked loop circuit
JPH08256078A (ja) 1995-03-16 1996-10-01 Nitsuko Corp 電圧制御発振器の切替スイッチ回路
JPH08321774A (ja) 1995-05-25 1996-12-03 Fujitsu Ltd 位相同期式周波数シンセサイザ
JPH0964730A (ja) 1995-08-24 1997-03-07 Mitsubishi Electric Corp Ｐｌｌ回路
JPH09214335A (ja) 1996-02-01 1997-08-15 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
US5663685A (en) * 1996-03-29 1997-09-02 Bull Hn Information Systems Inc. Dual flip-flop detector type phase locked loop incorporating dynamic phase offset correction
JPH09326695A (ja) 1996-06-05 1997-12-16 Fujitsu Ltd 周波数シンセサイザ
JPH104350A (ja) 1996-06-17 1998-01-06 Murata Mfg Co Ltd Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール
JP2923910B2 (ja) * 1996-08-14 1999-07-26 日本電気株式会社 超低利得電圧制御発振器
JPH1084278A (ja) * 1996-09-10 1998-03-31 Nec Corp Ｐｌｌ回路
GB2317279B (en) 1996-09-11 2001-01-24 Nec Technologies Frequency synthesisers
JPH10107628A (ja) 1996-09-27 1998-04-24 New Japan Radio Co Ltd 周波数シンセサイザ
JPH10242845A (ja) 1997-02-27 1998-09-11 Murata Mfg Co Ltd Ｐｌｌ回路
US5959502A (en) 1997-08-15 1999-09-28 Texas Instruments Incorporated Analog phase-locked loop including voltage regulator
US5986514A (en) * 1998-01-26 1999-11-16 Motorola, Inc. Self-biased voltage controlled oscillator (VCO) method and apparatus
JP4083884B2 (ja) * 1998-08-07 2008-04-30 株式会社ルネサステクノロジ Ｐｌｌ回路及びｐｌｌ回路を内蔵した半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005216136A (ja) * 2004-01-30 2005-08-11 Seiko Epson Corp 非同期プロセッサ、電気光学装置、及び電子機器
JP2010245879A (ja) * 2009-04-07 2010-10-28 Icom Inc 位相同期回路

Also Published As

Publication number Publication date
US6940359B2 (en) 2005-09-06
CN1168214C (zh) 2004-09-22
CN1272002A (zh) 2000-11-01
GB2349521B (en) 2003-02-12
GB2349521A (en) 2000-11-01
GB0010301D0 (en) 2000-06-14
US20030080817A1 (en) 2003-05-01

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