JP2000323716A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000323716A JP2000323716A JP11131867A JP13186799A JP2000323716A JP 2000323716 A JP2000323716 A JP 2000323716A JP 11131867 A JP11131867 A JP 11131867A JP 13186799 A JP13186799 A JP 13186799A JP 2000323716 A JP2000323716 A JP 2000323716A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- layer
- substrate
- forming
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】閾値電圧の低下やキンク現象などを防止しなが
ら、素子特性を向上させるＳＯＩ構造の半導体層を有す
る半導体装置およびその製造方法を提供する。 【解決手段】ＳＯＩ構造の半導体層１０ａのチャネル形
成領域の上層にゲート絶縁膜２４を介して形成されたゲ
ート電極３０と、ゲート電極の両側部の半導体層中に形
成されたソース・ドレイン領域（１１，１２）と、チャ
ネル形成領域の下方の絶縁膜中に埋め込まれたバックゲ
ート絶縁膜２６を介して形成されたバックゲート電極３
１とを有し、チャネル形成領域の下方の絶縁膜２３が半
導体層側に部分的に張り出す張り出し部２３ａを有し、
チャネル形成領域の下方における絶縁膜２３の膜厚が、
ソース・ドレイン領域の下方における絶縁膜２３の膜厚
よりも厚く、チャネル形成領域における半導体層１０ａ
の膜厚が、ソース・ドレイン領域における半導体層１０
ａの膜厚よりも薄く形成されている構成とする。
ら、素子特性を向上させるＳＯＩ構造の半導体層を有す
る半導体装置およびその製造方法を提供する。 【解決手段】ＳＯＩ構造の半導体層１０ａのチャネル形
成領域の上層にゲート絶縁膜２４を介して形成されたゲ
ート電極３０と、ゲート電極の両側部の半導体層中に形
成されたソース・ドレイン領域（１１，１２）と、チャ
ネル形成領域の下方の絶縁膜中に埋め込まれたバックゲ
ート絶縁膜２６を介して形成されたバックゲート電極３
１とを有し、チャネル形成領域の下方の絶縁膜２３が半
導体層側に部分的に張り出す張り出し部２３ａを有し、
チャネル形成領域の下方における絶縁膜２３の膜厚が、
ソース・ドレイン領域の下方における絶縁膜２３の膜厚
よりも厚く、チャネル形成領域における半導体層１０ａ
の膜厚が、ソース・ドレイン領域における半導体層１０
ａの膜厚よりも薄く形成されている構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＳＯＩ（Silicon On InsulatorまたはSe
miconductor On Insulator）構造の半導体層を有する半
導体装置およびその製造方法に関するものである。
法に関し、特にＳＯＩ（Silicon On InsulatorまたはSe
miconductor On Insulator）構造の半導体層を有する半
導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ（Metal Oxide Semiconductor ）
電界効果トランジスタ（ＭＯＳＦＥＴ；MOS Field Effe
ct Transistor ）を搭載するＬＳＩの高集積化および高
性能化に伴い、ＳＯＩ構造の半導体層を有する半導体装
置が注目を集めている。ＳＯＩ構造では、酸化シリコン
などの絶縁膜により完全な素子分離がなされるため、ソ
フトエラーやラッチアップが抑制され、集積度の高いＬ
ＳＩにおいても高い信頼性が得られる。また、拡散層の
接合容量を減らすことができるので、スイッチングに関
する充放電が少なくなり、高速化および低消費電力化に
対して有利となる。
電界効果トランジスタ（ＭＯＳＦＥＴ；MOS Field Effe
ct Transistor ）を搭載するＬＳＩの高集積化および高
性能化に伴い、ＳＯＩ構造の半導体層を有する半導体装
置が注目を集めている。ＳＯＩ構造では、酸化シリコン
などの絶縁膜により完全な素子分離がなされるため、ソ
フトエラーやラッチアップが抑制され、集積度の高いＬ
ＳＩにおいても高い信頼性が得られる。また、拡散層の
接合容量を減らすことができるので、スイッチングに関
する充放電が少なくなり、高速化および低消費電力化に
対して有利となる。
【０００３】上記のＳＯＩ構造を有するＭＯＳＦＥＴに
おいては、ゲート電極直下のシリコン活性層の厚さは閾
値電圧などの素子特性に影響するパラメータとして薄
く、また、ソース領域およびドレイン領域の部分のシリ
コン活性層の厚さはそれらの寄生抵抗に影響するパラメ
ータとして厚くすることが望ましい。
おいては、ゲート電極直下のシリコン活性層の厚さは閾
値電圧などの素子特性に影響するパラメータとして薄
く、また、ソース領域およびドレイン領域の部分のシリ
コン活性層の厚さはそれらの寄生抵抗に影響するパラメ
ータとして厚くすることが望ましい。
【０００４】上記のように、ＳＯＩ構造を有するＭＯＳ
ＦＥＴにおいて、局所的にＳＯＩ構造のシリコン活性層
（以下、ＳＯＩ層ともいう）の厚さを変化させた構造と
して溝ゲート（Recessed Channel）と呼ばれる構造があ
り、その形成方法としていわゆるＬＯＣＯＳ（LOCal Ox
idation of Silicon）法を用いた次のようなプロセスが
知られている。上記の方法においては、まず、ＳＯＩ構
造を有する半導体基板（以下、ＳＯＩ基板ともいう）上
にゲート電極形成領域を局所的に開口したマスク層を形
成し、このマスク層をマスクとしてＳＯＩ層を熱酸化す
ることにより、ゲート電極形成領域に選択的に酸化シリ
コン膜を形成する。次に、この酸化シリコン膜を除去す
る。これによって、ゲート電極形成領域におけるＳＯＩ
層の表層部分が除去され、ＳＯＩ層の表面が溝状に加工
される。以下、上記のように形成された溝の底部にゲー
ト絶縁膜を介してゲート電極を形成し、所望のＭＯＳＦ
ＥＴとする。
ＦＥＴにおいて、局所的にＳＯＩ構造のシリコン活性層
（以下、ＳＯＩ層ともいう）の厚さを変化させた構造と
して溝ゲート（Recessed Channel）と呼ばれる構造があ
り、その形成方法としていわゆるＬＯＣＯＳ（LOCal Ox
idation of Silicon）法を用いた次のようなプロセスが
知られている。上記の方法においては、まず、ＳＯＩ構
造を有する半導体基板（以下、ＳＯＩ基板ともいう）上
にゲート電極形成領域を局所的に開口したマスク層を形
成し、このマスク層をマスクとしてＳＯＩ層を熱酸化す
ることにより、ゲート電極形成領域に選択的に酸化シリ
コン膜を形成する。次に、この酸化シリコン膜を除去す
る。これによって、ゲート電極形成領域におけるＳＯＩ
層の表層部分が除去され、ＳＯＩ層の表面が溝状に加工
される。以下、上記のように形成された溝の底部にゲー
ト絶縁膜を介してゲート電極を形成し、所望のＭＯＳＦ
ＥＴとする。
【０００５】図１１（ａ）は上記のようにして形成され
たＭＯＳＦＥＴを有する半導体装置の平面図である。素
子分離絶縁膜Ｉ（２０）により分離されたＳＯＩ構造の
半導体層ＳＯＩ（１０ａ）上にゲート電極Ｇ（３０）が
形成されており、その両側部の半導体層ＳＯＩ中がソー
ス・ドレイン領域となって、ＭＯＳＦＥＴが構成されて
いる。
たＭＯＳＦＥＴを有する半導体装置の平面図である。素
子分離絶縁膜Ｉ（２０）により分離されたＳＯＩ構造の
半導体層ＳＯＩ（１０ａ）上にゲート電極Ｇ（３０）が
形成されており、その両側部の半導体層ＳＯＩ中がソー
ス・ドレイン領域となって、ＭＯＳＦＥＴが構成されて
いる。
【０００６】図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’
における断面図、図１１（ｃ）は図１１（ａ）における
Ｙ−Ｙ’における断面図である。支持基板１００の張り
合わせ面Ｓの上面に、例えば酸化シリコンからなる層間
絶縁膜２３が形成されており、その上層に素子分離絶縁
膜２０に囲まれて、ＳＯＩ構造のシリコン活性層（ＳＯ
Ｉ層）１０ａが形成されている。ＬＯＣＯＳ法によりＳ
ＯＩ層１０ａのゲート電極領域を選択的に酸化して形成
された酸化膜を除去することにより、ゲート電極領域に
おけるＳＯＩ層１０ａの表面に溝Ｒが形成されている。
上記の溝Ｒに底部に例えば酸化シリコンからなるゲート
絶縁膜２４を介して、例えばポリシリコンからなるゲー
ト電極３０が形成されている。ゲート電極３０の両側部
には例えば酸化シリコンのサイドウォール絶縁膜２５が
形成されている。ゲート電極３０の両側部のサイドウォ
ール絶縁膜２５の下部におけるＳＯＩ層１０ａ中には、
導電性不純物を低濃度に含有する低濃度拡散層１１が形
成され、その両側部には低濃度拡散層１１に接続して導
電性不純物を高濃度に含有する高濃度拡散層１２が形成
され、ＬＤＤ（Lightly Doped Drain ）構造のソース・
ドレイン領域が形成されている。また、高濃度拡散層１
２の上層には、例えばチタンシリサイドやコバルトシリ
サイドなどの金属シリサイド層１３が形成されている。
における断面図、図１１（ｃ）は図１１（ａ）における
Ｙ−Ｙ’における断面図である。支持基板１００の張り
合わせ面Ｓの上面に、例えば酸化シリコンからなる層間
絶縁膜２３が形成されており、その上層に素子分離絶縁
膜２０に囲まれて、ＳＯＩ構造のシリコン活性層（ＳＯ
Ｉ層）１０ａが形成されている。ＬＯＣＯＳ法によりＳ
ＯＩ層１０ａのゲート電極領域を選択的に酸化して形成
された酸化膜を除去することにより、ゲート電極領域に
おけるＳＯＩ層１０ａの表面に溝Ｒが形成されている。
上記の溝Ｒに底部に例えば酸化シリコンからなるゲート
絶縁膜２４を介して、例えばポリシリコンからなるゲー
ト電極３０が形成されている。ゲート電極３０の両側部
には例えば酸化シリコンのサイドウォール絶縁膜２５が
形成されている。ゲート電極３０の両側部のサイドウォ
ール絶縁膜２５の下部におけるＳＯＩ層１０ａ中には、
導電性不純物を低濃度に含有する低濃度拡散層１１が形
成され、その両側部には低濃度拡散層１１に接続して導
電性不純物を高濃度に含有する高濃度拡散層１２が形成
され、ＬＤＤ（Lightly Doped Drain ）構造のソース・
ドレイン領域が形成されている。また、高濃度拡散層１
２の上層には、例えばチタンシリサイドやコバルトシリ
サイドなどの金属シリサイド層１３が形成されている。
【０００７】上記の半導体装置は、ＬＯＣＯＳ法により
ゲート電極形成領域のＳＯＩ層１０ａ表層に形成された
酸化膜を除去することにより、ＳＯＩ層１０ａの表面に
溝Ｒが形成されており、これによりゲート電極３０の直
下領域のＳＯＩ層１０ａの膜厚が薄く、相対的にソース
・ソレイン領域のＳＯＩ層１０ａの膜厚が形成されてお
り、従ってＳＯＩ層に形成されたＭＯＳＦＥＴの閾値電
圧や寄生抵抗などの素子特性を向上させることができ
る。
ゲート電極形成領域のＳＯＩ層１０ａ表層に形成された
酸化膜を除去することにより、ＳＯＩ層１０ａの表面に
溝Ｒが形成されており、これによりゲート電極３０の直
下領域のＳＯＩ層１０ａの膜厚が薄く、相対的にソース
・ソレイン領域のＳＯＩ層１０ａの膜厚が形成されてお
り、従ってＳＯＩ層に形成されたＭＯＳＦＥＴの閾値電
圧や寄生抵抗などの素子特性を向上させることができ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ＳＯＩ層に形成されたＭＯＳＦＥＴにおいては、ＬＯＣ
ＯＳ法により形成された酸化膜をエッチング除去する際
に、ＳＯＩ層１０ａや素子分離絶縁膜２０の表面もオー
バーエッチングによりエッチングされる。特に、ゲート
電極３０の延伸方向のＳＯＩ層１０ａ端部Ｚａにおいて
は、ＬＯＣＯＳ法による酸化膜を形成するときに酸化が
進みやすく、さらにオーバーエッチング時に素子分離絶
縁膜側面からもＳＯＩ層１０ａがエッチングされるた
め、図１１（ｃ）に示すように、ゲート電極３０の延伸
方向のＳＯＩ層１０ａ端部Ｚａの膜厚が特に薄くなって
しまう。
ＳＯＩ層に形成されたＭＯＳＦＥＴにおいては、ＬＯＣ
ＯＳ法により形成された酸化膜をエッチング除去する際
に、ＳＯＩ層１０ａや素子分離絶縁膜２０の表面もオー
バーエッチングによりエッチングされる。特に、ゲート
電極３０の延伸方向のＳＯＩ層１０ａ端部Ｚａにおいて
は、ＬＯＣＯＳ法による酸化膜を形成するときに酸化が
進みやすく、さらにオーバーエッチング時に素子分離絶
縁膜側面からもＳＯＩ層１０ａがエッチングされるた
め、図１１（ｃ）に示すように、ゲート電極３０の延伸
方向のＳＯＩ層１０ａ端部Ｚａの膜厚が特に薄くなって
しまう。
【０００９】上記のように、ゲート電極３０の延伸方向
のＳＯＩ層１０ａ端部の膜厚が特に薄くなっており、Ｍ
ＯＳＦＥＴを動作させた場合に、ＳＯＩ層１０ａ端部近
傍領域Ｚｂに対して図中の矢印の方向から過大の電界が
集中して、この部分の閾値電圧の低下やキンク現象など
の素子特性にとって悪影響を引き起しやすい構造となっ
ている。
のＳＯＩ層１０ａ端部の膜厚が特に薄くなっており、Ｍ
ＯＳＦＥＴを動作させた場合に、ＳＯＩ層１０ａ端部近
傍領域Ｚｂに対して図中の矢印の方向から過大の電界が
集中して、この部分の閾値電圧の低下やキンク現象など
の素子特性にとって悪影響を引き起しやすい構造となっ
ている。
【００１０】本発明は上記の問題に鑑みてなされたもの
であり、本発明の目的は、ＳＯＩ構造の半導体層に形成
されたＭＯＳＦＥＴなどの半導体素子において、閾値電
圧の低下やキンク現象などを防止しながら、素子特性を
向上させることができるＳＯＩ構造の半導体層を有する
半導体装置およびその製造方法を提供することである。
であり、本発明の目的は、ＳＯＩ構造の半導体層に形成
されたＭＯＳＦＥＴなどの半導体素子において、閾値電
圧の低下やキンク現象などを防止しながら、素子特性を
向上させることができるＳＯＩ構造の半導体層を有する
半導体装置およびその製造方法を提供することである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、基板と、前記基板上に形成
された絶縁膜と、前記絶縁膜上に形成されたチャネル形
成領域を有する半導体層と、前記チャネル形成領域の上
層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上
層に形成されたゲート電極と、前記ゲートの両側部にお
ける前記半導体層中に前記チャネル形成領域に接続して
形成されたソース・ドレイン領域と、前記チャネル形成
領域の下方において前記絶縁膜中に埋め込まれたバック
ゲート電極と、前記バックゲート電極と前記半導体層の
界面に形成されたバックゲート絶縁膜とを有し、前記絶
縁膜が前記半導体層側に部分的に張り出して、前記チャ
ネル形成領域の下方における前記絶縁膜の膜厚が、前記
ソース・ドレイン領域の下方における前記絶縁膜の膜厚
よりも厚く、前記チャネル形成領域における前記半導体
層の膜厚が、前記ソース・ドレイン領域における前記半
導体層の膜厚よりも薄く形成されている。
め、本発明の半導体装置は、基板と、前記基板上に形成
された絶縁膜と、前記絶縁膜上に形成されたチャネル形
成領域を有する半導体層と、前記チャネル形成領域の上
層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上
層に形成されたゲート電極と、前記ゲートの両側部にお
ける前記半導体層中に前記チャネル形成領域に接続して
形成されたソース・ドレイン領域と、前記チャネル形成
領域の下方において前記絶縁膜中に埋め込まれたバック
ゲート電極と、前記バックゲート電極と前記半導体層の
界面に形成されたバックゲート絶縁膜とを有し、前記絶
縁膜が前記半導体層側に部分的に張り出して、前記チャ
ネル形成領域の下方における前記絶縁膜の膜厚が、前記
ソース・ドレイン領域の下方における前記絶縁膜の膜厚
よりも厚く、前記チャネル形成領域における前記半導体
層の膜厚が、前記ソース・ドレイン領域における前記半
導体層の膜厚よりも薄く形成されている。
【００１２】上記の本発明の半導体装置は、好適には、
素子分離絶縁膜により互いに分離された複数個の前記半
導体層が前記基板上に形成されており、前記複数個のう
ち、少なくとも１つの前記半導体層の下層の前記絶縁膜
が、前記半導体層側に部分的に張り出して、前記チャネ
ル形成領域における前記半導体層の膜厚が、前記ソース
・ドレイン領域における前記半導体層の膜厚よりも薄く
形成されている。
素子分離絶縁膜により互いに分離された複数個の前記半
導体層が前記基板上に形成されており、前記複数個のう
ち、少なくとも１つの前記半導体層の下層の前記絶縁膜
が、前記半導体層側に部分的に張り出して、前記チャネ
ル形成領域における前記半導体層の膜厚が、前記ソース
・ドレイン領域における前記半導体層の膜厚よりも薄く
形成されている。
【００１３】上記の本発明の半導体装置は、好適には、
前記半導体層にフルディプリーション型トランジスタと
パーシャルディプリーション型トランジスタが形成され
ている。あるいは好適には、前記複数個の半導体層のう
ち、前記絶縁膜が張り出した前記半導体層にフルディプ
リーション型トランジスタが形成され、前記絶縁膜が張
り出していない前記半導体層にパーシャルディプリーシ
ョン型トランジスタが形成されている。
前記半導体層にフルディプリーション型トランジスタと
パーシャルディプリーション型トランジスタが形成され
ている。あるいは好適には、前記複数個の半導体層のう
ち、前記絶縁膜が張り出した前記半導体層にフルディプ
リーション型トランジスタが形成され、前記絶縁膜が張
り出していない前記半導体層にパーシャルディプリーシ
ョン型トランジスタが形成されている。
【００１４】上記の本発明の半導体装置は、好適には、
前記半導体層がシリコン活性層である。また好適には、
前記ソース・ドレイン領域の上部が金属シリサイド層化
されている。
前記半導体層がシリコン活性層である。また好適には、
前記ソース・ドレイン領域の上部が金属シリサイド層化
されている。
【００１５】上記の半導体装置によれば、ＳＯＩ構造の
半導体層に形成されたバックゲートを有するＭＯＳＦＥ
Ｔにおいて、ＳＯＩ構造の半導体層の下層の絶縁膜が半
導体層側に部分的に張り出して、ＭＯＳＦＥＴのチャネ
ル形成領域の下方における絶縁膜の膜厚が、ソース・ド
レイン領域の下方における絶縁膜の膜厚よりも厚く、こ
れにより、チャネル形成領域におけるＳＯＩ構造の半導
体層の膜厚が、ソース・ドレイン領域における半導体層
の膜厚よりも薄く形成されているので、ＳＯＩ構造の半
導体層の端部近傍領域に過大の電界が集中したりするこ
とがなく、閾値電圧の低下やキンク現象などを防止しな
がら、素子特性を向上させることができる。
半導体層に形成されたバックゲートを有するＭＯＳＦＥ
Ｔにおいて、ＳＯＩ構造の半導体層の下層の絶縁膜が半
導体層側に部分的に張り出して、ＭＯＳＦＥＴのチャネ
ル形成領域の下方における絶縁膜の膜厚が、ソース・ド
レイン領域の下方における絶縁膜の膜厚よりも厚く、こ
れにより、チャネル形成領域におけるＳＯＩ構造の半導
体層の膜厚が、ソース・ドレイン領域における半導体層
の膜厚よりも薄く形成されているので、ＳＯＩ構造の半
導体層の端部近傍領域に過大の電界が集中したりするこ
とがなく、閾値電圧の低下やキンク現象などを防止しな
がら、素子特性を向上させることができる。
【００１６】上記の構造は、同一基板上に互いに分離さ
れた上記のＳＯＩ構造の半導体層を複数個有し、フルデ
ィプリーション型トランジスタとパーシャルディプリー
ション型トランジスタを両方有するＳＯＩ構造のＣＭＯ
Ｓ半導体装置に適用することができる。さらに、１つの
ＳＯＩ構造の半導体層においても、部分的にフルディプ
リーション型とパーシャルディプリーション型とを共有
する構造とすることもでき、両タイプのトランジスタの
デメリットを補強しあうように設計することで、特性を
さらに向上させることができる。ここで、フルディプリ
ーション型トランジスタとは、動作時に空乏層がＳＯＩ
構造の半導体層の下層の絶縁膜にまで達するトランジス
タであり、短チャネル効果による閾値変動に強いトラン
ジスタである。また、パーシャルディプリーション型ト
ランジスタとは、動作時に空乏層がＳＯＩ構造の半導体
層の下層の絶縁膜にまで達しないトランジスタであり、
シリコン活性層の膜厚のばらつき依存性が小さいトラン
ジスタである。
れた上記のＳＯＩ構造の半導体層を複数個有し、フルデ
ィプリーション型トランジスタとパーシャルディプリー
ション型トランジスタを両方有するＳＯＩ構造のＣＭＯ
Ｓ半導体装置に適用することができる。さらに、１つの
ＳＯＩ構造の半導体層においても、部分的にフルディプ
リーション型とパーシャルディプリーション型とを共有
する構造とすることもでき、両タイプのトランジスタの
デメリットを補強しあうように設計することで、特性を
さらに向上させることができる。ここで、フルディプリ
ーション型トランジスタとは、動作時に空乏層がＳＯＩ
構造の半導体層の下層の絶縁膜にまで達するトランジス
タであり、短チャネル効果による閾値変動に強いトラン
ジスタである。また、パーシャルディプリーション型ト
ランジスタとは、動作時に空乏層がＳＯＩ構造の半導体
層の下層の絶縁膜にまで達しないトランジスタであり、
シリコン活性層の膜厚のばらつき依存性が小さいトラン
ジスタである。
【００１７】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、活性領域を有する半導体か
らなる第１基板に前記活性領域の一部を開口するマスク
層を形成する工程と、前記マスク層をマスクとして前記
マスク層の開口領域における前記第１基板の表層部に酸
化膜を形成する工程と、前記酸化膜を除去して前記第１
基板の表面に溝を形成する工程と、前記マスク層を除去
する工程と、前記溝内および当該溝に連続する前記第１
基板の上層に絶縁膜を形成する工程と、前記絶縁膜の上
方から第２基板を張り合わせる工程と、前記第１基板の
前記活性領域部分の所定の膜厚の半導体層を残して前記
第１基板を研磨する工程とを有する。
の半導体装置の製造方法は、活性領域を有する半導体か
らなる第１基板に前記活性領域の一部を開口するマスク
層を形成する工程と、前記マスク層をマスクとして前記
マスク層の開口領域における前記第１基板の表層部に酸
化膜を形成する工程と、前記酸化膜を除去して前記第１
基板の表面に溝を形成する工程と、前記マスク層を除去
する工程と、前記溝内および当該溝に連続する前記第１
基板の上層に絶縁膜を形成する工程と、前記絶縁膜の上
方から第２基板を張り合わせる工程と、前記第１基板の
前記活性領域部分の所定の膜厚の半導体層を残して前記
第１基板を研磨する工程とを有する。
【００１８】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層を形成する工程の前に、前記第
１基板の素子分離領域に素子分離絶縁膜を形成する工程
をさらに有し、前記第１基板を研磨する工程において
は、前記素子分離絶縁膜をストッパとして研磨する。さ
らに好適には、前記素子分離絶縁膜を形成する工程が、
前記第１基板の素子分離領域に素子分離用溝を形成する
工程と、前記素子分離用溝内を絶縁体で埋め込む工程と
を含む。
好適には、前記マスク層を形成する工程の前に、前記第
１基板の素子分離領域に素子分離絶縁膜を形成する工程
をさらに有し、前記第１基板を研磨する工程において
は、前記素子分離絶縁膜をストッパとして研磨する。さ
らに好適には、前記素子分離絶縁膜を形成する工程が、
前記第１基板の素子分離領域に素子分離用溝を形成する
工程と、前記素子分離用溝内を絶縁体で埋め込む工程と
を含む。
【００１９】上記の本発明の半導体装置の製造方法は、
好適には、前記第１基板を研磨する工程の後、前記半導
体層の上層にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上層において前記溝の延伸方向にゲート電極
を形成する工程と、前記ゲート電極の両側部の前記半導
体層中にソース・ドレイン領域を形成する工程をさらに
有する。さらに好適には、前記マスク層を除去する工程
の後、前記溝内および当該溝に連続する前記第１基板の
上層に絶縁膜を形成する工程の前に、前記溝の底部にバ
ックゲート絶縁膜を形成する工程と、前記バックゲート
絶縁膜の上層において前記溝の延伸方向にバックゲート
電極を形成する工程をさらに有し、前記溝内および当該
溝に連続する前記第１基板の上層に絶縁膜を形成する工
程においては、前記バックゲート電極を被覆して形成す
る。
好適には、前記第１基板を研磨する工程の後、前記半導
体層の上層にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜の上層において前記溝の延伸方向にゲート電極
を形成する工程と、前記ゲート電極の両側部の前記半導
体層中にソース・ドレイン領域を形成する工程をさらに
有する。さらに好適には、前記マスク層を除去する工程
の後、前記溝内および当該溝に連続する前記第１基板の
上層に絶縁膜を形成する工程の前に、前記溝の底部にバ
ックゲート絶縁膜を形成する工程と、前記バックゲート
絶縁膜の上層において前記溝の延伸方向にバックゲート
電極を形成する工程をさらに有し、前記溝内および当該
溝に連続する前記第１基板の上層に絶縁膜を形成する工
程においては、前記バックゲート電極を被覆して形成す
る。
【００２０】上記の本発明の半導体装置の製造方法は、
好適には、前記絶縁膜を形成する工程の後、前記第２基
板を張り合わせる工程の前に、前記絶縁膜を平坦化する
工程をさらに有する。さらに好適には、前記絶縁膜を平
坦化する工程が化学的機械研磨処理工程である。
好適には、前記絶縁膜を形成する工程の後、前記第２基
板を張り合わせる工程の前に、前記絶縁膜を平坦化する
工程をさらに有する。さらに好適には、前記絶縁膜を平
坦化する工程が化学的機械研磨処理工程である。
【００２１】上記の本発明の半導体装置の製造方法は、
好適には、前記第２基板を張り合わせる工程の前に、前
記第２基板の上層に張り合わせ層を形成する工程をさら
に有する。さらに好適には、前記張り合わせ層として酸
化シリコン層を形成する。
好適には、前記第２基板を張り合わせる工程の前に、前
記第２基板の上層に張り合わせ層を形成する工程をさら
に有する。さらに好適には、前記張り合わせ層として酸
化シリコン層を形成する。
【００２２】上記の本発明の半導体装置の製造方法は、
好適には、前記絶縁膜を形成する工程の後、前記第２基
板を張り合わせる工程の前に、前記絶縁膜の上層に張り
合わせ層を形成する工程をさらに有する。さらに好適に
は、前記張り合わせ層としてポリシリコン層を形成す
る。また、さらに好適には、前記張り合わせ層を形成す
る工程の後、前記第２基板を張り合わせる工程の前に、
前記張り合わせ層を平坦化する工程をさらに有し、さら
に好適には、前記張り合わせ層を平坦化する工程が化学
的機械研磨処理工程である。
好適には、前記絶縁膜を形成する工程の後、前記第２基
板を張り合わせる工程の前に、前記絶縁膜の上層に張り
合わせ層を形成する工程をさらに有する。さらに好適に
は、前記張り合わせ層としてポリシリコン層を形成す
る。また、さらに好適には、前記張り合わせ層を形成す
る工程の後、前記第２基板を張り合わせる工程の前に、
前記張り合わせ層を平坦化する工程をさらに有し、さら
に好適には、前記張り合わせ層を平坦化する工程が化学
的機械研磨処理工程である。
【００２３】上記の半導体装置の製造方法は、活性領域
を有する半導体からなる第１基板の素子分離領域に素子
分離用溝を形成し、素子分離用溝内を絶縁体で埋め込む
方法などにより素子分離絶縁膜を形成した後、第１基板
の活性領域の一部を開口するマスク層を形成し、マスク
層をマスクとしてマスク層の開口領域における第１基板
の表層部に酸化膜を形成し、酸化膜を除去して第１基板
の表面に溝を形成する。次に、マスク層を除去し、溝内
および当該溝に連続する第１基板の上層に絶縁膜を形成
し、絶縁膜表面を化学的機械研磨処理などにより平坦化
した後に、あるいは、絶縁膜上にポリシリコンなどの張
り合わせ層を形成して、張り合わせ層表面を化学的機械
研磨処理などにより平坦化した後にその上方から第２基
板を張り合わせる。あるいは、第２基板を張り合わせる
前に、予め第２基板上に酸化シリコンなどの張り合わせ
層を形成しておいてから、第２基板を張り合わせる。次
に、素子分離絶縁膜をストッパとするなどして、第１基
板の活性領域部分の所定の膜厚の半導体層を残して第１
基板を研磨する。上記のＳＯＩ構造の半導体層の溝の延
伸方向に半導体層上にゲート絶縁膜を介してゲート電極
を形成し、さらにゲート電極の両側部の半導体層中にソ
ース・ドレイン領域を形成して、ＳＯＩ構造の半導体層
に形成されたＭＯＳＦＥＴを形成する。さらに、溝内お
よび当該溝に連続する前記第１基板の上層に絶縁膜を形
成する前に、予め溝の底部にバックゲート絶縁膜を介し
て溝の延伸方向にバックゲート電極を形成して、ＳＯＩ
構造の半導体層に形成されたバックゲートを有するＭＯ
ＳＦＥＴを形成する。
を有する半導体からなる第１基板の素子分離領域に素子
分離用溝を形成し、素子分離用溝内を絶縁体で埋め込む
方法などにより素子分離絶縁膜を形成した後、第１基板
の活性領域の一部を開口するマスク層を形成し、マスク
層をマスクとしてマスク層の開口領域における第１基板
の表層部に酸化膜を形成し、酸化膜を除去して第１基板
の表面に溝を形成する。次に、マスク層を除去し、溝内
および当該溝に連続する第１基板の上層に絶縁膜を形成
し、絶縁膜表面を化学的機械研磨処理などにより平坦化
した後に、あるいは、絶縁膜上にポリシリコンなどの張
り合わせ層を形成して、張り合わせ層表面を化学的機械
研磨処理などにより平坦化した後にその上方から第２基
板を張り合わせる。あるいは、第２基板を張り合わせる
前に、予め第２基板上に酸化シリコンなどの張り合わせ
層を形成しておいてから、第２基板を張り合わせる。次
に、素子分離絶縁膜をストッパとするなどして、第１基
板の活性領域部分の所定の膜厚の半導体層を残して第１
基板を研磨する。上記のＳＯＩ構造の半導体層の溝の延
伸方向に半導体層上にゲート絶縁膜を介してゲート電極
を形成し、さらにゲート電極の両側部の半導体層中にソ
ース・ドレイン領域を形成して、ＳＯＩ構造の半導体層
に形成されたＭＯＳＦＥＴを形成する。さらに、溝内お
よび当該溝に連続する前記第１基板の上層に絶縁膜を形
成する前に、予め溝の底部にバックゲート絶縁膜を介し
て溝の延伸方向にバックゲート電極を形成して、ＳＯＩ
構造の半導体層に形成されたバックゲートを有するＭＯ
ＳＦＥＴを形成する。
【００２４】上記の半導体装置の製造方法によれば、Ｓ
ＯＩ構造の半導体層にＭＯＳＦＥＴなどの半導体素子を
形成する方法において、ＳＯＩ構造の半導体層の下層の
絶縁膜が半導体層側に部分的に張り出して、ＭＯＳＦＥ
Ｔのチャネル形成領域の下方における絶縁膜の膜厚が、
ソース・ドレイン領域の下方における絶縁膜の膜厚より
も厚く、これにより、チャネル形成領域におけるＳＯＩ
構造の半導体層の膜厚が、ソース・ドレイン領域におけ
る半導体層の膜厚よりも薄く形成することができる。従
って、ＳＯＩ構造の半導体層の端部近傍領域に過大の電
界が集中したりすることがなく、閾値電圧の低下やキン
ク現象などを防止しながら、素子特性を向上させること
ができるＳＯＩ構造の半導体層を有する半導体装置を製
造することができる。
ＯＩ構造の半導体層にＭＯＳＦＥＴなどの半導体素子を
形成する方法において、ＳＯＩ構造の半導体層の下層の
絶縁膜が半導体層側に部分的に張り出して、ＭＯＳＦＥ
Ｔのチャネル形成領域の下方における絶縁膜の膜厚が、
ソース・ドレイン領域の下方における絶縁膜の膜厚より
も厚く、これにより、チャネル形成領域におけるＳＯＩ
構造の半導体層の膜厚が、ソース・ドレイン領域におけ
る半導体層の膜厚よりも薄く形成することができる。従
って、ＳＯＩ構造の半導体層の端部近傍領域に過大の電
界が集中したりすることがなく、閾値電圧の低下やキン
ク現象などを防止しながら、素子特性を向上させること
ができるＳＯＩ構造の半導体層を有する半導体装置を製
造することができる。
【００２５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００２６】第１実施形態 図１（ａ）は本実施形態に係る半導体装置の平面図であ
る。素子分離絶縁膜Ｉ（２０）により分離されたＳＯＩ
構造の半導体層ＳＯＩ（１０ａ）上にゲート電極Ｇ（３
０）が形成されており、その両側部の半導体層ＳＯＩ中
がソース・ドレイン領域となって、ＭＯＳＦＥＴが構成
されている。
る。素子分離絶縁膜Ｉ（２０）により分離されたＳＯＩ
構造の半導体層ＳＯＩ（１０ａ）上にゲート電極Ｇ（３
０）が形成されており、その両側部の半導体層ＳＯＩ中
がソース・ドレイン領域となって、ＭＯＳＦＥＴが構成
されている。
【００２７】図１（ｂ）は図１（ａ）中のＸ−Ｘ’にお
ける断面図、図１（ｃ）は図１（ａ）におけるＹ−Ｙ’
における断面図である。支持基板１００の張り合わせ面
Ｓの上面に、例えば酸化シリコンからなる層間絶縁膜２
３が形成されており、その上層に素子分離絶縁膜２０に
囲まれて、ＳＯＩ構造のシリコン活性層（ＳＯＩ層）１
０ａが形成されている。ＳＯＩ層１０ａの上層に、例え
ば酸化シリコンからなるゲート絶縁膜２４を介して、例
えばポリシリコンからなるゲート電極３０が形成されて
いる。ゲート電極３０の両側部には例えば酸化シリコン
のサイドウォール絶縁膜２５が形成されている。ゲート
電極３０の両側部のサイドウォール絶縁膜２５の下部に
おけるＳＯＩ層１０ａ中には、導電性不純物を低濃度に
含有する低濃度拡散層１１が形成され、その両側部には
低濃度拡散層１１に接続して導電性不純物を高濃度に含
有する高濃度拡散層１２が形成され、ＬＤＤ（Lightly
Doped Drain ）構造のソース・ドレイン領域が形成され
ている。また、高濃度拡散層１２の上層には、例えばチ
タンシリサイドやコバルトシリサイドなどの金属シリサ
イド層１３が形成されている。
ける断面図、図１（ｃ）は図１（ａ）におけるＹ−Ｙ’
における断面図である。支持基板１００の張り合わせ面
Ｓの上面に、例えば酸化シリコンからなる層間絶縁膜２
３が形成されており、その上層に素子分離絶縁膜２０に
囲まれて、ＳＯＩ構造のシリコン活性層（ＳＯＩ層）１
０ａが形成されている。ＳＯＩ層１０ａの上層に、例え
ば酸化シリコンからなるゲート絶縁膜２４を介して、例
えばポリシリコンからなるゲート電極３０が形成されて
いる。ゲート電極３０の両側部には例えば酸化シリコン
のサイドウォール絶縁膜２５が形成されている。ゲート
電極３０の両側部のサイドウォール絶縁膜２５の下部に
おけるＳＯＩ層１０ａ中には、導電性不純物を低濃度に
含有する低濃度拡散層１１が形成され、その両側部には
低濃度拡散層１１に接続して導電性不純物を高濃度に含
有する高濃度拡散層１２が形成され、ＬＤＤ（Lightly
Doped Drain ）構造のソース・ドレイン領域が形成され
ている。また、高濃度拡散層１２の上層には、例えばチ
タンシリサイドやコバルトシリサイドなどの金属シリサ
イド層１３が形成されている。
【００２８】ここで、上記のＳＯＩ層１０ａは、表面が
平坦な島状の形状を有している。ゲート電極３０の下部
領域であるチャネル形成領域の下層の層間絶縁膜２３が
ＳＯＩ層１０ａ側に張り出し部２３ａを有しており、こ
れに対応してＳＯＩ層１０ａにゲート電極の延伸方向に
溝Ｒが形成されている。従って、ＳＯＩ層１０ａは、チ
ャネル形成領域における膜厚がソース・ドレイン領域に
おける膜厚よりも薄く形成されている。このため、ゲー
ト電極直下のシリコン活性層の厚さを十分に薄くして、
閾値電圧などのトランジスタ特性を向上させることがで
きる。また、ソース領域およびドレイン領域の部分のシ
リコン活性層の厚さを十分に厚くして、ソース・ドレイ
ン領域とシリコン活性層との界面の抵抗を小さくし、電
流駆動能力などのトランジスタ特性を向上させることが
できる。
平坦な島状の形状を有している。ゲート電極３０の下部
領域であるチャネル形成領域の下層の層間絶縁膜２３が
ＳＯＩ層１０ａ側に張り出し部２３ａを有しており、こ
れに対応してＳＯＩ層１０ａにゲート電極の延伸方向に
溝Ｒが形成されている。従って、ＳＯＩ層１０ａは、チ
ャネル形成領域における膜厚がソース・ドレイン領域に
おける膜厚よりも薄く形成されている。このため、ゲー
ト電極直下のシリコン活性層の厚さを十分に薄くして、
閾値電圧などのトランジスタ特性を向上させることがで
きる。また、ソース領域およびドレイン領域の部分のシ
リコン活性層の厚さを十分に厚くして、ソース・ドレイ
ン領域とシリコン活性層との界面の抵抗を小さくし、電
流駆動能力などのトランジスタ特性を向上させることが
できる。
【００２９】また、上記の構造の半導体装置は、従来例
のようにゲート電極の延伸方向のＳＯＩ層端部の膜厚が
特に薄くなってしまうことがなく、従って、ＭＯＳＦＥ
Ｔを動作させた場合に、ＳＯＩ層端部近傍領域に対して
過大の電界が集中するのを防止し、この部分の閾値電圧
の低下やキンク現象などを防止しながら、素子特性を向
上させることができる。
のようにゲート電極の延伸方向のＳＯＩ層端部の膜厚が
特に薄くなってしまうことがなく、従って、ＭＯＳＦＥ
Ｔを動作させた場合に、ＳＯＩ層端部近傍領域に対して
過大の電界が集中するのを防止し、この部分の閾値電圧
の低下やキンク現象などを防止しながら、素子特性を向
上させることができる。
【００３０】上記の半導体装置の製造方法について、図
１（ａ）中のＸ−Ｘ’における断面図に相当する図面を
参照して説明する。まず、図２（ａ）に示すように、第
１シリコン半導体基板１０の素子分離領域に素子分離用
溝を形成し、例えばＣＶＤ（Chemical Vapor Depositio
n ）法などにより素子分離用溝内を酸化シリコンで埋め
込み、素子分離絶縁膜２０を形成する。あるいは、例え
ばＬＯＣＯＳ法により形成することもできる。
１（ａ）中のＸ−Ｘ’における断面図に相当する図面を
参照して説明する。まず、図２（ａ）に示すように、第
１シリコン半導体基板１０の素子分離領域に素子分離用
溝を形成し、例えばＣＶＤ（Chemical Vapor Depositio
n ）法などにより素子分離用溝内を酸化シリコンで埋め
込み、素子分離絶縁膜２０を形成する。あるいは、例え
ばＬＯＣＯＳ法により形成することもできる。
【００３１】次に、図２（ｂ）に示すように、例えばＣ
ＶＤ法により全面に窒化シリコンを堆積させ、フォトリ
ソグラフィー工程によりゲート電極形成領域を開口する
パターンＰR の不図示のレジスト膜を形成し、ＲＩＥ
（反応性イオンエッチング）などのエッチングを施して
溝形成領域を開口するパターンＰR のマスク層２１を形
成する。
ＶＤ法により全面に窒化シリコンを堆積させ、フォトリ
ソグラフィー工程によりゲート電極形成領域を開口する
パターンＰR の不図示のレジスト膜を形成し、ＲＩＥ
（反応性イオンエッチング）などのエッチングを施して
溝形成領域を開口するパターンＰR のマスク層２１を形
成する。
【００３２】次に、図２（ｃ）に示すように、例えばマ
スク層２１をマスクとして熱酸化を行い、マスク層２１
の開口領域における第１シリコン半導体基板１０の表層
部に酸化膜２２を形成する。
スク層２１をマスクとして熱酸化を行い、マスク層２１
の開口領域における第１シリコン半導体基板１０の表層
部に酸化膜２２を形成する。
【００３３】次に、図３（ｄ）に示すように、例えばＲ
ＩＥなどのエッチングにより酸化膜２２を除去し、さら
に条件を変更したエッチングによりマスク層２１を除去
する。この結果、第１シリコン半導体基板１０のゲート
電極形成領域の表面に溝Ｒが形成される。
ＩＥなどのエッチングにより酸化膜２２を除去し、さら
に条件を変更したエッチングによりマスク層２１を除去
する。この結果、第１シリコン半導体基板１０のゲート
電極形成領域の表面に溝Ｒが形成される。
【００３４】次に、図３（ｅ）に示すように、例えばＣ
ＶＤ法により、ＢＰＳＧ（ホウ素およびリンを含有する
酸化シリコン）などの酸化シリコンを、上記の溝Ｒ内お
よび当該溝Ｒに連続する層間絶縁膜２３の上層に全面に
堆積させ、層間絶縁膜２３を形成する。このとき、溝Ｒ
内には層間絶縁膜２３の張り出し部２３ａが形成され
る。次に、例えばＣＭＰ（Chemical Mechanical Polish
ing ）法により層間絶縁膜２３の表面を平坦化する。
ＶＤ法により、ＢＰＳＧ（ホウ素およびリンを含有する
酸化シリコン）などの酸化シリコンを、上記の溝Ｒ内お
よび当該溝Ｒに連続する層間絶縁膜２３の上層に全面に
堆積させ、層間絶縁膜２３を形成する。このとき、溝Ｒ
内には層間絶縁膜２３の張り出し部２３ａが形成され
る。次に、例えばＣＭＰ（Chemical Mechanical Polish
ing ）法により層間絶縁膜２３の表面を平坦化する。
【００３５】次に、図３（ｆ）に示すように、層間絶縁
膜２３の上面に、予め張り合わせ面を酸化して酸化シリ
コンの張り合わせ層（不図示）を形成した第２シリコン
半導体基板（支持基板）１００を、張り合わせ面Ｓにお
いて張り合わせる。あるいは、層間絶縁膜２３の上層
に、例えばＣＶＤ法によりポリシリコンなどの張り合わ
せ層（不図示）を積層させてもよく、この場合はＣＭＰ
法により張り合わせ層の表面を平坦化しておき、予め張
り合わせ面を研磨処理した第２シリコン半導体基板（支
持基板）１００と張り合わせることもできる。張り合わ
せ処理の後、例えば８５０〜１１００℃の温度の熱処理
により張り合わせ面Ｓを固着させる。
膜２３の上面に、予め張り合わせ面を酸化して酸化シリ
コンの張り合わせ層（不図示）を形成した第２シリコン
半導体基板（支持基板）１００を、張り合わせ面Ｓにお
いて張り合わせる。あるいは、層間絶縁膜２３の上層
に、例えばＣＶＤ法によりポリシリコンなどの張り合わ
せ層（不図示）を積層させてもよく、この場合はＣＭＰ
法により張り合わせ層の表面を平坦化しておき、予め張
り合わせ面を研磨処理した第２シリコン半導体基板（支
持基板）１００と張り合わせることもできる。張り合わ
せ処理の後、例えば８５０〜１１００℃の温度の熱処理
により張り合わせ面Ｓを固着させる。
【００３６】次に、図４（ｇ）に示すように、例えばＣ
ＭＰ法により第１シリコン半導体基板１０の側から、素
子分離絶縁膜２０をストッパとして研磨し、素子分離絶
縁膜２０と層間絶縁膜２３により島状に分離されたＳＯ
Ｉ構造の半導体層（ＳＯＩ層）１０ａを形成する。ここ
で、図面は図３（ｆ）から上下関係を反対にして描いて
いる。
ＭＰ法により第１シリコン半導体基板１０の側から、素
子分離絶縁膜２０をストッパとして研磨し、素子分離絶
縁膜２０と層間絶縁膜２３により島状に分離されたＳＯ
Ｉ構造の半導体層（ＳＯＩ層）１０ａを形成する。ここ
で、図面は図３（ｆ）から上下関係を反対にして描いて
いる。
【００３７】次に、図４（ｈ）に示すように、例えば熱
酸化法によりＳＯＩ層１０ａ表面にゲート絶縁膜２４を
形成し、さらに例えばＣＶＤ法によりポリシリコンを全
面に堆積させ、必要に応じてポリシリコン層中にイオン
注入などにより導電性不純物を導入し、次に、フォトリ
ソグラフィー工程によりゲート電極のパターンのレジス
ト膜ＲG を形成する。このとき、レジスト膜ＲG は、上
記のＳＯＩ層１０ａに形成した溝Ｒの位置に沿ってパタ
ーニングする。次に、レジスト膜ＲG をマスクとしてＲ
ＩＥなどのエッチングを施し、ゲート電極３０をパター
ン形成する。
酸化法によりＳＯＩ層１０ａ表面にゲート絶縁膜２４を
形成し、さらに例えばＣＶＤ法によりポリシリコンを全
面に堆積させ、必要に応じてポリシリコン層中にイオン
注入などにより導電性不純物を導入し、次に、フォトリ
ソグラフィー工程によりゲート電極のパターンのレジス
ト膜ＲG を形成する。このとき、レジスト膜ＲG は、上
記のＳＯＩ層１０ａに形成した溝Ｒの位置に沿ってパタ
ーニングする。次に、レジスト膜ＲG をマスクとしてＲ
ＩＥなどのエッチングを施し、ゲート電極３０をパター
ン形成する。
【００３８】次に、図４（ｉ）に示すように、ゲート電
極３０をマスクとしてリンやホウ素などの導電性不純物
Ｄ１をイオン注入し、ゲート電極３０の両側部における
ＳＯＩ層１０ａ中に導電性不純物を低濃度に含有する低
濃度拡散層１１をゲート電極３０に対して自己整合的に
形成する。
極３０をマスクとしてリンやホウ素などの導電性不純物
Ｄ１をイオン注入し、ゲート電極３０の両側部における
ＳＯＩ層１０ａ中に導電性不純物を低濃度に含有する低
濃度拡散層１１をゲート電極３０に対して自己整合的に
形成する。
【００３９】次に、図５（ｊ）に示すように、例えばＣ
ＶＤ法により全面に酸化シリコンを堆積させ、次にＲＩ
Ｅなどのエッチングによりエッチバックして、ゲート電
極３０の両側部における部分を残して上記の酸化シリコ
ンを除去し、酸化シリコンのサイドウォール絶縁膜２５
を形成する。
ＶＤ法により全面に酸化シリコンを堆積させ、次にＲＩ
Ｅなどのエッチングによりエッチバックして、ゲート電
極３０の両側部における部分を残して上記の酸化シリコ
ンを除去し、酸化シリコンのサイドウォール絶縁膜２５
を形成する。
【００４０】次に、図５（ｋ）に示すように、サイドウ
ォール絶縁膜２５をマスクとしてリンやホウ素などの導
電性不純物Ｄ２をイオン注入し、ゲート電極３０の両側
部におけるＳＯＩ層１０ａ中に導電性不純物を高濃度に
含有する高濃度拡散層１２をゲート電極３０に対して自
己整合的に低濃度拡散層１１に接続するようにして形成
する。以上で、低濃度拡散層１１と高濃度拡散層１２か
らなるＬＤＤ構造のソース・ドレイン領域が形成され
る。
ォール絶縁膜２５をマスクとしてリンやホウ素などの導
電性不純物Ｄ２をイオン注入し、ゲート電極３０の両側
部におけるＳＯＩ層１０ａ中に導電性不純物を高濃度に
含有する高濃度拡散層１２をゲート電極３０に対して自
己整合的に低濃度拡散層１１に接続するようにして形成
する。以上で、低濃度拡散層１１と高濃度拡散層１２か
らなるＬＤＤ構造のソース・ドレイン領域が形成され
る。
【００４１】次に、高濃度拡散層１２の上層にチタンシ
リサイドあるいはコバルトシリサイドなどの金属シリサ
イド層を形成し、図１に示す半導体装置に至る。
リサイドあるいはコバルトシリサイドなどの金属シリサ
イド層を形成し、図１に示す半導体装置に至る。
【００４２】上記の本実施形態の半導体装置の製造方法
によれば、ＳＯＩ構造の半導体層にＭＯＳＦＥＴなどの
半導体素子を形成する方法において、ＳＯＩ構造の半導
体層の下層の絶縁膜が半導体層側に部分的に張り出し
て、ＭＯＳＦＥＴのチャネル形成領域の下方における絶
縁膜の膜厚が、ソース・ドレイン領域の下方における絶
縁膜の膜厚よりも厚く、これにより、チャネル形成領域
におけるＳＯＩ構造の半導体層の膜厚が、ソース・ドレ
イン領域における半導体層の膜厚よりも薄く形成するこ
とができる。従って、ＳＯＩ構造の半導体層の端部近傍
領域に過大の電界が集中したりすることがなく、閾値電
圧の低下やキンク現象などを防止しながら、素子特性を
向上させることができるＳＯＩ構造の半導体層を有する
半導体装置を製造することができる。
によれば、ＳＯＩ構造の半導体層にＭＯＳＦＥＴなどの
半導体素子を形成する方法において、ＳＯＩ構造の半導
体層の下層の絶縁膜が半導体層側に部分的に張り出し
て、ＭＯＳＦＥＴのチャネル形成領域の下方における絶
縁膜の膜厚が、ソース・ドレイン領域の下方における絶
縁膜の膜厚よりも厚く、これにより、チャネル形成領域
におけるＳＯＩ構造の半導体層の膜厚が、ソース・ドレ
イン領域における半導体層の膜厚よりも薄く形成するこ
とができる。従って、ＳＯＩ構造の半導体層の端部近傍
領域に過大の電界が集中したりすることがなく、閾値電
圧の低下やキンク現象などを防止しながら、素子特性を
向上させることができるＳＯＩ構造の半導体層を有する
半導体装置を製造することができる。
【００４３】本実施形態に係る半導体装置としては、上
記の構造のＳＯＩ型ＭＯＳＦＥＴによる閾値制御機能に
優れたフルディプリーション型トランジスタを基本素子
とし、一部のHeavy Load駆動部分にＤＴＭＯＳ（Dynami
c Threshold MOSFET）を使用することで、高速かつ低消
費電力化を計ることができる。ここで、ＤＴＭＯＳと
は、パーシャルディプリーション型トランジスタのボデ
ィとゲート電極と接続した構造のトランジスタである。
また、同一のＳＯＩ構造の半導体層（ＳＯＩ層）のゲー
ト幅方向に、ＳＯＩ層の膜厚の異なる領域を設けて、同
一素子内にフルディプリーション型とパーシャルディプ
リーション型のトランジスタを作り込むことも可能であ
る。
記の構造のＳＯＩ型ＭＯＳＦＥＴによる閾値制御機能に
優れたフルディプリーション型トランジスタを基本素子
とし、一部のHeavy Load駆動部分にＤＴＭＯＳ（Dynami
c Threshold MOSFET）を使用することで、高速かつ低消
費電力化を計ることができる。ここで、ＤＴＭＯＳと
は、パーシャルディプリーション型トランジスタのボデ
ィとゲート電極と接続した構造のトランジスタである。
また、同一のＳＯＩ構造の半導体層（ＳＯＩ層）のゲー
ト幅方向に、ＳＯＩ層の膜厚の異なる領域を設けて、同
一素子内にフルディプリーション型とパーシャルディプ
リーション型のトランジスタを作り込むことも可能であ
る。
【００４４】第２実施形態 図６（ａ）は本実施形態に係る半導体装置の平面図であ
る。また、図６（ｂ）は図６（ａ）中のＸ−Ｘ’におけ
る断面図、図６（ｃ）は図６（ａ）におけるＹ−Ｙ’に
おける断面図である。本実施形態に係る半導体装置は、
実質的に第１実施形態に係る半導体装置と同様である
が、ゲート電極３０の下層であるＳＯＩ層１０ａのチャ
ネル形成領域の下層における層間絶縁膜２３中に、ＳＯ
Ｉ層１０ａからバックゲート絶縁膜２６を介してバック
ゲート電極３１が形成されていることが異なる。
る。また、図６（ｂ）は図６（ａ）中のＸ−Ｘ’におけ
る断面図、図６（ｃ）は図６（ａ）におけるＹ−Ｙ’に
おける断面図である。本実施形態に係る半導体装置は、
実質的に第１実施形態に係る半導体装置と同様である
が、ゲート電極３０の下層であるＳＯＩ層１０ａのチャ
ネル形成領域の下層における層間絶縁膜２３中に、ＳＯ
Ｉ層１０ａからバックゲート絶縁膜２６を介してバック
ゲート電極３１が形成されていることが異なる。
【００４５】本実施形態の半導体装置は、ＳＯＩ構造の
半導体層に形成されたバックゲートを有するＭＯＳＦＥ
Ｔにおいて、第１実施形態と同様にゲート電極３０の下
部領域であるチャネル形成領域の下層の層間絶縁膜２３
がＳＯＩ層１０ａ側に張り出し部２３ａを有しており、
これに対応してＳＯＩ層１０ａにゲート電極の延伸方向
に溝Ｒが形成されており、さらに溝Ｒに沿って、バック
ゲート電極３１が形成されている。上記のＳＯＩ層１０
ａは、チャネル形成領域における膜厚がソース・ドレイ
ン領域における膜厚よりも薄く形成されている。このた
め、ゲート電極直下のシリコン活性層の厚さを十分に薄
くして、閾値電圧などのトランジスタ特性を向上させる
ことができる。また、ソース領域およびドレイン領域の
部分のシリコン活性層の厚さを十分に厚くして、ソース
・ドレイン領域とシリコン活性層との界面の抵抗を小さ
くし、電流駆動能力などのトランジスタ特性を向上させ
ることができる。
半導体層に形成されたバックゲートを有するＭＯＳＦＥ
Ｔにおいて、第１実施形態と同様にゲート電極３０の下
部領域であるチャネル形成領域の下層の層間絶縁膜２３
がＳＯＩ層１０ａ側に張り出し部２３ａを有しており、
これに対応してＳＯＩ層１０ａにゲート電極の延伸方向
に溝Ｒが形成されており、さらに溝Ｒに沿って、バック
ゲート電極３１が形成されている。上記のＳＯＩ層１０
ａは、チャネル形成領域における膜厚がソース・ドレイ
ン領域における膜厚よりも薄く形成されている。このた
め、ゲート電極直下のシリコン活性層の厚さを十分に薄
くして、閾値電圧などのトランジスタ特性を向上させる
ことができる。また、ソース領域およびドレイン領域の
部分のシリコン活性層の厚さを十分に厚くして、ソース
・ドレイン領域とシリコン活性層との界面の抵抗を小さ
くし、電流駆動能力などのトランジスタ特性を向上させ
ることができる。
【００４６】また、上記の構造の半導体装置は、従来例
のようにゲート電極の延伸方向のＳＯＩ層端部の膜厚が
薄くなった部分に電極が回りこんでおらず、従って、Ｍ
ＯＳＦＥＴを動作させた場合に、ＳＯＩ層端部近傍領域
に対して過大の電界が集中するのを防止し、この部分の
閾値電圧の低下やキンク現象などを防止しながら、素子
特性を向上させることができる。
のようにゲート電極の延伸方向のＳＯＩ層端部の膜厚が
薄くなった部分に電極が回りこんでおらず、従って、Ｍ
ＯＳＦＥＴを動作させた場合に、ＳＯＩ層端部近傍領域
に対して過大の電界が集中するのを防止し、この部分の
閾値電圧の低下やキンク現象などを防止しながら、素子
特性を向上させることができる。
【００４７】上記の半導体装置の製造方法について、図
６（ａ）中のＸ−Ｘ’における断面図に相当する図面を
参照して説明する。まず、図７（ａ）に示すように、第
１シリコン半導体基板１０の素子分離領域に素子分離用
溝を形成し、例えばＣＶＤ（Chemical Vapor Depositio
n ）法などにより素子分離用溝内を酸化シリコンで埋め
込み、素子分離絶縁膜２０を形成する。あるいは、例え
ばＬＯＣＯＳ法により形成することもできる。
６（ａ）中のＸ−Ｘ’における断面図に相当する図面を
参照して説明する。まず、図７（ａ）に示すように、第
１シリコン半導体基板１０の素子分離領域に素子分離用
溝を形成し、例えばＣＶＤ（Chemical Vapor Depositio
n ）法などにより素子分離用溝内を酸化シリコンで埋め
込み、素子分離絶縁膜２０を形成する。あるいは、例え
ばＬＯＣＯＳ法により形成することもできる。
【００４８】次に、図７（ｂ）に示すように、例えばＣ
ＶＤ法により全面に窒化シリコンを堆積させ、フォトリ
ソグラフィー工程によりゲート電極形成領域を開口する
パターンＰR の不図示のレジスト膜を形成し、ＲＩＥ
（反応性イオンエッチング）などのエッチングを施して
溝形成領域を開口するパターンＰR のマスク層２１を形
成する。
ＶＤ法により全面に窒化シリコンを堆積させ、フォトリ
ソグラフィー工程によりゲート電極形成領域を開口する
パターンＰR の不図示のレジスト膜を形成し、ＲＩＥ
（反応性イオンエッチング）などのエッチングを施して
溝形成領域を開口するパターンＰR のマスク層２１を形
成する。
【００４９】次に、図７（ｃ）に示すように、例えばマ
スク層２１をマスクとして熱酸化を行い、マスク層２１
の開口領域における第１シリコン半導体基板１０の表層
部に酸化膜２２を形成する。
スク層２１をマスクとして熱酸化を行い、マスク層２１
の開口領域における第１シリコン半導体基板１０の表層
部に酸化膜２２を形成する。
【００５０】次に、図８（ｄ）に示すように、例えばＲ
ＩＥなどのエッチングにより酸化膜２２を除去し、さら
に条件を変更したエッチングによりマスク層２１を除去
する。この結果、第１シリコン半導体基板１０のゲート
電極形成領域の表面に溝Ｒが形成される。
ＩＥなどのエッチングにより酸化膜２２を除去し、さら
に条件を変更したエッチングによりマスク層２１を除去
する。この結果、第１シリコン半導体基板１０のゲート
電極形成領域の表面に溝Ｒが形成される。
【００５１】次に、図８（ｅ）に示すように、例えば熱
酸化法によりＳＯＩ層１０ａ表面にバックゲート絶縁膜
２６を形成し、さらに例えばＣＶＤ法によりポリシリコ
ンを全面に堆積させ、必要に応じてポリシリコン層中に
イオン注入などにより導電性不純物を導入し、次に、フ
ォトリソグラフィー工程によりバックゲート電極のパタ
ーンのレジスト膜ＲBGを形成する。このとき、レジスト
膜ＲBGは、上記のＳＯＩ層１０ａに形成した溝Ｒの位置
に沿ってパターニングする。次に、レジスト膜ＲBGをマ
スクとしてＲＩＥなどのエッチングを施し、バックゲー
ト電極３１をパターン形成する。
酸化法によりＳＯＩ層１０ａ表面にバックゲート絶縁膜
２６を形成し、さらに例えばＣＶＤ法によりポリシリコ
ンを全面に堆積させ、必要に応じてポリシリコン層中に
イオン注入などにより導電性不純物を導入し、次に、フ
ォトリソグラフィー工程によりバックゲート電極のパタ
ーンのレジスト膜ＲBGを形成する。このとき、レジスト
膜ＲBGは、上記のＳＯＩ層１０ａに形成した溝Ｒの位置
に沿ってパターニングする。次に、レジスト膜ＲBGをマ
スクとしてＲＩＥなどのエッチングを施し、バックゲー
ト電極３１をパターン形成する。
【００５２】次に、図８（ｆ）に示すように、例えばＣ
ＶＤ法により、ＢＰＳＧ（ホウ素およびリンを含有する
酸化シリコン）などの酸化シリコンを、バックゲート電
極３１を被覆し、上記の溝Ｒ内および当該溝Ｒに連続す
る層間絶縁膜２３の上層に全面に堆積させ、層間絶縁膜
２３を形成する。このとき、溝Ｒ内には層間絶縁膜２３
の張り出し部２３ａが形成される。次に、例えばＣＭＰ
（Chemical Mechanical Polishing ）法により層間絶縁
膜２３の表面を平坦化する。
ＶＤ法により、ＢＰＳＧ（ホウ素およびリンを含有する
酸化シリコン）などの酸化シリコンを、バックゲート電
極３１を被覆し、上記の溝Ｒ内および当該溝Ｒに連続す
る層間絶縁膜２３の上層に全面に堆積させ、層間絶縁膜
２３を形成する。このとき、溝Ｒ内には層間絶縁膜２３
の張り出し部２３ａが形成される。次に、例えばＣＭＰ
（Chemical Mechanical Polishing ）法により層間絶縁
膜２３の表面を平坦化する。
【００５３】次に、図９（ｇ）に示すように、層間絶縁
膜２３の上面に、予め張り合わせ面を酸化して酸化シリ
コンの張り合わせ層（不図示）を形成した第２シリコン
半導体基板（支持基板）１００を、張り合わせ面Ｓにお
いて張り合わせる。あるいは、層間絶縁膜２３の上層
に、例えばＣＶＤ法によりポリシリコンなどの張り合わ
せ層（不図示）を積層させてもよく、この場合はＣＭＰ
法により張り合わせ層の表面を平坦化しておき、予め張
り合わせ面を研磨処理した第２シリコン半導体基板（支
持基板）１００と張り合わせることもできる。張り合わ
せ処理の後、例えば８５０〜１１００℃の温度の熱処理
により張り合わせ面Ｓを固着させる。
膜２３の上面に、予め張り合わせ面を酸化して酸化シリ
コンの張り合わせ層（不図示）を形成した第２シリコン
半導体基板（支持基板）１００を、張り合わせ面Ｓにお
いて張り合わせる。あるいは、層間絶縁膜２３の上層
に、例えばＣＶＤ法によりポリシリコンなどの張り合わ
せ層（不図示）を積層させてもよく、この場合はＣＭＰ
法により張り合わせ層の表面を平坦化しておき、予め張
り合わせ面を研磨処理した第２シリコン半導体基板（支
持基板）１００と張り合わせることもできる。張り合わ
せ処理の後、例えば８５０〜１１００℃の温度の熱処理
により張り合わせ面Ｓを固着させる。
【００５４】次に、図９（ｈ）に示すように、例えばＣ
ＭＰ法により第１シリコン半導体基板１０の側から、素
子分離絶縁膜２０をストッパとして研磨し、素子分離絶
縁膜２０と層間絶縁膜２３により島状に分離されたＳＯ
Ｉ構造の半導体層（ＳＯＩ層）１０ａを形成する。ここ
で、図面は図９（ｇ）から上下関係を反対にして描いて
いる。
ＭＰ法により第１シリコン半導体基板１０の側から、素
子分離絶縁膜２０をストッパとして研磨し、素子分離絶
縁膜２０と層間絶縁膜２３により島状に分離されたＳＯ
Ｉ構造の半導体層（ＳＯＩ層）１０ａを形成する。ここ
で、図面は図９（ｇ）から上下関係を反対にして描いて
いる。
【００５５】次に、図９（ｉ）に示すように、例えば熱
酸化法によりＳＯＩ層１０ａ表面にゲート絶縁膜２４を
形成し、さらに例えばＣＶＤ法によりポリシリコンを全
面に堆積させ、必要に応じてポリシリコン層中にイオン
注入などにより導電性不純物を導入し、次に、フォトリ
ソグラフィー工程によりゲート電極のパターンのレジス
ト膜ＲG を形成する。このとき、レジスト膜ＲG は、上
記のＳＯＩ層１０ａに形成した溝Ｒの位置に沿ってパタ
ーニングする。次に、レジスト膜ＲG をマスクとしてＲ
ＩＥなどのエッチングを施し、ゲート電極３０をパター
ン形成する。
酸化法によりＳＯＩ層１０ａ表面にゲート絶縁膜２４を
形成し、さらに例えばＣＶＤ法によりポリシリコンを全
面に堆積させ、必要に応じてポリシリコン層中にイオン
注入などにより導電性不純物を導入し、次に、フォトリ
ソグラフィー工程によりゲート電極のパターンのレジス
ト膜ＲG を形成する。このとき、レジスト膜ＲG は、上
記のＳＯＩ層１０ａに形成した溝Ｒの位置に沿ってパタ
ーニングする。次に、レジスト膜ＲG をマスクとしてＲ
ＩＥなどのエッチングを施し、ゲート電極３０をパター
ン形成する。
【００５６】次に、図１０（ｊ）に示すように、ゲート
電極３０をマスクとしてリンやホウ素などの導電性不純
物Ｄ１をイオン注入し、ゲート電極３０の両側部におけ
るＳＯＩ層１０ａ中に導電性不純物を低濃度に含有する
低濃度拡散層１１をゲート電極３０に対して自己整合的
に形成する。
電極３０をマスクとしてリンやホウ素などの導電性不純
物Ｄ１をイオン注入し、ゲート電極３０の両側部におけ
るＳＯＩ層１０ａ中に導電性不純物を低濃度に含有する
低濃度拡散層１１をゲート電極３０に対して自己整合的
に形成する。
【００５７】次に、図１０（ｋ）に示すように、例えば
ＣＶＤ法により全面に酸化シリコンを堆積させ、次にＲ
ＩＥなどのエッチングによりエッチバックして、ゲート
電極３０の両側部における部分を残して上記の酸化シリ
コンを除去し、酸化シリコンのサイドウォール絶縁膜２
５を形成する。
ＣＶＤ法により全面に酸化シリコンを堆積させ、次にＲ
ＩＥなどのエッチングによりエッチバックして、ゲート
電極３０の両側部における部分を残して上記の酸化シリ
コンを除去し、酸化シリコンのサイドウォール絶縁膜２
５を形成する。
【００５８】次に、図１０（ｌ）に示すように、サイド
ウォール絶縁膜２５をマスクとしてリンやホウ素などの
導電性不純物Ｄ２をイオン注入し、ゲート電極３０の両
側部におけるＳＯＩ層１０ａ中に導電性不純物を高濃度
に含有する高濃度拡散層１２をゲート電極３０に対して
自己整合的に低濃度拡散層１１に接続するようにして形
成する。以上で、低濃度拡散層１１と高濃度拡散層１２
からなるＬＤＤ構造のソース・ドレイン領域が形成され
る。
ウォール絶縁膜２５をマスクとしてリンやホウ素などの
導電性不純物Ｄ２をイオン注入し、ゲート電極３０の両
側部におけるＳＯＩ層１０ａ中に導電性不純物を高濃度
に含有する高濃度拡散層１２をゲート電極３０に対して
自己整合的に低濃度拡散層１１に接続するようにして形
成する。以上で、低濃度拡散層１１と高濃度拡散層１２
からなるＬＤＤ構造のソース・ドレイン領域が形成され
る。
【００５９】次に、高濃度拡散層１２の上層にチタンシ
リサイドあるいはコバルトシリサイドなどの金属シリサ
イド層を形成し、図６に示す半導体装置に至る。
リサイドあるいはコバルトシリサイドなどの金属シリサ
イド層を形成し、図６に示す半導体装置に至る。
【００６０】上記の本実施形態の半導体装置の製造方法
によれば、ＳＯＩ構造の半導体層にバックゲートを有す
るＭＯＳＦＥＴなどの半導体素子を形成する方法におい
て、ＳＯＩ構造の半導体層の下層の絶縁膜が半導体層側
に部分的に張り出して、ＭＯＳＦＥＴのチャネル形成領
域の下方における絶縁膜の膜厚が、ソース・ドレイン領
域の下方における絶縁膜の膜厚よりも厚く、これによ
り、チャネル形成領域におけるＳＯＩ構造の半導体層の
膜厚が、ソース・ドレイン領域における半導体層の膜厚
よりも薄く形成することができる。従って、ＳＯＩ構造
の半導体層の端部近傍領域に過大の電界が集中したりす
ることがなく、閾値電圧の低下やキンク現象などを防止
しながら、素子特性を向上させることができるＳＯＩ構
造の半導体層を有する半導体装置を製造することができ
る。
によれば、ＳＯＩ構造の半導体層にバックゲートを有す
るＭＯＳＦＥＴなどの半導体素子を形成する方法におい
て、ＳＯＩ構造の半導体層の下層の絶縁膜が半導体層側
に部分的に張り出して、ＭＯＳＦＥＴのチャネル形成領
域の下方における絶縁膜の膜厚が、ソース・ドレイン領
域の下方における絶縁膜の膜厚よりも厚く、これによ
り、チャネル形成領域におけるＳＯＩ構造の半導体層の
膜厚が、ソース・ドレイン領域における半導体層の膜厚
よりも薄く形成することができる。従って、ＳＯＩ構造
の半導体層の端部近傍領域に過大の電界が集中したりす
ることがなく、閾値電圧の低下やキンク現象などを防止
しながら、素子特性を向上させることができるＳＯＩ構
造の半導体層を有する半導体装置を製造することができ
る。
【００６１】上記のバックゲートを有するＭＯＳＦＥＴ
において、バックゲート電極は、従来例と同様にＳＯＩ
層に形成された溝に沿って形成されており、ＳＯＩ層の
膜厚が薄くなってしまう部分に形成されるが、バックゲ
ート電極においては通常バックゲート絶縁膜を厚く形成
し、また、ソース接地して使用されることが多いため、
ＳＯＩ層の膜厚が薄くなっている部分に対する電界集中
の効果が小さく、問題はない。
において、バックゲート電極は、従来例と同様にＳＯＩ
層に形成された溝に沿って形成されており、ＳＯＩ層の
膜厚が薄くなってしまう部分に形成されるが、バックゲ
ート電極においては通常バックゲート絶縁膜を厚く形成
し、また、ソース接地して使用されることが多いため、
ＳＯＩ層の膜厚が薄くなっている部分に対する電界集中
の効果が小さく、問題はない。
【００６２】本発明の半導体装置としては、ＳＯＩ型半
導体層にＭＯＳＦＥＴを有する半導体装置であれば何に
でも適用でき、ＭＯＳＦＥＴの他に種々の半導体素子を
有することが可能である。
導体層にＭＯＳＦＥＴを有する半導体装置であれば何に
でも適用でき、ＭＯＳＦＥＴの他に種々の半導体素子を
有することが可能である。
【００６３】本発明は、上記の実施の形態に限定されな
い。例えば、ゲート電極およびバックゲート電極は、そ
れぞれ単層構成でも多層構成でもよい。ソース・ドレイ
ン領域に形成される金属シリサイド層をゲート電極の上
層にも形成することができる。また、層間絶縁膜は、単
層構成でも多層構成でもよい。その他、本発明の要旨を
逸脱しない範囲で種々の変更を行うことができる。
い。例えば、ゲート電極およびバックゲート電極は、そ
れぞれ単層構成でも多層構成でもよい。ソース・ドレイ
ン領域に形成される金属シリサイド層をゲート電極の上
層にも形成することができる。また、層間絶縁膜は、単
層構成でも多層構成でもよい。その他、本発明の要旨を
逸脱しない範囲で種々の変更を行うことができる。
【００６４】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ＳＯＩ構造の半導体層に形成されたバック
ゲートを有するＭＯＳＦＥＴにおいて、ＳＯＩ構造の半
導体層の下層の絶縁膜が半導体層側に部分的に張り出し
て、ＭＯＳＦＥＴのチャネル形成領域の下方における絶
縁膜の膜厚が、ソース・ドレイン領域の下方における絶
縁膜の膜厚よりも厚く、これにより、チャネル形成領域
におけるＳＯＩ構造の半導体層の膜厚が、ソース・ドレ
イン領域における半導体層の膜厚よりも薄く形成されて
いるので、ＳＯＩ構造の半導体層の端部近傍領域に過大
の電界が集中したりすることがなく、閾値電圧の低下や
キンク現象などを防止しながら、素子特性を向上させる
ことができる。
置によれば、ＳＯＩ構造の半導体層に形成されたバック
ゲートを有するＭＯＳＦＥＴにおいて、ＳＯＩ構造の半
導体層の下層の絶縁膜が半導体層側に部分的に張り出し
て、ＭＯＳＦＥＴのチャネル形成領域の下方における絶
縁膜の膜厚が、ソース・ドレイン領域の下方における絶
縁膜の膜厚よりも厚く、これにより、チャネル形成領域
におけるＳＯＩ構造の半導体層の膜厚が、ソース・ドレ
イン領域における半導体層の膜厚よりも薄く形成されて
いるので、ＳＯＩ構造の半導体層の端部近傍領域に過大
の電界が集中したりすることがなく、閾値電圧の低下や
キンク現象などを防止しながら、素子特性を向上させる
ことができる。
【００６５】また、本発明の半導体装置の製造方法によ
れば、ＳＯＩ構造の半導体層にＭＯＳＦＥＴなどの半導
体素子を形成する方法において、ＳＯＩ構造の半導体層
の下層の絶縁膜が半導体層側に部分的に張り出して、Ｍ
ＯＳＦＥＴのチャネル形成領域の下方における絶縁膜の
膜厚が、ソース・ドレイン領域の下方における絶縁膜の
膜厚よりも厚く、これにより、チャネル形成領域におけ
るＳＯＩ構造の半導体層の膜厚が、ソース・ドレイン領
域における半導体層の膜厚よりも薄く形成することがで
きる。従って、ＳＯＩ構造の半導体層の端部近傍領域に
過大の電界が集中したりすることがなく、閾値電圧の低
下やキンク現象などを防止しながら、素子特性を向上さ
せることができるＳＯＩ構造の半導体層を有する半導体
装置を製造することができる。
れば、ＳＯＩ構造の半導体層にＭＯＳＦＥＴなどの半導
体素子を形成する方法において、ＳＯＩ構造の半導体層
の下層の絶縁膜が半導体層側に部分的に張り出して、Ｍ
ＯＳＦＥＴのチャネル形成領域の下方における絶縁膜の
膜厚が、ソース・ドレイン領域の下方における絶縁膜の
膜厚よりも厚く、これにより、チャネル形成領域におけ
るＳＯＩ構造の半導体層の膜厚が、ソース・ドレイン領
域における半導体層の膜厚よりも薄く形成することがで
きる。従って、ＳＯＩ構造の半導体層の端部近傍領域に
過大の電界が集中したりすることがなく、閾値電圧の低
下やキンク現象などを防止しながら、素子特性を向上さ
せることができるＳＯＩ構造の半導体層を有する半導体
装置を製造することができる。
【図１】図１（ａ）は本発明の第１実施形態に係る半導
体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ
−Ｘ’における断面図、図１（ｃ）は図１（ａ）中のＹ
−Ｙ’における断面図である。
体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ
−Ｘ’における断面図、図１（ｃ）は図１（ａ）中のＹ
−Ｙ’における断面図である。
【図２】図２は第１実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は素子分離絶
縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
で、（ｃ）は酸化膜の形成工程までを示す。
法の製造工程を示す断面図であり、（ａ）は素子分離絶
縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
で、（ｃ）は酸化膜の形成工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｄ）は酸化
膜およびマスク層の除去工程まで、（ｅ）は層間絶縁膜
の形成工程まで、（ｆ）は支持基板の張り合わせ工程ま
でを示す。
膜およびマスク層の除去工程まで、（ｅ）は層間絶縁膜
の形成工程まで、（ｆ）は支持基板の張り合わせ工程ま
でを示す。
【図４】図４は図３の続きの工程を示し、（ｇ）は研磨
によるＳＯＩ構造の半導体層の形成工程まで、（ｈ）は
ゲート電極の形成工程まで、（ｉ）は低濃度拡散層の形
成工程までを示す。
によるＳＯＩ構造の半導体層の形成工程まで、（ｈ）は
ゲート電極の形成工程まで、（ｉ）は低濃度拡散層の形
成工程までを示す。
【図５】図５は図４の続きの工程を示し、（ｊ）はサイ
ドウォール絶縁膜の形成工程まで、（ｋ）は高濃度拡散
層の形成工程までを示す。
ドウォール絶縁膜の形成工程まで、（ｋ）は高濃度拡散
層の形成工程までを示す。
【図６】図６（ａ）は本発明の第２実施形態に係る半導
体装置の平面図であり、図６（ｂ）は図６（ａ）中のＸ
−Ｘ’における断面図、図６（ｃ）は図６（ａ）中のＹ
−Ｙ’における断面図である。
体装置の平面図であり、図６（ｂ）は図６（ａ）中のＸ
−Ｘ’における断面図、図６（ｃ）は図６（ａ）中のＹ
−Ｙ’における断面図である。
【図７】図７は第２実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は素子分離絶
縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
で、（ｃ）は酸化膜の形成工程までを示す。
法の製造工程を示す断面図であり、（ａ）は素子分離絶
縁膜の形成工程まで、（ｂ）はマスク層の形成工程ま
で、（ｃ）は酸化膜の形成工程までを示す。
【図８】図８は図７の続きの工程を示し、（ｄ）は酸化
膜およびマスク層の除去工程まで、（ｅ）はバックゲー
ト電極の形成工程まで、（ｆ）は層間絶縁膜の形成工程
までを示す。
膜およびマスク層の除去工程まで、（ｅ）はバックゲー
ト電極の形成工程まで、（ｆ）は層間絶縁膜の形成工程
までを示す。
【図９】図９は図８の続きの工程を示し、（ｇ）は支持
基板の張り合わせ工程まで、（ｈ）は研磨によるＳＯＩ
構造の半導体層の形成工程まで、（ｉ）はゲート電極の
形成工程までを示す。
基板の張り合わせ工程まで、（ｈ）は研磨によるＳＯＩ
構造の半導体層の形成工程まで、（ｉ）はゲート電極の
形成工程までを示す。
【図１０】図１０は図９の続きの工程を示し、（ｊ）は
低濃度拡散層の形成工程まで、（ｋ）はサイドウォール
絶縁膜の形成工程まで、（ｌ）は高濃度拡散層の形成工
程までを示す。
低濃度拡散層の形成工程まで、（ｋ）はサイドウォール
絶縁膜の形成工程まで、（ｌ）は高濃度拡散層の形成工
程までを示す。
【図１１】図１１（ａ）は従来例に係る半導体装置の平
面図であり、図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’
における断面図、図１１（ｃ）は図１１（ａ）中のＹ−
Ｙ’における断面図である。
面図であり、図１１（ｂ）は図１１（ａ）中のＸ−Ｘ’
における断面図、図１１（ｃ）は図１１（ａ）中のＹ−
Ｙ’における断面図である。
１０…第１シリコン半導体基板、１０ａ（ＳＯＩ）…半
導体層（ＳＯＩ層）、１１…低濃度拡散層、１２…高濃
度拡散層、１３…金属シリサイド層、２０（Ｉ）…素子
分離絶縁膜、２１…マスク層、２２…酸化膜、２３…層
間絶縁膜、２３ａ…張り出し部、２４…ゲート絶縁膜、
２５…サイドウォール絶縁膜、２６…バックゲート絶縁
膜、３０（Ｇ）…ゲート電極、３１…バックゲート電
極、１００…第２シリコン半導体基板（支持基板）、Ｒ
…溝、Ｓ…張り合わせ面、ＲG ，ＲBG…レジスト膜、Ｄ
１，Ｄ２…導電性不純物、ＰR …溝形成領域を開口する
パターン。
導体層（ＳＯＩ層）、１１…低濃度拡散層、１２…高濃
度拡散層、１３…金属シリサイド層、２０（Ｉ）…素子
分離絶縁膜、２１…マスク層、２２…酸化膜、２３…層
間絶縁膜、２３ａ…張り出し部、２４…ゲート絶縁膜、
２５…サイドウォール絶縁膜、２６…バックゲート絶縁
膜、３０（Ｇ）…ゲート電極、３１…バックゲート電
極、１００…第２シリコン半導体基板（支持基板）、Ｒ
…溝、Ｓ…張り合わせ面、ＲG ，ＲBG…レジスト膜、Ｄ
１，Ｄ２…導電性不純物、ＰR …溝形成領域を開口する
パターン。
フロントページの続き Ｆターム(参考） 5F110 AA01 AA08 AA09 AA15 AA18 BB20 CC02 DD05 DD12 DD13 DD17 DD21 DD24 EE09 EE22 EE30 EE32 EE45 FF02 GG02 GG12 GG22 HJ01 HJ13 HK05 HL05 HM02 HM15 NN62 NN65 NN66 QQ04 QQ11 QQ17 QQ19 QQ30
Claims (19)
- 【請求項１】基板と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたチャネル形成領域を有する半
導体層と、 前記チャネル形成領域の上層に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上層に形成されたゲート電極と、 前記ゲートの両側部における前記半導体層中に前記チャ
ネル形成領域に接続して形成されたソース・ドレイン領
域と、 前記チャネル形成領域の下方において前記絶縁膜中に埋
め込まれたバックゲート電極と、 前記バックゲート電極と前記半導体層の界面に形成され
たバックゲート絶縁膜とを有し、 前記絶縁膜が前記半導体層側に部分的に張り出して、前
記チャネル形成領域の下方における前記絶縁膜の膜厚
が、前記ソース・ドレイン領域の下方における前記絶縁
膜の膜厚よりも厚く、 前記チャネル形成領域における前記半導体層の膜厚が、
前記ソース・ドレイン領域における前記半導体層の膜厚
よりも薄く形成されている半導体装置。 - 【請求項２】素子分離絶縁膜により互いに分離された複
数個の前記半導体層が前記基板上に形成されており、 前記複数個のうち、少なくとも１つの前記半導体層の下
層の前記絶縁膜が、前記半導体層側に部分的に張り出し
て、前記チャネル形成領域における前記半導体層の膜厚
が、前記ソース・ドレイン領域における前記半導体層の
膜厚よりも薄く形成されている請求項１記載の半導体装
置。 - 【請求項３】前記半導体層にフルディプリーション型ト
ランジスタとパーシャルディプリーション型トランジス
タが形成されている請求項１記載の半導体装置。 - 【請求項４】前記複数個の半導体層のうち、前記絶縁膜
が張り出した前記半導体層にフルディプリーション型ト
ランジスタが形成され、前記絶縁膜が張り出していない
前記半導体層にパーシャルディプリーション型トランジ
スタが形成されている請求項２記載の半導体装置。 - 【請求項５】前記半導体層がシリコン活性層である請求
項１記載の半導体装置。 - 【請求項６】前記ソース・ドレイン領域の上部が金属シ
リサイド層化されている請求項１記載の半導体装置。 - 【請求項７】活性領域を有する半導体からなる第１基板
に前記活性領域の一部を開口するマスク層を形成する工
程と、 前記マスク層をマスクとして前記マスク層の開口領域に
おける前記第１基板の表層部に酸化膜を形成する工程
と、 前記酸化膜を除去して前記第１基板の表面に溝を形成す
る工程と、 前記マスク層を除去する工程と、 前記溝内および当該溝に連続する前記第１基板の上層に
絶縁膜を形成する工程と、 前記絶縁膜の上方から第２基板を張り合わせる工程と、 前記第１基板の前記活性領域部分の所定の膜厚の半導体
層を残して前記第１基板を研磨する工程とを有する半導
体装置の製造方法。 - 【請求項８】前記マスク層を形成する工程の前に、前記
第１基板の素子分離領域に素子分離絶縁膜を形成する工
程をさらに有し、 前記第１基板を研磨する工程においては、前記素子分離
絶縁膜をストッパとして研磨する請求項７記載の半導体
装置の製造方法。 - 【請求項９】前記素子分離絶縁膜を形成する工程が、前
記第１基板の素子分離領域に素子分離用溝を形成する工
程と、前記素子分離用溝内を絶縁体で埋め込む工程とを
含む請求項８記載の半導体装置の製造方法。 - 【請求項１０】前記第１基板を研磨する工程の後、前記
半導体層の上層にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜の上層において前記溝の延伸方向にゲート
電極を形成する工程と、前記ゲート電極の両側部の前記
半導体層中にソース・ドレイン領域を形成する工程をさ
らに有する請求項７記載の半導体装置の製造方法。 - 【請求項１１】前記マスク層を除去する工程の後、前記
溝内および当該溝に連続する前記第１基板の上層に絶縁
膜を形成する工程の前に、前記溝の底部にバックゲート
絶縁膜を形成する工程と、前記バックゲート絶縁膜の上
層において前記溝の延伸方向にバックゲート電極を形成
する工程をさらに有し、 前記溝内および当該溝に連続する前記第１基板の上層に
絶縁膜を形成する工程においては、前記バックゲート電
極を被覆して形成する請求項１０記載の半導体装置の製
造方法。 - 【請求項１２】前記絶縁膜を形成する工程の後、前記第
２基板を張り合わせる工程の前に、前記絶縁膜を平坦化
する工程をさらに有する請求項７記載の半導体装置の製
造方法。 - 【請求項１３】前記絶縁膜を平坦化する工程が化学的機
械研磨処理工程である請求項１２記載の半導体装置の製
造方法。 - 【請求項１４】前記第２基板を張り合わせる工程の前
に、前記第２基板の上層に張り合わせ層を形成する工程
をさらに有する請求項７記載の半導体装置の製造方法。 - 【請求項１５】前記張り合わせ層として酸化シリコン層
を形成する請求項１４記載の半導体装置の製造方法。 - 【請求項１６】前記絶縁膜を形成する工程の後、前記第
２基板を張り合わせる工程の前に、前記絶縁膜の上層に
張り合わせ層を形成する工程をさらに有する請求項７記
載の半導体装置の製造方法。 - 【請求項１７】前記張り合わせ層としてポリシリコン層
を形成する請求項１６記載の半導体装置の製造方法。 - 【請求項１８】前記張り合わせ層を形成する工程の後、
前記第２基板を張り合わせる工程の前に、前記張り合わ
せ層を平坦化する工程をさらに有する請求項１７記載の
半導体装置の製造方法。 - 【請求項１９】前記張り合わせ層を平坦化する工程が化
学的機械研磨処理工程である請求項１８記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131867A JP2000323716A (ja) | 1999-05-12 | 1999-05-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131867A JP2000323716A (ja) | 1999-05-12 | 1999-05-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323716A true JP2000323716A (ja) | 2000-11-24 |
Family
ID=15067996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131867A Pending JP2000323716A (ja) | 1999-05-12 | 1999-05-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323716A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN102842603A (zh) * | 2011-06-23 | 2012-12-26 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| JP2013243383A (ja) * | 2013-07-16 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1999
- 1999-05-12 JP JP11131867A patent/JP2000323716A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN102842603A (zh) * | 2011-06-23 | 2012-12-26 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| WO2012174769A1 (zh) * | 2011-06-23 | 2012-12-27 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| JP2013243383A (ja) * | 2013-07-16 | 2013-12-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4332925B2 (ja) | 半導体装置およびその製造方法 | |
| US20140038375A1 (en) | Semiconductor device having vertical mos transistor and method for manufacturing the semiconductor device | |
| US6593192B2 (en) | Method of forming a dual-gated semiconductor-on-insulator device | |
| JP2002237575A (ja) | 半導体装置及びその製造方法 | |
| JPH0832040A (ja) | 半導体装置 | |
| US6462379B2 (en) | SOI semiconductor device and method for manufacturing the same | |
| JP2002134627A (ja) | 半導体装置及びその製造方法 | |
| JP4940533B2 (ja) | 半導体集積回路装置の製造方法 | |
| US7135742B1 (en) | Insulated gate type semiconductor device and method for fabricating same | |
| JP4491858B2 (ja) | 半導体装置の製造方法 | |
| US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
| US6268268B1 (en) | Method of manufacturing semiconductor device | |
| JPH10256556A (ja) | 半導体装置及びその製造方法 | |
| US6693328B1 (en) | Semiconductor device formed in a semiconductor layer provided on an insulating film | |
| JPH07273330A (ja) | 半導体装置及びその製造方法 | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| JP2000323716A (ja) | 半導体装置およびその製造方法 | |
| US6541348B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JP2003249650A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH10144803A (ja) | Ｃｍｏｓ素子の構造及びその製造方法 | |
| JP2001257357A (ja) | 半導体装置およびその製造方法 | |
| JP2734434B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09107038A (ja) | Ｃｍｏｓトランジスターの製造方法 | |
| JP2001298195A (ja) | Ｍｏｓトランジスタ |