JP2000332103A - 半導体装置、その製造方法およびその製造装置 - Google Patents
半導体装置、その製造方法およびその製造装置Info
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Abstract
(57)【要約】
【課題】 スルーホールにおける配線の断線を回避する
ことができるように改良された半導体装置の製造方法を
提供することを主要な目的とする。 【解決手段】 層間絶縁膜３および反射防止膜５を、第
１配線層２の表面の一部を露出させるように、スルーホ
ール２１が貫通している。反射防止膜５の庇５ａの下の
隙間部分を隙間充填部材９が埋めている。第１配線層２
の露出面、スルーホール２１の内壁面および層間絶縁膜
３の表面をバリアメタル膜７が連続的に被覆している。
第２配線層８が、スルーホール２１を通って、第１配線
層２にバリアメタル膜７を介在させて、第１配線層２に
接続されている。
ことができるように改良された半導体装置の製造方法を
提供することを主要な目的とする。 【解決手段】 層間絶縁膜３および反射防止膜５を、第
１配線層２の表面の一部を露出させるように、スルーホ
ール２１が貫通している。反射防止膜５の庇５ａの下の
隙間部分を隙間充填部材９が埋めている。第１配線層２
の露出面、スルーホール２１の内壁面および層間絶縁膜
３の表面をバリアメタル膜７が連続的に被覆している。
第２配線層８が、スルーホール２１を通って、第１配線
層２にバリアメタル膜７を介在させて、第１配線層２に
接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、スルーホール
において断線が生じるのを防止することができるように
改良された半導体装置に関する。この発明は、またその
ような半導体装置の製造方法に関する。この発明は、ま
た、そのような半導体装置の製造装置に関する。
置に関するものであり、より特定的には、スルーホール
において断線が生じるのを防止することができるように
改良された半導体装置に関する。この発明は、またその
ような半導体装置の製造方法に関する。この発明は、ま
た、そのような半導体装置の製造装置に関する。
【０００２】
【従来の技術】図１４は、従来の集積回路の、配線の部
分の断面図である。
分の断面図である。
【０００３】図１４を参照して、半導体基板２２の上に
設けられた層間絶縁膜２０の上に、下層のアルミ配線２
が形成されている。アルミ配線２を覆うように、層間絶
縁膜２０の上に層間絶縁膜３が形成されている。層間絶
縁膜３中に、アルミ配線２の表面の一部を露出させるた
めのスルーホール２１が形成されている。層間絶縁膜３
の上に、スルーホール２１を通って、下層のアルミ配線
２に接続される上層のアルミ配線１が設けられている。
すなわち、下層のアルミ配線２は、スルーホール２１に
より、上層のアルミ配線１と繋がっている。スルーホー
ル２１の部分においては、上層のアルミ配線１は、通
常、バリアメタル膜とアルミ配線の積層物で形成され
る。
設けられた層間絶縁膜２０の上に、下層のアルミ配線２
が形成されている。アルミ配線２を覆うように、層間絶
縁膜２０の上に層間絶縁膜３が形成されている。層間絶
縁膜３中に、アルミ配線２の表面の一部を露出させるた
めのスルーホール２１が形成されている。層間絶縁膜３
の上に、スルーホール２１を通って、下層のアルミ配線
２に接続される上層のアルミ配線１が設けられている。
すなわち、下層のアルミ配線２は、スルーホール２１に
より、上層のアルミ配線１と繋がっている。スルーホー
ル２１の部分においては、上層のアルミ配線１は、通
常、バリアメタル膜とアルミ配線の積層物で形成され
る。
【０００４】次に、各層の配線をスルーホールで繋い
だ、従来の集積回路の製造方法について説明する。
だ、従来の集積回路の製造方法について説明する。
【０００５】図１５を参照して、層間絶縁膜２０の上
に、その上に反射防止膜５が形成された、下層のアルミ
配線２を形成する。アルミ配線２を覆うように、層間絶
縁膜２０の上に層間絶縁膜３を形成する。層間絶縁膜３
の上に、スルーホールを形成する部分に開口部４ａを有
するレジストパターン４を形成する。
に、その上に反射防止膜５が形成された、下層のアルミ
配線２を形成する。アルミ配線２を覆うように、層間絶
縁膜２０の上に層間絶縁膜３を形成する。層間絶縁膜３
の上に、スルーホールを形成する部分に開口部４ａを有
するレジストパターン４を形成する。
【０００６】図１５と図１６を参照して、レジストパタ
ーン４をマスクに用いて、層間絶縁膜３をエッチング
し、層間絶縁膜３中に、アルミ配線２の表面を露出させ
るスルーホール２１を形成する。このとき、スルーホー
ル２１において、反射防止膜５の庇５ａが水平方向に延
びる。
ーン４をマスクに用いて、層間絶縁膜３をエッチング
し、層間絶縁膜３中に、アルミ配線２の表面を露出させ
るスルーホール２１を形成する。このとき、スルーホー
ル２１において、反射防止膜５の庇５ａが水平方向に延
びる。
【０００７】図１７と図１８を参照して、アルミ配線２
の表面をクリーニングするために、Ａｒ+によってアル
ミ配線２の表面をスパッタエッチする。その後、スルー
ホール２１の内壁を被覆するようにバリアメタル層７を
形成する。
の表面をクリーニングするために、Ａｒ+によってアル
ミ配線２の表面をスパッタエッチする。その後、スルー
ホール２１の内壁を被覆するようにバリアメタル層７を
形成する。
【０００８】図１９を参照して、スルーホール２１を通
って、下層のアルミ配線２に接続される上層のアルミ配
線８を形成する。
って、下層のアルミ配線２に接続される上層のアルミ配
線８を形成する。
【０００９】
【発明が解決しようとする課題】多層配線を有する半導
体装置の従来の製造方法は、以上のようにして行なわれ
ていた。したがって、次のような問題点があった。
体装置の従来の製造方法は、以上のようにして行なわれ
ていた。したがって、次のような問題点があった。
【００１０】図１９を参照して、スルーホール２１にお
いて、反射防止膜５の庇５ａが水平方向に延びているの
で、庇５ａの下に隙間部分ができており、この部分に、
アルミ配線８の膜ができず、ひいては、上層のアルミ配
線８が断線するという問題点があった。
いて、反射防止膜５の庇５ａが水平方向に延びているの
で、庇５ａの下に隙間部分ができており、この部分に、
アルミ配線８の膜ができず、ひいては、上層のアルミ配
線８が断線するという問題点があった。
【００１１】この発明は上記のような問題点を解決する
ためになされたもので、スルーホール部において、上層
の配線が断線しないように改良された、半導体装置の製
造方法を提供することを目的とする。
ためになされたもので、スルーホール部において、上層
の配線が断線しないように改良された、半導体装置の製
造方法を提供することを目的とする。
【００１２】この発明は、また、そのような製造方法に
よって得られた半導体装置を提供することを目的とす
る。
よって得られた半導体装置を提供することを目的とす
る。
【００１３】この発明のさらに他の目的は、そのような
半導体装置の製造方法を実現することのできる製造装置
を提供することを目的とする。
半導体装置の製造方法を実現することのできる製造装置
を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板を備える。上記半導体基板の上に、そ
の上に反射防止膜を有する第１配線層が設けられてい
る。上記第１配線層を覆うように、上記半導体基板の上
に層間絶縁膜が設けられている。上記層間絶縁膜および
上記反射防止膜を、上記第１配線層の表面の一部を露出
させるスルーホールが貫通している。上記スルーホール
において、上記反射防止膜の庇が水平方向に延びてい
る。当該装置は、さらに、上記庇の下の隙間部分を埋め
る隙間充填部材と、上記第１配線層の露出面、上記スル
ーホールの内壁面および上記層間絶縁膜の表面を連続的
に被覆するバリアメタル膜と備える。上記スルーホール
を通って、上記第１配線層に上記バリアメタル膜を介在
させて接続されるように上記層間絶縁膜の上に第２配線
層が設けられている。
置は、半導体基板を備える。上記半導体基板の上に、そ
の上に反射防止膜を有する第１配線層が設けられてい
る。上記第１配線層を覆うように、上記半導体基板の上
に層間絶縁膜が設けられている。上記層間絶縁膜および
上記反射防止膜を、上記第１配線層の表面の一部を露出
させるスルーホールが貫通している。上記スルーホール
において、上記反射防止膜の庇が水平方向に延びてい
る。当該装置は、さらに、上記庇の下の隙間部分を埋め
る隙間充填部材と、上記第１配線層の露出面、上記スル
ーホールの内壁面および上記層間絶縁膜の表面を連続的
に被覆するバリアメタル膜と備える。上記スルーホール
を通って、上記第１配線層に上記バリアメタル膜を介在
させて接続されるように上記層間絶縁膜の上に第２配線
層が設けられている。
【００１５】この発明によれば、反射防止膜の庇の下の
隙間部分を、隙間充填部材が埋めているので、第２配線
層は、断線することなく、スルーホール内に埋込まれ、
第１配線層に接続される。
隙間部分を、隙間充填部材が埋めているので、第２配線
層は、断線することなく、スルーホール内に埋込まれ、
第１配線層に接続される。
【００１６】請求項２に係る半導体装置においては、上
記隙間充填部材は、上記スルーホールの内壁面および上
記露出した第１配線層の表面（第１配線層の表面を含
む）をスパッタエッチングすることによって得られた材
料で形成されている。
記隙間充填部材は、上記スルーホールの内壁面および上
記露出した第１配線層の表面（第１配線層の表面を含
む）をスパッタエッチングすることによって得られた材
料で形成されている。
【００１７】この発明によれば、隙間充填部材を、半導
体基板の表面をスパッタエッチングすることによって得
られた材料で形成するので、容易に隙間が埋められる。
体基板の表面をスパッタエッチングすることによって得
られた材料で形成するので、容易に隙間が埋められる。
【００１８】請求項３に係る半導体装置においては、上
記隙間充填部材は、露出した上記第１配線層の表面を隆
起させることによって形成されている。
記隙間充填部材は、露出した上記第１配線層の表面を隆
起させることによって形成されている。
【００１９】この発明によれば、隙間充填部材を、第１
配線層の表面を隆起させるという方法によって形成する
ので、容易に形成することができる。
配線層の表面を隆起させるという方法によって形成する
ので、容易に形成することができる。
【００２０】請求項４に係る半導体装置の製造方法にお
いては、まず、半導体基板の上に、その上に反射防止膜
が形成された第１配線層を形成する。上記第１配線層を
覆うように、上記半導体基板の上に層間絶縁膜を形成す
る。上記層間絶縁膜および上記反射防止膜を貫通し、上
記第１配線層の表面の一部を露出させるスルーホールを
形成する。上記スルーホールの形成時にできた上記反射
防止膜の庇、の下の隙間部分を充填材で埋める。上記第
１配線層の露出面、上記スルーホールの内壁面および上
記層間絶縁膜の表面をバリアメタル膜で連続的に被覆す
る。上記スルーホールを通って、上記第１配線層に、上
記バリアメタル膜を介在させて接続されるように、上記
層間絶縁膜の上に第２配線層を形成する。
いては、まず、半導体基板の上に、その上に反射防止膜
が形成された第１配線層を形成する。上記第１配線層を
覆うように、上記半導体基板の上に層間絶縁膜を形成す
る。上記層間絶縁膜および上記反射防止膜を貫通し、上
記第１配線層の表面の一部を露出させるスルーホールを
形成する。上記スルーホールの形成時にできた上記反射
防止膜の庇、の下の隙間部分を充填材で埋める。上記第
１配線層の露出面、上記スルーホールの内壁面および上
記層間絶縁膜の表面をバリアメタル膜で連続的に被覆す
る。上記スルーホールを通って、上記第１配線層に、上
記バリアメタル膜を介在させて接続されるように、上記
層間絶縁膜の上に第２配線層を形成する。
【００２１】この発明によれば、スルーホールの形成時
にできた上記反射防止膜の庇、の下の隙間部分を充填材
で埋めるので、第２配線層を、断線させることなく、第
１配線層に接続することができる。
にできた上記反射防止膜の庇、の下の隙間部分を充填材
で埋めるので、第２配線層を、断線させることなく、第
１配線層に接続することができる。
【００２２】請求項５に係る半導体装置の製造方法にお
いては、上記庇の下の隙間部分を充填部材で埋める工程
は、上記半導体基板の表面（スルーホールの底部および
側壁面を含む）をスパッタエッチし、それによって該ス
ルーホールの内壁にサイドウォールスペーサを形成する
第１スパッタエッチ工程と、上記スルーホールの底部を
スパッタエッチし、それによって上記第１配線層の表面
をクリーニングする第２スパッタエッチ工程と、を含
む。
いては、上記庇の下の隙間部分を充填部材で埋める工程
は、上記半導体基板の表面（スルーホールの底部および
側壁面を含む）をスパッタエッチし、それによって該ス
ルーホールの内壁にサイドウォールスペーサを形成する
第１スパッタエッチ工程と、上記スルーホールの底部を
スパッタエッチし、それによって上記第１配線層の表面
をクリーニングする第２スパッタエッチ工程と、を含
む。
【００２３】この発明によれば、半導体基板の表面をス
パッタエッチし、それによって該スルーホールの内壁に
サイドウォールスペーサを形成することにより、庇の下
の隙間部分を埋める。
パッタエッチし、それによって該スルーホールの内壁に
サイドウォールスペーサを形成することにより、庇の下
の隙間部分を埋める。
【００２４】請求項６に係る半導体装置の製造方法にお
いては、上記第１スパッタエッチ工程を１〜２０ｍＴｏ
ｒｒの高圧で行ない、上記第２スパッタエッチ工程を
０．１〜５ｍＴｏｒｒの低圧で行なう。
いては、上記第１スパッタエッチ工程を１〜２０ｍＴｏ
ｒｒの高圧で行ない、上記第２スパッタエッチ工程を
０．１〜５ｍＴｏｒｒの低圧で行なう。
【００２５】この発明によれば、第１スパッタエッチ工
程を１〜２０ｍＴｏｒｒの高圧で行なうので、庇の下の
隙間部分も効率よく充填部材で埋込むことができる。
程を１〜２０ｍＴｏｒｒの高圧で行なうので、庇の下の
隙間部分も効率よく充填部材で埋込むことができる。
【００２６】請求項７に係る半導体装置の製造方法にお
いては、上記第１スパッタエッチ工程における上記スパ
ッタエッチを、上記半導体基板に対して斜め方向で行な
い、上記第２スパッタエッチ工程における上記スパッタ
エッチを、上記半導体基板に対して垂直な方向で行な
う。
いては、上記第１スパッタエッチ工程における上記スパ
ッタエッチを、上記半導体基板に対して斜め方向で行な
い、上記第２スパッタエッチ工程における上記スパッタ
エッチを、上記半導体基板に対して垂直な方向で行な
う。
【００２７】この発明によれば、上記第１スパッタエッ
チ工程における上記スパッタエッチを、上記半導体基板
に対して斜め方向で行なうので、上記庇の下の隙間部分
を充填部材で良好に埋込むことができる。
チ工程における上記スパッタエッチを、上記半導体基板
に対して斜め方向で行なうので、上記庇の下の隙間部分
を充填部材で良好に埋込むことができる。
【００２８】請求項８に係る半導体装置の製造方法にお
いては、上記第１スパッタエッチ工程における上記スパ
ッタエッチを、１〜２０ｍＴｏｒｒの高圧で行ない、上
記第２スパッタエッチ工程における上記スパッタエッチ
を、０．１〜５ｍＴｏｒｒの低圧で行なう。
いては、上記第１スパッタエッチ工程における上記スパ
ッタエッチを、１〜２０ｍＴｏｒｒの高圧で行ない、上
記第２スパッタエッチ工程における上記スパッタエッチ
を、０．１〜５ｍＴｏｒｒの低圧で行なう。
【００２９】この発明によれば、上記第１スパッタエッ
チ工程における上記スパッタエッチを、１〜２０ｍＴｏ
ｒｒの高圧で行なうので、上記庇の下の隙間部分を、良
好に充填部材で埋込むことができる。
チ工程における上記スパッタエッチを、１〜２０ｍＴｏ
ｒｒの高圧で行なうので、上記庇の下の隙間部分を、良
好に充填部材で埋込むことができる。
【００３０】請求項９に係る半導体装置の製造方法にお
いては、上記庇の下の隙間部分を充填部材で埋める工程
は、上記第１配線層の上記露出した面を隆起させる工程
を含む。
いては、上記庇の下の隙間部分を充填部材で埋める工程
は、上記第１配線層の上記露出した面を隆起させる工程
を含む。
【００３１】この発明によれば、上記第１配線層の露出
した面を隆起させるので、上記庇の下の隙間部分を効率
よく充填部材で埋込むことができる。
した面を隆起させるので、上記庇の下の隙間部分を効率
よく充填部材で埋込むことができる。
【００３２】請求項１０に係る半導体装置の製造方法に
おいては、上記第１配線層の露出した面を隆起させる工
程は、上記半導体基板の温度を２５０℃〜５００℃に上
げる工程と、上記第１配線層の露出面をスパッタエッチ
する工程を含む。
おいては、上記第１配線層の露出した面を隆起させる工
程は、上記半導体基板の温度を２５０℃〜５００℃に上
げる工程と、上記第１配線層の露出面をスパッタエッチ
する工程を含む。
【００３３】この発明によれば、庇の下の隙間部分を効
率よく充填部材で埋込むことができる。
率よく充填部材で埋込むことができる。
【００３４】請求項１１に係る半導体装置の製造装置
は、スルーホールが形成された半導体基板を支持する支
持台と、斜め方向から上記半導体基板の表面（スルーホ
ールの側壁および底面を含む）をスパッタエッチするス
パッタエッチ手段と、を備える。
は、スルーホールが形成された半導体基板を支持する支
持台と、斜め方向から上記半導体基板の表面（スルーホ
ールの側壁および底面を含む）をスパッタエッチするス
パッタエッチ手段と、を備える。
【００３５】この発明によれば、斜め方向から上記半導
体基板の表面をスパッタエッチするスパッタエッチ手段
を備えるので、上記庇の下の隙間部分を充填部材で効率
よく埋込むことができる。
体基板の表面をスパッタエッチするスパッタエッチ手段
を備えるので、上記庇の下の隙間部分を充填部材で効率
よく埋込むことができる。
【００３６】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。実施の形態１ 図１〜図６は実施の形態１に係る半導体装置の製造方法
を示す、各工程における半導体装置の断面図である。
について説明する。実施の形態１ 図１〜図６は実施の形態１に係る半導体装置の製造方法
を示す、各工程における半導体装置の断面図である。
【００３７】図１を参照して、半導体基板（図示せず）
の上に形成された層間絶縁膜２０の上に、その上に反射
防止膜５を有するアルミ配線２を形成する。アルミ配線
２を覆うように、層間絶縁膜２０の上に層間絶縁膜３を
形成する。層間絶縁膜３の上に、スルーホールを形成す
べき部分に開口部４ａを有するレジストパターン４を形
成する。
の上に形成された層間絶縁膜２０の上に、その上に反射
防止膜５を有するアルミ配線２を形成する。アルミ配線
２を覆うように、層間絶縁膜２０の上に層間絶縁膜３を
形成する。層間絶縁膜３の上に、スルーホールを形成す
べき部分に開口部４ａを有するレジストパターン４を形
成する。
【００３８】図１と図２を参照して、レジストパターン
４をマスクにして、層間絶縁膜３と反射防止膜５をエッ
チングし、アルミ配線２の表面を露出させる。その後、
レジストパターン４を除去する。このエッチングにおい
て、図２を参照して、スルーホール２１において、反射
防止膜５の庇５ａが水平方向に延びるように残る。
４をマスクにして、層間絶縁膜３と反射防止膜５をエッ
チングし、アルミ配線２の表面を露出させる。その後、
レジストパターン４を除去する。このエッチングにおい
て、図２を参照して、スルーホール２１において、反射
防止膜５の庇５ａが水平方向に延びるように残る。
【００３９】図３を参照して、半導体基板の表面を高圧
（１〜２０ｍＴｏｒｒ）でスパッタエッチングすること
により、スルーホール２１の内壁に、アルミと酸化物の
化合物からなる化合物膜９を形成する。
（１〜２０ｍＴｏｒｒ）でスパッタエッチングすること
により、スルーホール２１の内壁に、アルミと酸化物の
化合物からなる化合物膜９を形成する。
【００４０】図３と図４を参照して、半導体基板の表面
（スルーホールの側壁および底面を含む）を低圧（０．
１〜５ｍＴｏｒｒ）でスパッタエッチすることにより、
スルーホール２１の底部において、アルミ配線の上に存
在する化合物膜９と、層間絶縁膜３の上に存在する化合
物膜９を除去する。
（スルーホールの側壁および底面を含む）を低圧（０．
１〜５ｍＴｏｒｒ）でスパッタエッチすることにより、
スルーホール２１の底部において、アルミ配線の上に存
在する化合物膜９と、層間絶縁膜３の上に存在する化合
物膜９を除去する。
【００４１】図５を参照して、スルーホール２１の内壁
および底面を被覆するように、半導体基板の上にバリア
メタル層７を形成する。
および底面を被覆するように、半導体基板の上にバリア
メタル層７を形成する。
【００４２】図６を参照して、スルーホール２１内に埋
込まれるように、アルミ配線８を半導体基板の上に形成
する。
込まれるように、アルミ配線８を半導体基板の上に形成
する。
【００４３】実施の形態１によれば、バリアメタルを形
成する前のスパッタエッチングを、高圧のスパッタエッ
チ工程と低圧のスパッタエッチ工程の２ステップにする
ことにより、スルーホール２１の内壁に化合物膜９から
なるサイドウォールスペーサ９を形成し、反射防止膜５
の庇５ａの下の隙間部分を埋めるので、上層のアルミ配
線８の、スルーホール２１における、断線を防止するこ
とができる。実施の形態２ まず、図１に示す工程と図２に示す工程を経由するの
は、実施の形態１の場合と同様である。
成する前のスパッタエッチングを、高圧のスパッタエッ
チ工程と低圧のスパッタエッチ工程の２ステップにする
ことにより、スルーホール２１の内壁に化合物膜９から
なるサイドウォールスペーサ９を形成し、反射防止膜５
の庇５ａの下の隙間部分を埋めるので、上層のアルミ配
線８の、スルーホール２１における、断線を防止するこ
とができる。実施の形態２ まず、図１に示す工程と図２に示す工程を経由するの
は、実施の形態１の場合と同様である。
【００４４】次に、図７を参照して、スパッタエッチを
半導体基板（ウエハ）表面に対して斜め方向で、かつ高
圧（１〜２０ｍＴｏｒｒ）で行なう。このスパッタエッ
チは、スルーホールが形成された半導体基板を支持する
支持台と、斜め方向から半導体基板の表面をスパッタエ
ッチするスパッタエッチ部材と、を備えたスパッタエッ
チング装置を用いて行なう。
半導体基板（ウエハ）表面に対して斜め方向で、かつ高
圧（１〜２０ｍＴｏｒｒ）で行なう。このスパッタエッ
チは、スルーホールが形成された半導体基板を支持する
支持台と、斜め方向から半導体基板の表面をスパッタエ
ッチするスパッタエッチ部材と、を備えたスパッタエッ
チング装置を用いて行なう。
【００４５】このスパッタエッチによって、図８を参照
して、スルーホール２１の内壁に、アルミと酸化膜の化
合物である化合物膜９が形成される。化合物膜９によ
り、反射防止膜５の庇５ａの下の隙間部分が埋められ
る。
して、スルーホール２１の内壁に、アルミと酸化膜の化
合物である化合物膜９が形成される。化合物膜９によ
り、反射防止膜５の庇５ａの下の隙間部分が埋められ
る。
【００４６】その後、実施の形態１と同様に、図８と図
４を参照して、スパッタエッチをウエハ表面に対して垂
直方向で、かつ低圧（０．１〜５ｍＴｏｒｒ）で行なう
ことにより、スルーホール２１の底部の化合物膜９と層
間絶縁膜３上の化合物膜９を除去する。
４を参照して、スパッタエッチをウエハ表面に対して垂
直方向で、かつ低圧（０．１〜５ｍＴｏｒｒ）で行なう
ことにより、スルーホール２１の底部の化合物膜９と層
間絶縁膜３上の化合物膜９を除去する。
【００４７】その後、図５を参照して、バリアメタル層
７を形成し、アルミ配線８をスルーホール２１内に埋込
むと、半導体装置が完成する。
７を形成し、アルミ配線８をスルーホール２１内に埋込
むと、半導体装置が完成する。
【００４８】実施の形態２によれば、図７を参照して、
スパッタエッチを、ウエハ表面に対して斜め方向で行な
うので、化合物膜９が効率よくスルーホール２１の内壁
に形成される。したがって、反射防止膜５の庇５ａの下
の隙間部分が、効率よく化合物膜９で埋込まれる。実施の形態３ 本実施の形態は、反射防止膜の庇の下の隙間部分に隙間
充填部材を埋込む、他の実施の形態に係る。
スパッタエッチを、ウエハ表面に対して斜め方向で行な
うので、化合物膜９が効率よくスルーホール２１の内壁
に形成される。したがって、反射防止膜５の庇５ａの下
の隙間部分が、効率よく化合物膜９で埋込まれる。実施の形態３ 本実施の形態は、反射防止膜の庇の下の隙間部分に隙間
充填部材を埋込む、他の実施の形態に係る。
【００４９】図９を参照して、半導体基板（図示せず）
の上に形成された層間絶縁膜２０の上に、反射防止膜５
がその上に形成されたアルミ配線２を形成する。アルミ
配線３を覆うように、層間絶縁膜２０の上に層間絶縁膜
３を形成する。層間絶縁膜３の上に、スルーホールを形
成すべき部分に開口部４ａを有するレジストパターン４
を形成する。
の上に形成された層間絶縁膜２０の上に、反射防止膜５
がその上に形成されたアルミ配線２を形成する。アルミ
配線３を覆うように、層間絶縁膜２０の上に層間絶縁膜
３を形成する。層間絶縁膜３の上に、スルーホールを形
成すべき部分に開口部４ａを有するレジストパターン４
を形成する。
【００５０】図９と図１０を参照して、レジストパター
ン４をマスクにして、層間絶縁膜３と反射防止膜５をエ
ッチングし、アルミ配線２の表面を露出させるスルーホ
ール２１を形成する。このとき、スルーホール２１にお
いて、反射防止膜５の庇５ａが水平方向に延びるように
残る。
ン４をマスクにして、層間絶縁膜３と反射防止膜５をエ
ッチングし、アルミ配線２の表面を露出させるスルーホ
ール２１を形成する。このとき、スルーホール２１にお
いて、反射防止膜５の庇５ａが水平方向に延びるように
残る。
【００５１】図１１を参照して、ウエハ温度を２５０℃
〜５００℃に上げて、ウエハの表面をスパッタエッチす
る。これによって、スルーホール２１の底部において、
アルミ配線２の表面が隆起する。アルミ配線２の表面の
隆起により、反射防止膜５の庇５ａの下の隙間部分が埋
込まれる。
〜５００℃に上げて、ウエハの表面をスパッタエッチす
る。これによって、スルーホール２１の底部において、
アルミ配線２の表面が隆起する。アルミ配線２の表面の
隆起により、反射防止膜５の庇５ａの下の隙間部分が埋
込まれる。
【００５２】一般に金属は、再結晶温度が融点（ｍｐ）
／２になると動く。しかし、半導体プロセスで用いてい
るＰＶＤやＣＶＤなどで形成した金属膜は、膜内部に空
孔や転位といった欠陥を多く含んでいる。そのため、こ
のような方法で作った金属膜は、再結晶温度がｍｐ／２
以下の温度でも、動き出す。また、アルミの隆起は、ア
ルミと絶縁膜の膨張係数差により起きている現象である
ため、スルーホール２１の下に形成されているアルミ配
線２の膜厚を厚くするほど、その表面は隆起しやすくな
り、有利である。ここでは、アルミ配線２の膜厚は、２
０００Å〜２μｍにするのが好ましい。
／２になると動く。しかし、半導体プロセスで用いてい
るＰＶＤやＣＶＤなどで形成した金属膜は、膜内部に空
孔や転位といった欠陥を多く含んでいる。そのため、こ
のような方法で作った金属膜は、再結晶温度がｍｐ／２
以下の温度でも、動き出す。また、アルミの隆起は、ア
ルミと絶縁膜の膨張係数差により起きている現象である
ため、スルーホール２１の下に形成されているアルミ配
線２の膜厚を厚くするほど、その表面は隆起しやすくな
り、有利である。ここでは、アルミ配線２の膜厚は、２
０００Å〜２μｍにするのが好ましい。
【００５３】図１２を参照して、スルーホール２１の内
壁面および底面を被覆するように、バリアメタル層７を
形成する。
壁面および底面を被覆するように、バリアメタル層７を
形成する。
【００５４】図１３を参照して、スルーホール２１を埋
込むように、上層のアルミ配線８を形成すると、半導体
装置が完成する。
込むように、上層のアルミ配線８を形成すると、半導体
装置が完成する。
【００５５】この発明によれば、スルーホール２１の下
のアルミ配線の表面を隆起させ、反射防止膜５の庇５ａ
の下の隙間部分を埋めるので、上層アルミ配線８の断線
は生じない。
のアルミ配線の表面を隆起させ、反射防止膜５の庇５ａ
の下の隙間部分を埋めるので、上層アルミ配線８の断線
は生じない。
【００５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５７】
【発明の効果】請求項１に係る半導体装置によれば、反
射防止膜の庇の下の隙間部分を、隙間充填部材が埋めて
いるので、第２配線層は、断線することなく、スルーホ
ール内に埋込まれ、第１配線層に接続される。
射防止膜の庇の下の隙間部分を、隙間充填部材が埋めて
いるので、第２配線層は、断線することなく、スルーホ
ール内に埋込まれ、第１配線層に接続される。
【００５８】請求項２に係る半導体装置によれば、隙間
充填部材を、半導体基板の表面をスパッタエッチするこ
とによって得られた材料で形成するので、容易に隙間が
埋められる。
充填部材を、半導体基板の表面をスパッタエッチするこ
とによって得られた材料で形成するので、容易に隙間が
埋められる。
【００５９】請求項３に係る半導体装置によれば、隙間
充填部材を、第１配線層の表面を隆起させるという方法
によって形成するので、容易に形成することができる。
充填部材を、第１配線層の表面を隆起させるという方法
によって形成するので、容易に形成することができる。
【００６０】請求項４に係る半導体装置の製造方法によ
れば、スルーホールの形成時にできた反射防止膜の庇、
の下の隙間部分を充填材で埋めるので、第２配線層を、
断線させることなく、第１配線層に接続することができ
る。
れば、スルーホールの形成時にできた反射防止膜の庇、
の下の隙間部分を充填材で埋めるので、第２配線層を、
断線させることなく、第１配線層に接続することができ
る。
【００６１】請求項５に係る半導体装置の製造方法によ
れば、半導体基板の表面をスパッタエッチし、それによ
って該スルーホールの側壁にサイドウォールスペーサを
形成することにより、庇の下の隙間部分を埋める。
れば、半導体基板の表面をスパッタエッチし、それによ
って該スルーホールの側壁にサイドウォールスペーサを
形成することにより、庇の下の隙間部分を埋める。
【００６２】請求項６に係る半導体装置の製造方法によ
れば、第１スパッタエッチ工程におけるスパッタエッチ
を、半導体基板に対して斜め方向で行なうので、庇の下
の隙間部分を充填部材で良好に埋込むことができる。
れば、第１スパッタエッチ工程におけるスパッタエッチ
を、半導体基板に対して斜め方向で行なうので、庇の下
の隙間部分を充填部材で良好に埋込むことができる。
【００６３】請求項７に係る半導体装置の製造方法によ
れば、上記第１スパッタエッチ工程における上記スパッ
タエッチを、上記半導体基板に対して斜め方向で行なう
ので、上記庇の下の隙間部分を充填部材で良好に埋込む
ことができる。
れば、上記第１スパッタエッチ工程における上記スパッ
タエッチを、上記半導体基板に対して斜め方向で行なう
ので、上記庇の下の隙間部分を充填部材で良好に埋込む
ことができる。
【００６４】請求項８に係る半導体装置の製造方法によ
れば、第１スパッタエッチ工程におけるスパッタエッチ
を、１〜２０ｍＴｏｒｒの高圧で行なうので、庇の下の
隙間部分を、良好に充填部材で埋込むことができる。
れば、第１スパッタエッチ工程におけるスパッタエッチ
を、１〜２０ｍＴｏｒｒの高圧で行なうので、庇の下の
隙間部分を、良好に充填部材で埋込むことができる。
【００６５】請求項９に係る半導体装置の製造方法にお
いては、第１配線層の露出した面を隆起させるので、庇
の下の隙間部分を効率よく充填部材で埋込むことができ
る。
いては、第１配線層の露出した面を隆起させるので、庇
の下の隙間部分を効率よく充填部材で埋込むことができ
る。
【００６６】請求項１０に係る半導体装置の製造方法に
よれば、庇の下の隙間部分を効率よく充填部材で埋込む
ことができる。
よれば、庇の下の隙間部分を効率よく充填部材で埋込む
ことができる。
【００６７】請求項１１に係る半導体装置の製造装置に
よれば、斜め方向から半導体基板の表面をスパッタエッ
チするスパッタエッチ手段を備えるので、庇の下の隙間
部分を充填部材で効率よく埋込むことができる。
よれば、斜め方向から半導体基板の表面をスパッタエッ
チするスパッタエッチ手段を備えるので、庇の下の隙間
部分を充填部材で効率よく埋込むことができる。
【図１】 実施の形態１に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図２】 実施の形態１に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。
順序の第２の工程における半導体装置の断面図である。
【図３】 実施の形態１に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。
順序の第３の工程における半導体装置の断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。
順序の第４の工程における半導体装置の断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。
順序の第５の工程における半導体装置の断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法の
順序の第６の工程における半導体装置の断面図である。
順序の第６の工程における半導体装置の断面図である。
【図７】 実施の形態２に係る半導体装置の製造方法の
要部の第１の工程における半導体装置の断面図である。
要部の第１の工程における半導体装置の断面図である。
【図８】 実施の形態２に係る半導体装置の製造方法の
要部の第２の工程における半導体装置の断面図である。
要部の第２の工程における半導体装置の断面図である。
【図９】 実施の形態３に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。
順序の第１の工程における半導体装置の断面図である。
【図１０】 実施の形態３に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。
の順序の第２の工程における半導体装置の断面図であ
る。
【図１１】 実施の形態３に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。
の順序の第３の工程における半導体装置の断面図であ
る。
【図１２】 実施の形態３に係る半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。
の順序の第４の工程における半導体装置の断面図であ
る。
【図１３】 実施の形態３に係る半導体装置の製造方法
の順序の第５の工程における半導体装置の断面図であ
る。
の順序の第５の工程における半導体装置の断面図であ
る。
【図１４】 従来の半導体装置の断面図である。
【図１５】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１６】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１７】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１８】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１９】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
２ アルミ配線、５ 反射防止膜、７ バリアメタル
層、８ アルミ配線、９化合物膜。
層、８ アルミ配線、９化合物膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ08 KK08 MM05 MM10 MM13 NN06 NN07 NN13 NN14 NN32 QQ02 QQ09 QQ14 QQ17 QQ37 QQ73 QQ75 QQ92 QQ93 QQ94 RR03 TT07 WW03 WW05 XX02
Claims (11)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられ、その上に反射防止膜を
有する第１配線層と、 前記第１配線層を覆うように、前記半導体基板の上に設
けられた層間絶縁膜と、 前記層間絶縁膜および前記反射防止膜を貫通し、前記第
１配線層の表面の一部を露出させるスルーホールと、を
備え、 前記スルーホールにおいて、前記反射防止膜の庇が水平
方向に延びており、 当該装置はさらに、 前記庇の下の隙間部分を埋める隙間充填部材と、 前記第１配線層の露出面、前記スルーホールの内壁面お
よび前記層間絶縁膜の表面を連続的に被覆するバリアメ
タル膜と、 前記スルーホールを通って、前記第１配線層に前記バリ
アメタル膜を介在させて接続されるように前記層間絶縁
膜の上に設けられた第２配線層と、を備えた半導体装
置。 - 【請求項２】 前記隙間充填部材は、前記半導体基板の
表面をスパッタエッチすることによって得られた材料で
形成されている、請求項１に記載の半導体装置。 - 【請求項３】 前記隙間充填部材は、露出した前記第１
配線層の表面を隆起させることによって形成されてい
る、請求項１に記載の半導体装置。 - 【請求項４】 半導体基板の上に、その上に反射防止膜
が形成された第１配線層を形成する工程と、 前記第１配線層を覆うように前記半導体基板の上に層間
絶縁膜を形成する工程と、 前記層間絶縁膜および前記反射防止膜を貫通し、前記第
１配線層の表面の一部を露出させるスルーホールを形成
する工程と、 前記スルーホールの形成時にできた前記反射防止膜の
庇、の下の隙間部分を充填材で埋める工程と、 前記第１配線層の露出面、前記スルーホールの内壁面お
よび前記層間絶縁膜の表面をバリアメタル膜で連続的に
被覆する工程と、 前記スルーホールを通って、前記第１配線層に前記バリ
アメタル膜を介在させて接続されるように前記層間絶縁
膜の上に第２配線層を形成する工程と、を備えた半導体
装置の製造方法。 - 【請求項５】 前記庇の下の隙間部分を充填部材で埋め
る工程は、 前記半導体基板の表面をスパッタエッチし、それによっ
て該スルーホールの内壁にサイドウォールスペーサを形
成する第１スパッタエッチ工程と、 前記スルーホールの底部をスパッタエッチし、それによ
って前記第１配線層の表面をクリーニングする第２スパ
ッタエッチ工程と、を含む、請求項４に記載の半導体装
置の製造方法。 - 【請求項６】 前記第１スパッタエッチ工程を１〜２０
ｍＴｏｒｒの高圧で行ない、前記第２スパッタエッチ工
程を０．１〜５ｍＴｏｒｒの低圧で行なう、請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 前記第１スパッタエッチ工程における前
記スパッタエッチを、前記半導体基板に対して斜め方向
で行ない、 前記第２スパッタエッチ工程における前記スパッタエッ
チを、前記半導体基板に対して垂直な方向で行なう、請
求項５に記載の半導体装置の製造方法。 - 【請求項８】 前記第１スパッタエッチ工程における前
記スパッタエッチを、１〜２０ｍＴｏｒｒの高圧で行な
い、前記第２スパッタエッチ工程における前記スパッタ
エッチを、０．１〜５ｍＴｏｒｒの低圧で行なう、請求
項７に記載の半導体装置の製造方法。 - 【請求項９】 前記庇の下の隙間部分を充填部材で埋め
る工程は、 前記第１配線層の前記露出した面を隆起させる工程を含
む、請求項４に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１配線層の前記露出した面を隆
起させる工程は、前記半導体基板の温度を２５０℃〜５
００℃に上げる工程と、前記第１配線層の露出面をスパ
ッタエッチする工程と、を含む、請求項９に記載の半導
体装置の製造方法。 - 【請求項１１】 スルーホールが形成された半導体基板
を支持する支持台と、 斜め方向から前記半導体基板の表面をスパッタエッチす
るスパッタエッチ手段と、を備えた半導体装置の製造装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142899A JP2000332103A (ja) | 1999-05-24 | 1999-05-24 | 半導体装置、その製造方法およびその製造装置 |
| US09/398,475 US6414395B1 (en) | 1999-05-24 | 1999-09-17 | Semiconductor device capable of preventing disconnection in a through hole |
| TW088118933A TW442835B (en) | 1999-05-24 | 1999-11-01 | Semiconductor device, its manufacturing process, and manufacturing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11142899A JP2000332103A (ja) | 1999-05-24 | 1999-05-24 | 半導体装置、その製造方法およびその製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332103A true JP2000332103A (ja) | 2000-11-30 |
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ID=15326197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11142899A Withdrawn JP2000332103A (ja) | 1999-05-24 | 1999-05-24 | 半導体装置、その製造方法およびその製造装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6414395B1 (ja) |
| JP (1) | JP2000332103A (ja) |
| TW (1) | TW442835B (ja) |
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| AU2005212396A1 (en) | 2004-02-06 | 2005-08-25 | Bayer Healthcare Llc | Oxidizable species as an internal reference for biosensors and method of use |
| UY29681A1 (es) | 2005-07-20 | 2007-02-28 | Bayer Healthcare Llc | Amperometria regulada |
| WO2007040913A1 (en) | 2005-09-30 | 2007-04-12 | Bayer Healthcare Llc | Gated voltammetry |
| WO2009076302A1 (en) | 2007-12-10 | 2009-06-18 | Bayer Healthcare Llc | Control markers for auto-detection of control solution and methods of use |
| US9837309B2 (en) | 2015-11-19 | 2017-12-05 | International Business Machines Corporation | Semiconductor via structure with lower electrical resistance |
| KR20230147394A (ko) * | 2022-04-14 | 2023-10-23 | 삼성전자주식회사 | 반도체 장치 |
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|---|---|---|---|---|
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| JPH0613381A (ja) * | 1992-06-29 | 1994-01-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
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| JP3961044B2 (ja) * | 1996-05-14 | 2007-08-15 | シャープ株式会社 | 電子回路装置 |
-
1999
- 1999-05-24 JP JP11142899A patent/JP2000332103A/ja not_active Withdrawn
- 1999-09-17 US US09/398,475 patent/US6414395B1/en not_active Expired - Fee Related
- 1999-11-01 TW TW088118933A patent/TW442835B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| TW442835B (en) | 2001-06-23 |
| US6414395B1 (en) | 2002-07-02 |
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