JP2000349130A - 半導体集積回路基板とその製造方法およびその特性チェック方法 - Google Patents
半導体集積回路基板とその製造方法およびその特性チェック方法Info
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
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Abstract
(57)【要約】
【課題】 特性チェックパターンを、特性測定ができな
い状態とすることを効率的かつ容易にする。 【解決手段】 特性チェック用素子４の２つの端子に
は、パッド１，２が接続されている。ディプレッション
型トランジスタ５のソースはパッド１に、ドレインはパ
ッド２に接続され、ゲートにはヒューズ素子６を介して
ゲート電位印加用パッド３が接続されている。ソースと
ドレインとの間が非導通状態となる電位をゲートに印加
した状態では、パッド１，２に針を当てて、特性チェッ
ク用素子４の正常な特性を測定できる。ヒューズ素子６
を切断すれば、パッド１，２間が導通状態となるため正
常な特性を測定できない状態とすることができる。
い状態とすることを効率的かつ容易にする。 【解決手段】 特性チェック用素子４の２つの端子に
は、パッド１，２が接続されている。ディプレッション
型トランジスタ５のソースはパッド１に、ドレインはパ
ッド２に接続され、ゲートにはヒューズ素子６を介して
ゲート電位印加用パッド３が接続されている。ソースと
ドレインとの間が非導通状態となる電位をゲートに印加
した状態では、パッド１，２に針を当てて、特性チェッ
ク用素子４の正常な特性を測定できる。ヒューズ素子６
を切断すれば、パッド１，２間が導通状態となるため正
常な特性を測定できない状態とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路基
板とその製造方法およびその特性チェック方法に関する
ものである。
板とその製造方法およびその特性チェック方法に関する
ものである。
【０００２】
【従来の技術】半導体集積回路基板にはトランジスタ素
子、抵抗素子、容量素子などの種々の半導体素子が搭載
されている。このような半導体集積回路基板には、その
製造工程で各素子の特性をチェックするために、本来の
回路とは別に、特性チェック用素子と、これに電気的に
接続しており、外部の測定装置の測定用の針と接触可能
なパッドとを含む特性チェックパターンが、一般的に設
けられる。この特性チェックパターンは、例えば、トラ
ンジスタ、コンタクト抵抗、配線抵抗などの特性を測定
するものがある。
子、抵抗素子、容量素子などの種々の半導体素子が搭載
されている。このような半導体集積回路基板には、その
製造工程で各素子の特性をチェックするために、本来の
回路とは別に、特性チェック用素子と、これに電気的に
接続しており、外部の測定装置の測定用の針と接触可能
なパッドとを含む特性チェックパターンが、一般的に設
けられる。この特性チェックパターンは、例えば、トラ
ンジスタ、コンタクト抵抗、配線抵抗などの特性を測定
するものがある。
【０００３】図５に従来の特性チェックパターンの構成
例を示す。図５（ａ）に示すように、トランジスタ素子
の特性チェックパターンには、特性チェック用トランジ
スタ２４と、そのソースに接続されたパッド２１、ドレ
インに接続されたパッド２２、ゲートに接続されたパッ
ド２４が形成されており、これらのパッド２１，２２，
２３に図示しない測定装置の針を当てて特性チェック用
トランジスタ２４の特性を測定できる。また、図５
（ｂ）は、抵抗素子の特性チェックパターンであり、特
性チェック用抵抗２７の両端子に接続されたパッド２
５，２６に、測定装置の針を当ててその特性を測定でき
る。
例を示す。図５（ａ）に示すように、トランジスタ素子
の特性チェックパターンには、特性チェック用トランジ
スタ２４と、そのソースに接続されたパッド２１、ドレ
インに接続されたパッド２２、ゲートに接続されたパッ
ド２４が形成されており、これらのパッド２１，２２，
２３に図示しない測定装置の針を当てて特性チェック用
トランジスタ２４の特性を測定できる。また、図５
（ｂ）は、抵抗素子の特性チェックパターンであり、特
性チェック用抵抗２７の両端子に接続されたパッド２
５，２６に、測定装置の針を当ててその特性を測定でき
る。
【０００４】これらの特性チェックパターンは、半導体
集積回路基板の製造工程で回路を構成する各素子の所望
の特性を確認した後は不要となる。例えばＭＯＳ型半導
体集積回路基板の製造工程においては、半導体からなる
ウェハー中に異種の原子を拡散させる拡散工程により、
所望の素子特性が得られることを確認した後は不要とな
る。
集積回路基板の製造工程で回路を構成する各素子の所望
の特性を確認した後は不要となる。例えばＭＯＳ型半導
体集積回路基板の製造工程においては、半導体からなる
ウェハー中に異種の原子を拡散させる拡散工程により、
所望の素子特性が得られることを確認した後は不要とな
る。
【０００５】特性チェックパターンを製品に含んだまま
出荷すると、第三者が、そのパッドに測定装置の針を当
てることによって、容易に製品の特性を解析できてしま
う。第三者に特性を解析されると、製品のプロセスの世
代、技術力、問題点などが解析され、商業的な不利益を
被る可能性がある。このため、一般的に、出荷前に製品
の製造工程で特性チェックパターンは破壊される。
出荷すると、第三者が、そのパッドに測定装置の針を当
てることによって、容易に製品の特性を解析できてしま
う。第三者に特性を解析されると、製品のプロセスの世
代、技術力、問題点などが解析され、商業的な不利益を
被る可能性がある。このため、一般的に、出荷前に製品
の製造工程で特性チェックパターンは破壊される。
【０００６】図６，７に従来のＭＯＳ型半導体集積回路
基板における特性チェックパターンの例を示す。図６、
７に示すようにＭＯＳ型半導体集積回路基板には、ウェ
ハー３１上に複数の半導体チップ３２が形成されてお
り、通常、それぞれの半導体チップ３２毎に分離して個
々のペレットとするペレッタイズ工程後に、それぞれの
ペレットが製品として出荷される。特性チェックパター
ンは、図６に示すように半導体チップ３２内に形成され
たり（特性チェックパターン３５）、ペレットを分離す
る際に切断されるスクライブ領域３３に形成されたり
（特性チェックパターン３４）する。半導体チップ３２
内に形成された特性チェックパターン３５は、破壊する
ための工程が必要となるが、スクライブ領域３３に形成
された特性チェックパターン３４は、ペレッタイズ工程
で破壊され、製品には含まれない。また、図７に示すよ
うに、ウェハー３１上に、半導体チップ３２に混じって
ペレット１つ分の大きさのＴＥＧ（Test Elemenntaly G
roup）３６を設け、この中に特性チェックパターンを形
成する場合もある。この場合には、ＴＥＧ３６は廃棄さ
れるので問題とならない。
基板における特性チェックパターンの例を示す。図６、
７に示すようにＭＯＳ型半導体集積回路基板には、ウェ
ハー３１上に複数の半導体チップ３２が形成されてお
り、通常、それぞれの半導体チップ３２毎に分離して個
々のペレットとするペレッタイズ工程後に、それぞれの
ペレットが製品として出荷される。特性チェックパター
ンは、図６に示すように半導体チップ３２内に形成され
たり（特性チェックパターン３５）、ペレットを分離す
る際に切断されるスクライブ領域３３に形成されたり
（特性チェックパターン３４）する。半導体チップ３２
内に形成された特性チェックパターン３５は、破壊する
ための工程が必要となるが、スクライブ領域３３に形成
された特性チェックパターン３４は、ペレッタイズ工程
で破壊され、製品には含まれない。また、図７に示すよ
うに、ウェハー３１上に、半導体チップ３２に混じって
ペレット１つ分の大きさのＴＥＧ（Test Elemenntaly G
roup）３６を設け、この中に特性チェックパターンを形
成する場合もある。この場合には、ＴＥＧ３６は廃棄さ
れるので問題とならない。
【０００７】しかし、このような半導体集積回路基板
が、ペレッタイズ工程前にウェハー３１上に複数の半導
体チップ３２が形成された状態で製品として出荷される
場合があり、この場合には特性チェックパターンが製品
に含まれたまま出荷されるため、第三者に解析される危
惧がある。
が、ペレッタイズ工程前にウェハー３１上に複数の半導
体チップ３２が形成された状態で製品として出荷される
場合があり、この場合には特性チェックパターンが製品
に含まれたまま出荷されるため、第三者に解析される危
惧がある。
【０００８】そこで、このような場合でも、特性チェッ
クパターンを第三者から解析できない状態にするため
に、以下の方法が取られている。第１の方法は、特性チ
ェック用素子とパッドとの間にヒューズ素子を設け、測
定終了後、ヒューズ素子をレーザー照射で切断する方法
である。第２の方法は、レーザー照射したり、応力を加
えたりして、特性チェックパターンを直接破壊する方法
である。
クパターンを第三者から解析できない状態にするため
に、以下の方法が取られている。第１の方法は、特性チ
ェック用素子とパッドとの間にヒューズ素子を設け、測
定終了後、ヒューズ素子をレーザー照射で切断する方法
である。第２の方法は、レーザー照射したり、応力を加
えたりして、特性チェックパターンを直接破壊する方法
である。
【０００９】
【発明が解決しようとする課題】しかし、前記の第１の
方法では、特性チェック用素子とパッドとの間に設けた
ヒューズ素子が抵抗となり、特性チェック用素子の正確
な特性の測定に支障をきたす場合がある。ヒューズ素子
の抵抗値を小さくするためにアルミなどの低抵抗な配線
を用いても、配線が細い場合には充分に低い抵抗値とす
ることはできず、配線を太くした場合には、１回のレー
ザー照射では破壊できず、破壊するために複数回のレー
ザー照射を行う必要があり効率的ではない。
方法では、特性チェック用素子とパッドとの間に設けた
ヒューズ素子が抵抗となり、特性チェック用素子の正確
な特性の測定に支障をきたす場合がある。ヒューズ素子
の抵抗値を小さくするためにアルミなどの低抵抗な配線
を用いても、配線が細い場合には充分に低い抵抗値とす
ることはできず、配線を太くした場合には、１回のレー
ザー照射では破壊できず、破壊するために複数回のレー
ザー照射を行う必要があり効率的ではない。
【００１０】前記の第２の方法では、特性チェックパタ
ーンを全面的に破壊すると作業効率が著しく劣化するた
め、特性チェックパターンが機能できなくなる必要最小
限の部分を破壊することが好ましい。しかし、特性チェ
ックパターンには、配線抵抗、コンタクト抵抗、トラン
ジスタ素子の特性など種々の特性をチェックするものが
あり、目的により形状が異なるため、特性チェックパタ
ーン毎に破壊すべき部分が異なる。したがって、全ての
特性チェックパターンを画一的に破壊することはでき
ず、さほどの高効率化は図れない。また、第１の方法と
同様に、破壊すべき部分が太い配線で構成されている場
合には、破壊が困難である。
ーンを全面的に破壊すると作業効率が著しく劣化するた
め、特性チェックパターンが機能できなくなる必要最小
限の部分を破壊することが好ましい。しかし、特性チェ
ックパターンには、配線抵抗、コンタクト抵抗、トラン
ジスタ素子の特性など種々の特性をチェックするものが
あり、目的により形状が異なるため、特性チェックパタ
ーン毎に破壊すべき部分が異なる。したがって、全ての
特性チェックパターンを画一的に破壊することはでき
ず、さほどの高効率化は図れない。また、第１の方法と
同様に、破壊すべき部分が太い配線で構成されている場
合には、破壊が困難である。
【００１１】そこで本発明の目的は、使用後に特性測定
不能な状態とすることが容易な特性チェックパターンを
含んだ半導体集積回路基板とその製造方法およびその特
性チェック方法を提供することにある。
不能な状態とすることが容易な特性チェックパターンを
含んだ半導体集積回路基板とその製造方法およびその特
性チェック方法を提供することにある。
【００１２】
【課題を解決するための手段】前記の課題を解決するた
め、本発明による半導体集積回路基板は、半導体素子
と、半導体素子の特性を類推するために製造工程で特性
の測定が行われる特性チェック用素子と、外部の測定装
置の測定用の針と接触可能であり、特性チェック用素子
と電気的に接続されているパッドとを含む特性チェック
パターンを有する半導体集積回路基板であって、２つの
異なる前記パッドに、それぞれソースとドレインが電気
的に接続されているディプレッション型トランジスタ
と、ディプレッション型トランジスタのゲートに電位を
印加するためのゲート電位印加用パッドと、ゲート電位
印加用パッドと前記ディプレッション型トランジスタの
ゲートとを接続するヒューズ素子とを有することを特徴
とする。
め、本発明による半導体集積回路基板は、半導体素子
と、半導体素子の特性を類推するために製造工程で特性
の測定が行われる特性チェック用素子と、外部の測定装
置の測定用の針と接触可能であり、特性チェック用素子
と電気的に接続されているパッドとを含む特性チェック
パターンを有する半導体集積回路基板であって、２つの
異なる前記パッドに、それぞれソースとドレインが電気
的に接続されているディプレッション型トランジスタ
と、ディプレッション型トランジスタのゲートに電位を
印加するためのゲート電位印加用パッドと、ゲート電位
印加用パッドと前記ディプレッション型トランジスタの
ゲートとを接続するヒューズ素子とを有することを特徴
とする。
【００１３】この構成によれば、ディプレッション型ト
ランジスタのソースとドレインとの間が非導通状態とな
る電位をゲート電位印加用パッドに加えた状態で、各パ
ッドに測定装置の針を当てることにより、特性チェック
用素子の正確な特性を測定できる。特性測定後、ヒュー
ズ素子を切断すると、ディプレッション型トランジスタ
のソースとドレインとの間が導通状態となり、パッドに
針を当てても特性チェック用素子の正確な特性を測定で
きなくなる。
ランジスタのソースとドレインとの間が非導通状態とな
る電位をゲート電位印加用パッドに加えた状態で、各パ
ッドに測定装置の針を当てることにより、特性チェック
用素子の正確な特性を測定できる。特性測定後、ヒュー
ズ素子を切断すると、ディプレッション型トランジスタ
のソースとドレインとの間が導通状態となり、パッドに
針を当てても特性チェック用素子の正確な特性を測定で
きなくなる。
【００１４】この構成のヒューズ素子は、ディプレッシ
ョン型トランジスタのゲートにゲート電位を印加できれ
ば良いので、特性測定中に電流を流す必要はない。した
がって、抵抗値が大きくても測定に支障はないので、細
い配線とすることができ、このようにすれば、レーザー
照射したり、応力を加えたりすることで容易に切断でき
る。また、特性チェックパターンの測定対象がどのよう
なものであっても、特性測定ができないようにするため
に破壊すべき部位は、このヒューズ素子の部分のみなの
で、効率的に破壊できる。
ョン型トランジスタのゲートにゲート電位を印加できれ
ば良いので、特性測定中に電流を流す必要はない。した
がって、抵抗値が大きくても測定に支障はないので、細
い配線とすることができ、このようにすれば、レーザー
照射したり、応力を加えたりすることで容易に切断でき
る。また、特性チェックパターンの測定対象がどのよう
なものであっても、特性測定ができないようにするため
に破壊すべき部位は、このヒューズ素子の部分のみなの
で、効率的に破壊できる。
【００１５】本発明による半導体集積回路基板が、ＭＯ
Ｓ型半導体集積回路基板である場合には、ＭＯＳ型ダイ
オードとして形成可能なディプレッション型トランジス
タを他の回路を形成する工程と同時に同様の手法で形成
でき、効率的に特性チェックパターンを形成できる。
Ｓ型半導体集積回路基板である場合には、ＭＯＳ型ダイ
オードとして形成可能なディプレッション型トランジス
タを他の回路を形成する工程と同時に同様の手法で形成
でき、効率的に特性チェックパターンを形成できる。
【００１６】本発明による半導体集積回路基板に含まれ
る特性チェックパターンは、半導体集積回路が組み込ま
れる半導体装置には必要ない回路であり、特性チェック
パターンが第三者によって解析されることを抑止するた
め、半導体装置の製造工程で破壊または廃棄することが
好ましい。そこで、それぞれが１つのペレットに分離さ
れる複数の半導体チップが形成された半導体集積回路基
板において、特性チェックパターンをスクライブ領域に
配置すれば、ペレットを分離するペレッタイズ工程で特
性チェックパターンは破壊される。また、ペレットの１
つが占める領域をＴＥＧとし、ＴＥＧ中に特性チェック
パターンを形成すれば、ペレットを分離する際に特性チ
ェックパターンを廃棄できる。
る特性チェックパターンは、半導体集積回路が組み込ま
れる半導体装置には必要ない回路であり、特性チェック
パターンが第三者によって解析されることを抑止するた
め、半導体装置の製造工程で破壊または廃棄することが
好ましい。そこで、それぞれが１つのペレットに分離さ
れる複数の半導体チップが形成された半導体集積回路基
板において、特性チェックパターンをスクライブ領域に
配置すれば、ペレットを分離するペレッタイズ工程で特
性チェックパターンは破壊される。また、ペレットの１
つが占める領域をＴＥＧとし、ＴＥＧ中に特性チェック
パターンを形成すれば、ペレットを分離する際に特性チ
ェックパターンを廃棄できる。
【００１７】本発明による半導体集積回路基板の製造方
法は、半導体素子と、半導体素子の特性を類推するため
に製造工程で特性の測定が行われる特性チェック用素子
と、外部の測定装置の測定用の針と接触可能であり、特
性チェック用素子と電気的に接続されているパッドとを
含む特性チェックパターンとを有する半導体集積回路基
板の製造方法であって、ディプレッション型トランジス
タを形成し、そのソースとドレインを２つの異なるパッ
ドに電気的に接続する工程と、ディプレッション型トラ
ンジスタのゲートに電位を印加するためのゲート電位印
加用パッドを形成する工程と、ゲート電位印加用パッド
とゲートとをヒューズ素子により接続する工程とを有す
ることを特徴とする。
法は、半導体素子と、半導体素子の特性を類推するため
に製造工程で特性の測定が行われる特性チェック用素子
と、外部の測定装置の測定用の針と接触可能であり、特
性チェック用素子と電気的に接続されているパッドとを
含む特性チェックパターンとを有する半導体集積回路基
板の製造方法であって、ディプレッション型トランジス
タを形成し、そのソースとドレインを２つの異なるパッ
ドに電気的に接続する工程と、ディプレッション型トラ
ンジスタのゲートに電位を印加するためのゲート電位印
加用パッドを形成する工程と、ゲート電位印加用パッド
とゲートとをヒューズ素子により接続する工程とを有す
ることを特徴とする。
【００１８】本発明による半導体集積回路基板の特性チ
ェック方法は、半導体素子と、半導体素子の特性を類推
するために製造工程で特性の測定が行われる特性チェッ
ク用素子と、外部の測定装置の測定用の針と接触可能で
あり、特性チェック用素子と電気的に接続されているパ
ッドと、２つの異なるパッドに、それぞれソースとドレ
インが電気的に接続されているディプレッション型トラ
ンジスタと、ディプレッション型トランジスタのゲート
に電位を印加するためのゲート電位印加用パッドと、ゲ
ート電位印加用パッドとディプレッション型トランジス
タのゲートとを接続するヒューズ素子とを含む特性チェ
ックパターンとを有する半導体集積回路基板の特性チェ
ック方法であって、ディプレッション型トランジスタの
ソースとドレインとの間が非導通状態となる電位をゲー
ト電位印加用パッドに印加する工程と、この状態で特性
チェック用素子の特性の測定を行う工程と、その後にヒ
ューズ素子を切断する工程とを有することを特徴とす
る。
ェック方法は、半導体素子と、半導体素子の特性を類推
するために製造工程で特性の測定が行われる特性チェッ
ク用素子と、外部の測定装置の測定用の針と接触可能で
あり、特性チェック用素子と電気的に接続されているパ
ッドと、２つの異なるパッドに、それぞれソースとドレ
インが電気的に接続されているディプレッション型トラ
ンジスタと、ディプレッション型トランジスタのゲート
に電位を印加するためのゲート電位印加用パッドと、ゲ
ート電位印加用パッドとディプレッション型トランジス
タのゲートとを接続するヒューズ素子とを含む特性チェ
ックパターンとを有する半導体集積回路基板の特性チェ
ック方法であって、ディプレッション型トランジスタの
ソースとドレインとの間が非導通状態となる電位をゲー
ト電位印加用パッドに印加する工程と、この状態で特性
チェック用素子の特性の測定を行う工程と、その後にヒ
ューズ素子を切断する工程とを有することを特徴とす
る。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。本実施形態は、何らかの電気
的処理を行う半導体素子が搭載された半導体集積回路基
板に関するものである。通常は、多数の半導体素子が１
枚の基板上に搭載されており、複数の半導体素子を含む
半導体チップ毎に分割されてペレット状の部品が形成さ
れる。そして、この半導体素子の特性チェックを直接行
うことが困難であるため、別途特性チェック用素子を有
する特性チェックパターンを形成し、その特性をチェッ
クして半導体素子の特性を類推する。
図面を参照して説明する。本実施形態は、何らかの電気
的処理を行う半導体素子が搭載された半導体集積回路基
板に関するものである。通常は、多数の半導体素子が１
枚の基板上に搭載されており、複数の半導体素子を含む
半導体チップ毎に分割されてペレット状の部品が形成さ
れる。そして、この半導体素子の特性チェックを直接行
うことが困難であるため、別途特性チェック用素子を有
する特性チェックパターンを形成し、その特性をチェッ
クして半導体素子の特性を類推する。
【００２０】図１に本発明の実施形態による特性チェッ
クパターンを示す。同図に示すように、この特性チェッ
クパターンは特性チェック用素子４の特性測定を行うも
のであり、その２つの端子にパッド１，２がそれぞれ接
続されている。そして、パッド１に接続されるソース
と、パッド２に接続されるドレインとを有するディプレ
ッション型トランジスタ５が設けられており、そのゲー
トにはヒューズ素子６を介してゲート印加用パッド３が
接続されている。
クパターンを示す。同図に示すように、この特性チェッ
クパターンは特性チェック用素子４の特性測定を行うも
のであり、その２つの端子にパッド１，２がそれぞれ接
続されている。そして、パッド１に接続されるソース
と、パッド２に接続されるドレインとを有するディプレ
ッション型トランジスタ５が設けられており、そのゲー
トにはヒューズ素子６を介してゲート印加用パッド３が
接続されている。
【００２１】次に、この特性チェックパターンによるト
ランジスタの特性測定方法を説明する。最初に、図示し
ない電位発生機構の電位印加用の針をゲート電位印加用
パッド３に当てることにより、ディプレッション型トラ
ンジスタのソースとドレインの間が非導通状態となる電
位をゲートに印加する。この状態で、パッド１，２に図
示しない測定装置の測定用の針を当てることにより、特
性チェック用素子４の正常な特性を測定できる。
ランジスタの特性測定方法を説明する。最初に、図示し
ない電位発生機構の電位印加用の針をゲート電位印加用
パッド３に当てることにより、ディプレッション型トラ
ンジスタのソースとドレインの間が非導通状態となる電
位をゲートに印加する。この状態で、パッド１，２に図
示しない測定装置の測定用の針を当てることにより、特
性チェック用素子４の正常な特性を測定できる。
【００２２】測定終了後、図示しない照射機構からレー
ザー照射をしたり、応力を加えたりすることによって、
ヒューズ素子６を切断する。切断後は、ディプレッショ
ン型トランジスタ５のゲートに電位を印加できなくな
り、そのソースとドレインとの間は導通状態となる。し
たがって、パッド１とパッド２との間が導通状態とな
り、パッド１，２に測定装置の針を当てても、特性チェ
ック用素子４の正常な特性を測定することはできない。
ザー照射をしたり、応力を加えたりすることによって、
ヒューズ素子６を切断する。切断後は、ディプレッショ
ン型トランジスタ５のゲートに電位を印加できなくな
り、そのソースとドレインとの間は導通状態となる。し
たがって、パッド１とパッド２との間が導通状態とな
り、パッド１，２に測定装置の針を当てても、特性チェ
ック用素子４の正常な特性を測定することはできない。
【００２３】本実施形態のヒューズ素子６には、特性測
定中に電流を流す必要はなく、ディプレッション型トラ
ンジスタ５のゲートに電位を印加することを阻害しなけ
れば良いので、その抵抗値が大きくても特性測定に支障
を来たすことはない。そこで、ヒューズ素子６を細い配
線とすることができ、このようにすることにより、外部
からのレーザー照射や応力の付加によって、容易に切断
可能な構成とすることができる。ヒューズ素子６の材質
や構造は、レーザー照射や応力の付加によって切断可能
なものであれば、どのようなものでも良い。
定中に電流を流す必要はなく、ディプレッション型トラ
ンジスタ５のゲートに電位を印加することを阻害しなけ
れば良いので、その抵抗値が大きくても特性測定に支障
を来たすことはない。そこで、ヒューズ素子６を細い配
線とすることができ、このようにすることにより、外部
からのレーザー照射や応力の付加によって、容易に切断
可能な構成とすることができる。ヒューズ素子６の材質
や構造は、レーザー照射や応力の付加によって切断可能
なものであれば、どのようなものでも良い。
【００２４】ディプレッション型トランジスタ５は、Ｍ
ＯＳ型トランジスタとして形成可能であり、ＰＭＯＳ
型、ＮＭＯＳ型のどちらであっても良い。本実施形態に
よる半導体集積回路基板がＭＯＳ型半導体集積回路基板
である場合には、ディプレッション型トランジスタ５
を、図示しない他の回路を形成する工程と同時に同様の
手法で形成でき、効率的に特性チェックパターンを形成
できる。
ＯＳ型トランジスタとして形成可能であり、ＰＭＯＳ
型、ＮＭＯＳ型のどちらであっても良い。本実施形態に
よる半導体集積回路基板がＭＯＳ型半導体集積回路基板
である場合には、ディプレッション型トランジスタ５
を、図示しない他の回路を形成する工程と同時に同様の
手法で形成でき、効率的に特性チェックパターンを形成
できる。
【００２５】本実施形態による特性チェックパターン
は、半導体集積回路が組み込まれる半導体装置には必要
ない回路であり、特性チェックパターンが第三者によっ
て解析されることを抑止するため、半導体装置の製造工
程で破壊または廃棄することが望ましい。そこで、分離
されてそれぞれが１つのペレット状部品となる複数の半
導体チップが形成された半導体集積回路基板で、特性チ
ェックパターンを従来技術で説明したようにスクライブ
領域に配置すれば、ペレットを分離するペレッタイズ工
程で特性チェックパターンは破壊される。また、１つの
ペレットに相当する領域をＴＥＧとし、ＴＥＧ中に特性
チェックパターンを形成すれば、ペレットを分離した後
に特性チェックパターンを廃棄できる。
は、半導体集積回路が組み込まれる半導体装置には必要
ない回路であり、特性チェックパターンが第三者によっ
て解析されることを抑止するため、半導体装置の製造工
程で破壊または廃棄することが望ましい。そこで、分離
されてそれぞれが１つのペレット状部品となる複数の半
導体チップが形成された半導体集積回路基板で、特性チ
ェックパターンを従来技術で説明したようにスクライブ
領域に配置すれば、ペレットを分離するペレッタイズ工
程で特性チェックパターンは破壊される。また、１つの
ペレットに相当する領域をＴＥＧとし、ＴＥＧ中に特性
チェックパターンを形成すれば、ペレットを分離した後
に特性チェックパターンを廃棄できる。
【００２６】本実施形態の特性チェック用素子４は、ト
ランジスタ素子、抵抗素子、容量素子などのいずれでも
良い。
ランジスタ素子、抵抗素子、容量素子などのいずれでも
良い。
【００２７】特性チェック用素子４が３個以上の端子を
有し、パッドが３個以上ある場合でも、いずれか２つの
パッド間にディプレッション型トランジスタ５を接続す
ることにより、ヒューズ素子６を切断した後は、特性チ
ェック用素子４の正常な特性を測定できないようにでき
る。複数のパッドのうち、２つを導通状態としても、他
のパッド間で特性チェック用素子４の特性の一部を測定
可能な場合には、特性測定可能なパッド間の全てにディ
プレッション型トランジスタ５を接続しても良いし、特
に重要なパッド間に接続しても良い。
有し、パッドが３個以上ある場合でも、いずれか２つの
パッド間にディプレッション型トランジスタ５を接続す
ることにより、ヒューズ素子６を切断した後は、特性チ
ェック用素子４の正常な特性を測定できないようにでき
る。複数のパッドのうち、２つを導通状態としても、他
のパッド間で特性チェック用素子４の特性の一部を測定
可能な場合には、特性測定可能なパッド間の全てにディ
プレッション型トランジスタ５を接続しても良いし、特
に重要なパッド間に接続しても良い。
【００２８】本実施形態に示すように、本発明による特
性チェックパターンは、特性チェック用素子４がどのよ
うな素子であっても、特性測定ができないようにするた
めに破壊すべき部分は、ヒューズ素子６の部分である。
したがって、種々の素子の特性チェックパターンを含む
半導体集積回路基板でも、特性チェックパターンの特性
測定をできなくするための破壊工程を効率的に実施でき
る。
性チェックパターンは、特性チェック用素子４がどのよ
うな素子であっても、特性測定ができないようにするた
めに破壊すべき部分は、ヒューズ素子６の部分である。
したがって、種々の素子の特性チェックパターンを含む
半導体集積回路基板でも、特性チェックパターンの特性
測定をできなくするための破壊工程を効率的に実施でき
る。
【００２９】（第１の実施例）図２に、前記した実施形
態の第１の実施例による特性チェックパターンを示す。
同図において、図１と同様の部分については同一の符号
を付し説明を省略する。
態の第１の実施例による特性チェックパターンを示す。
同図において、図１と同様の部分については同一の符号
を付し説明を省略する。
【００３０】図２に示すように、この特性チェックパタ
ーンは特性チェック用トランジスタ１０の特性測定を行
うものであり、そのソースにパッド７、ドレインにパッ
ド８、ゲートにパッド９が接続されている。そして、パ
ッド７に接続されるソースと、パッド８に接続されるド
レインとを有するディプレッション型トランジスタ５が
設けられており、そのゲートにはヒューズ素子６を介し
てゲート印加用パッド３が接続されている。
ーンは特性チェック用トランジスタ１０の特性測定を行
うものであり、そのソースにパッド７、ドレインにパッ
ド８、ゲートにパッド９が接続されている。そして、パ
ッド７に接続されるソースと、パッド８に接続されるド
レインとを有するディプレッション型トランジスタ５が
設けられており、そのゲートにはヒューズ素子６を介し
てゲート印加用パッド３が接続されている。
【００３１】ゲート電位印加用パッド３を介して、ディ
プレッション型トランジスタのソースとドレインの間が
非導通状態となる電位をゲートに印加した状態で、パッ
ド７，８，９に図示しない測定装置の測定用の針を当て
ることにより、特性チェック用トランジスタ１０の正常
な特性を測定できる。測定終了後、ヒューズ素子６を切
断すると、ディプレッション型トランジスタ５のゲート
に電位を印加できなくなり、そのソースとドレインとの
間は導通状態となるので、パッド７とパッド８との間が
導通状態となり、パッド７，８，９に測定装置の針を当
てても、特性チェック用トランジスタ１０の正常な特性
を測定することはできない。
プレッション型トランジスタのソースとドレインの間が
非導通状態となる電位をゲートに印加した状態で、パッ
ド７，８，９に図示しない測定装置の測定用の針を当て
ることにより、特性チェック用トランジスタ１０の正常
な特性を測定できる。測定終了後、ヒューズ素子６を切
断すると、ディプレッション型トランジスタ５のゲート
に電位を印加できなくなり、そのソースとドレインとの
間は導通状態となるので、パッド７とパッド８との間が
導通状態となり、パッド７，８，９に測定装置の針を当
てても、特性チェック用トランジスタ１０の正常な特性
を測定することはできない。
【００３２】（第２の実施例）図３に、前記した実施形
態の第２の実施例による特性チェックパターンを示す。
同図において、第１の実施例と同様のものについては、
同一の符号を付し説明を省略する。
態の第２の実施例による特性チェックパターンを示す。
同図において、第１の実施例と同様のものについては、
同一の符号を付し説明を省略する。
【００３３】本実施例は、ディプレッション型トランジ
スタ５のソースをパッド８に、ドレインをパッド９に接
続したものである。このように、ディプレッション型ト
ランジスタ５の接続パターンは、幾つかの異なるパター
ンが考えられる。いずれのパターンでも、ディプレッシ
ョン型トランジスタのソースとドレインが、異なる２つ
のパッドに接続されている。そこで特性測定後にヒュー
ズ素子６を切断して、このパッド間を導通状態とするこ
とにより、特性チェック用トランジスタ１０の正常な特
性測定を阻止できる。
スタ５のソースをパッド８に、ドレインをパッド９に接
続したものである。このように、ディプレッション型ト
ランジスタ５の接続パターンは、幾つかの異なるパター
ンが考えられる。いずれのパターンでも、ディプレッシ
ョン型トランジスタのソースとドレインが、異なる２つ
のパッドに接続されている。そこで特性測定後にヒュー
ズ素子６を切断して、このパッド間を導通状態とするこ
とにより、特性チェック用トランジスタ１０の正常な特
性測定を阻止できる。
【００３４】（第３の実施例）図４に前記した実施形態
の第３の実施例による特性チェックパターンを示す。同
図において、第１，２の実施例と同様のものについて
は、同一の符号を付し説明を省略する。
の第３の実施例による特性チェックパターンを示す。同
図において、第１，２の実施例と同様のものについて
は、同一の符号を付し説明を省略する。
【００３５】本実例は、特性チェック用抵抗１３の特性
チェックパターンの例である。特性チェック用抵抗１３
の両端子は、パッド１１，１２にそれぞれ接続されてい
る。ディプレッション型トランジスタ５のソースはパッ
ド１１に、ドレインはパッド１２に接続されている。
チェックパターンの例である。特性チェック用抵抗１３
の両端子は、パッド１１，１２にそれぞれ接続されてい
る。ディプレッション型トランジスタ５のソースはパッ
ド１１に、ドレインはパッド１２に接続されている。
【００３６】この構成において、ゲート電位印加用パッ
ド３に図示しない電位発生機構の電位印加用の針を当て
て、ディプレッション型トランジスタ５のソースとドレ
インとの間が非導通状態となる電位をゲートに印加した
状態で、パッド１１とパッド１２に図示しない測定装置
の測定用の針を当てることにより、特性チェック用抵抗
１３の正常な抵抗特性を測定できる。ヒューズ素子６を
切断した後は、パッド１１とパッド１２の間が導通状態
となり、特性チェック用抵抗１３の抵抗特性を測定でき
ない。
ド３に図示しない電位発生機構の電位印加用の針を当て
て、ディプレッション型トランジスタ５のソースとドレ
インとの間が非導通状態となる電位をゲートに印加した
状態で、パッド１１とパッド１２に図示しない測定装置
の測定用の針を当てることにより、特性チェック用抵抗
１３の正常な抵抗特性を測定できる。ヒューズ素子６を
切断した後は、パッド１１とパッド１２の間が導通状態
となり、特性チェック用抵抗１３の抵抗特性を測定でき
ない。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路基板において特性チェックパターンをそ
の特性測定終了後に特性測定ができない状態とすること
が効率的かつ容易にできる。
半導体集積回路基板において特性チェックパターンをそ
の特性測定終了後に特性測定ができない状態とすること
が効率的かつ容易にできる。
【図面の簡単な説明】
【図１】本発明の実施形態による特性チェックパターン
を示す模式図である。
を示す模式図である。
【図２】本発明の実施形態の第１の実施例による特性チ
ェックパターンを示す模式図である。
ェックパターンを示す模式図である。
【図３】第２の実施例による特性チェックパターンを示
す模式図である。
す模式図である。
【図４】第３の実施例による特性チェックパターンを示
す模式図である。
す模式図である。
【図５】従来の特性チェックパターンを示す模式図であ
る。
る。
【図６】従来の特性チェックパターンの配置例を説明す
る模式図である。
る模式図である。
【図７】従来の特性チェックパターンの他の配置例を説
明する模式図である。
明する模式図である。
１，２，７，８，９，１１，１２，２１，２２，２３，
２５，２６，２７パッド ３ ゲート電位印加用パッド ４ 特性チェック用素子 ５ ディプレッション型トランジスタ ６ ヒューズ素子 １０，２４ 特性チェックトランジスタ １３，２７ 特性チェック用抵抗 ３１ ウェハー ３２ 半導体チップ ３３ スクライブ領域 ３４，３５ 特性チェックパターン ３６ ＴＥＧ（Test Elemenntaly Group）
２５，２６，２７パッド ３ ゲート電位印加用パッド ４ 特性チェック用素子 ５ ディプレッション型トランジスタ ６ ヒューズ素子 １０，２４ 特性チェックトランジスタ １３，２７ 特性チェック用抵抗 ３１ ウェハー ３２ 半導体チップ ３３ スクライブ領域 ３４，３５ 特性チェックパターン ３６ ＴＥＧ（Test Elemenntaly Group）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M106 AA01 AA02 AA07 AB01 AC05 AC20 AD02 AD13 AD22 BA05 BA14 5F038 AV06 AV15 BE05 BE07 CA13 DT04 DT12 EZ20 5F064 BB31 BB33 CC09 CC22 DD39 DD46 FF12 FF27
Claims (7)
- 【請求項１】 半導体素子と、 該半導体素子の特性を類推するために製造工程で特性の
測定が行われる特性チェック用素子と、外部の測定装置
の測定用の針と接触可能であり、前記特性チェック用素
子と電気的に接続されているパッドとを含む特性チェッ
クパターンを有する半導体集積回路基板であって、 ２つの異なる前記パッドに、それぞれソースとドレイン
が電気的に接続されているディプレッション型トランジ
スタと、該ディプレッション型トランジスタのゲートに
電位を印加するためのゲート電位印加用パッドと、該ゲ
ート電位印加用パッドと前記ディプレッション型トラン
ジスタのゲートとを接続するヒューズ素子とを有する半
導体集積回路基板。 - 【請求項２】 前記ヒューズが容易に切断可能な細い配
線である請求項１に記載の半導体集積回路基板。 - 【請求項３】 MOS型半導体集積回路基板である請求項
１または２のいずれか１項に記載の半導体集積回路基
板。 - 【請求項４】 前記半導体素子をそれぞれ含み、分離さ
れてそれぞれが１つのペレット状部品となる複数の半導
体チップが形成された半導体集積回路基板において、前
記特性チェックパターンがスクライブ領域に配置されて
いる請求項３に記載の半導体集積回路基板。 - 【請求項５】 前記半導体素子をそれぞれ含み、分離さ
れてそれぞれが１つのペレット状部品となる複数の半導
体チップが形成された半導体集積回路基板において、前
記特性チェックパターンが、前記半導体チップ毎に分離
する際に前記ペレット状部品と分離されるＴＥＧ（Test
Elemenntaly Group）に設けられている請求項３に記載
の半導体集積回路基板。 - 【請求項６】 半導体素子と、 該半導体素子の特性を類推するために製造工程で特性の
測定が行われる特性チェック用素子と、外部の測定装置
の測定用の針と接触可能であり、前記特性チェック用素
子と電気的に接続されているパッドとを含む特性チェッ
クパターンとを有する半導体集積回路基板の製造方法で
あって、 ディプレッション型トランジスタを形成し、そのソース
とドレインを２つの異なる前記パッドに電気的に接続す
る工程と、該ディプレッション型トランジスタのゲート
に電位を印加するためのゲート電位印加用パッドを形成
する工程と、該ゲート電位印加用パッドと前記ゲートと
をヒューズ素子により接続する工程とを有する半導体集
積回路基板の製造方法。 - 【請求項７】 半導体素子と、 該半導体素子の特性を類推するために製造工程で特性の
測定が行われる特性チェック用素子と、外部の測定装置
の測定用の針と接触可能であり、前記特性チェック用素
子と電気的に接続されているパッドと、２つの異なる前
記パッドに、それぞれソースとドレインが電気的に接続
されているディプレッション型トランジスタと、該ディ
プレッション型トランジスタのゲートに電位を印加する
ためのゲート電位印加用パッドと、該ゲート電位印加用
パッドと前記ディプレッション型トランジスタのゲート
とを接続するヒューズ素子とを含む特性チェックパター
ンとを有する半導体集積回路基板の特性チェック方法で
あって、 前記ディプレッション型トランジスタのソースとドレイ
ンとの間が非導通状態となる電位を前記ゲート電位印加
用パッドに印加する工程と、この状態で前記特性チェッ
ク用素子の特性の測定を行う工程と、その後に前記ヒュ
ーズ素子を切断する工程とを有する半導体集積回路基板
の特性チェック方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156740A JP2000349130A (ja) | 1999-06-03 | 1999-06-03 | 半導体集積回路基板とその製造方法およびその特性チェック方法 |
| KR1020000028308A KR100331973B1 (ko) | 1999-06-03 | 2000-05-25 | 반도체 웨이퍼용 특성 평가회로 및 그 평가방법 |
| TW089110660A TW451380B (en) | 1999-06-03 | 2000-05-31 | Characteristics evaluation circuit for semiconductor wafer and its evaluation method |
| US09/585,491 US6346820B1 (en) | 1999-06-03 | 2000-06-01 | Characteristics evaluation circuit for semiconductor wafer and its evaluation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11156740A JP2000349130A (ja) | 1999-06-03 | 1999-06-03 | 半導体集積回路基板とその製造方法およびその特性チェック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349130A true JP2000349130A (ja) | 2000-12-15 |
Family
ID=15634292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11156740A Abandoned JP2000349130A (ja) | 1999-06-03 | 1999-06-03 | 半導体集積回路基板とその製造方法およびその特性チェック方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6346820B1 (ja) |
| JP (1) | JP2000349130A (ja) |
| KR (1) | KR100331973B1 (ja) |
| TW (1) | TW451380B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977159B2 (en) | 2001-07-10 | 2011-07-12 | Kabushiki Kaisha Toshiba | Memory chip and semiconductor device using the memory chip and manufacturing method of those |
| CN103178824A (zh) * | 2013-03-18 | 2013-06-26 | 西安华芯半导体有限公司 | 一种能够实现部分模块电源关断的集成电路及关断方法 |
| US8704223B2 (en) | 2007-01-12 | 2014-04-22 | Minoru Yamagami | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998865B2 (en) * | 2001-12-10 | 2006-02-14 | International Business Machines Corporation | Semiconductor device test arrangement with reassignable probe pads |
| KR100466984B1 (ko) | 2002-05-15 | 2005-01-24 | 삼성전자주식회사 | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 |
| KR100487530B1 (ko) | 2002-07-26 | 2005-05-03 | 삼성전자주식회사 | 테스트 소자 그룹이 구비된 반도체 소자 |
| JP3931153B2 (ja) * | 2003-04-24 | 2007-06-13 | 松下電器産業株式会社 | 半導体装置 |
| DE10338030B3 (de) * | 2003-08-19 | 2005-04-28 | Infineon Technologies Ag | Integrierte Schaltung zum Testen von Schaltungskomponenten eines Halbleiterchips |
| RU2439745C1 (ru) * | 2010-10-18 | 2012-01-10 | Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" | СПОСОБ КУЛОНОМЕТРИЧЕСКОГО ИЗМЕРЕНИЯ ЭЛЕКТРИЧЕСКИХ ПАРАМЕТРОВ НАНОСТРУКТУР ТРАНЗИСТОРА n-МОП В ТЕХНОЛОГИЯХ КМОП/КНС И КМОП/КНИ |
| EP4239675A1 (en) * | 2022-03-02 | 2023-09-06 | Infineon Technologies Austria AG | Semiconductor wafer with alignment mark indicating the wafer orientation and method for fabricating said semiconductor wafer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034687A (en) * | 1989-10-16 | 1991-07-23 | Vlsi Technology, Inc. | Signature indicating circuit |
| JPH06295948A (ja) | 1993-04-08 | 1994-10-21 | Seiko Epson Corp | 半導体素子特性評価方法及び半導体素子特性評価用回路 |
| DE69633695T2 (de) * | 1995-05-31 | 2005-04-28 | STMicroelectronics, Inc., Carrollton | Konfigurierbare Testkontakte zum Erleichtern der parallelen Prüfung von integrierten Schaltungen |
| US5898186A (en) * | 1996-09-13 | 1999-04-27 | Micron Technology, Inc. | Reduced terminal testing system |
| KR100261223B1 (ko) * | 1998-05-04 | 2000-07-01 | 윤종용 | 식별 회로를 구비하는 반도체장치 및 그 기능 식별방법 |
-
1999
- 1999-06-03 JP JP11156740A patent/JP2000349130A/ja not_active Abandoned
-
2000
- 2000-05-25 KR KR1020000028308A patent/KR100331973B1/ko not_active Expired - Fee Related
- 2000-05-31 TW TW089110660A patent/TW451380B/zh not_active IP Right Cessation
- 2000-06-01 US US09/585,491 patent/US6346820B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| US8704223B2 (en) | 2007-01-12 | 2014-04-22 | Minoru Yamagami | Semiconductor device |
| CN103178824A (zh) * | 2013-03-18 | 2013-06-26 | 西安华芯半导体有限公司 | 一种能够实现部分模块电源关断的集成电路及关断方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6346820B1 (en) | 2002-02-12 |
| TW451380B (en) | 2001-08-21 |
| KR100331973B1 (ko) | 2002-04-10 |
| KR20010029742A (ko) | 2001-04-16 |
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