JP2001094112A5 - 半導体装置 - Google Patents

Description

【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域との間に配置されたチャネル形成領域と、前記ソース領域または前記ドレイン領域の一方と隣接して配置された低抵抗領域と、を有する島状半導体膜と、
前記チャネル形成領域の上に第１の絶縁膜を介して形成されたゲート電極と、
前記低抵抗領域の上に前記第１の絶縁膜を介して形成された第１の配線と、
前記第１の配線の上に第２の絶縁膜を介して形成され、且つ前記ゲート電極と接続された第２の配線と、
前記第２の配線を覆って形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成された第３の配線と、
を有し、
前記ソース領域または前記ドレイン領域は、前記チャネル形成領域と前記低抵抗領域との間に配置され、
前記第１の配線は、前記第２の配線と直交した方向に配置されており、
前記第１の配線は、前記第３の配線と平行な方向に配置されていることを特徴とする半導体装置。
【請求項２】
ソース領域とドレイン領域との間に配置されたチャネル形成領域と、前記ソース領域または前記ドレイン領域の一方と隣接して配置された低抵抗領域と、を有する島状半導体膜と、
前記チャネル形成領域の上に第１の絶縁膜を介して形成されたゲート電極と、
前記低抵抗領域の上に前記第１の絶縁膜を介して形成された容量配線と、
前記容量配線の上に第２の絶縁膜を介して形成され、且つ前記ゲート電極と接続された走査線と、
前記走査線を覆って形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成された信号線と、
を有し、
前記ソース領域または前記ドレイン領域は、前記チャネル形成領域と前記低抵抗領域との間に配置され、
前記容量配線は、前記走査線と直交した方向に配置されており、
前記容量配線は、前記信号線と平行な方向に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第３の配線は、前記ソース領域または前記ドレイン領域の他方と接続されていることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記信号線は、前記ソース領域または前記ドレイン領域の他方と接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ソース領域または前記ドレイン領域の一方には、画素電極が接続されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記低抵抗領域には、導電型を付与する不純物元素が添加されていることを特徴とする半導体装置。
【請求項７】
ソース領域とドレイン領域との間に配置されたチャネル形成領域と、前記ソース領域または前記ドレイン領域の一方と隣接して配置された低抵抗領域と、を有する島状半導体膜と、
前記チャネル形成領域の上に、第１の絶縁膜を介して形成されたゲート電極と、
前記低抵抗領域の上に、前記第１の絶縁膜を介して形成された容量配線と、
前記容量配線の上に第２の絶縁膜を介して形成された、走査線および島状の電極と、
前記走査線および前記島状の電極を覆って形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成された信号線と、
を有し、
前記走査線は、前記ゲート電極に接続され、
前記島状の電極は、前記ソース領域または前記ドレイン領域の一方に接続され、
前記ソース領域または前記ドレイン領域は、前記チャネル形成領域と前記低抵抗領域との間に配置され、
前記容量配線は、前記走査線と直交した方向に配置されており、
前記容量配線は、前記信号線と平行な方向に配置されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記信号線は、前記ソース領域または前記ドレイン領域の他方に接続されていることを特徴とする半導体装置。
【請求項９】
請求項７または請求項８において、
前記島状の電極には、画素電極が電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項７乃至請求項９のいずれか一において、
前記低抵抗領域には、導電型を付与する不純物元素が添加されていることを特徴とする半導体装置。